JPH05128889A - シフトレジスタ - Google Patents
シフトレジスタInfo
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- JPH05128889A JPH05128889A JP3289686A JP28968691A JPH05128889A JP H05128889 A JPH05128889 A JP H05128889A JP 3289686 A JP3289686 A JP 3289686A JP 28968691 A JP28968691 A JP 28968691A JP H05128889 A JPH05128889 A JP H05128889A
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- clock
- flip
- node
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
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- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【目的】 本発明は、配線遅延等によるクロックスキュ
ーが発生しても正常な動作を行ない得るシフトレジスタ
を提供することを目的とする。 【構成】 第１のフリップフロップ１と、これの出力に
入力が接続されたゲート手段１０と、ゲート手段１０の
出力に入力が接続された第２のフリップフロップ２とを
具備し、第１のフリップフロップ１のクロック入力とゲ
ート手段１０の制御入力および第２のフリップフロップ
２のクロック入力にクロックが入力されたことを特徴と
する。
ーが発生しても正常な動作を行ない得るシフトレジスタ
を提供することを目的とする。 【構成】 第１のフリップフロップ１と、これの出力に
入力が接続されたゲート手段１０と、ゲート手段１０の
出力に入力が接続された第２のフリップフロップ２とを
具備し、第１のフリップフロップ１のクロック入力とゲ
ート手段１０の制御入力および第２のフリップフロップ
２のクロック入力にクロックが入力されたことを特徴と
する。
Description
【０００１】
【産業上の利用分野】本発明はシフトレジスタに関する
ものである。
ものである。
【０００２】
【従来の技術】図９は、従来のシフトレジスタの回路を
示した回路図である。ここで１は第１のフリップフロッ
プ、２は第２のフリップフロップ、４はバッファであ
る。またCLK１およびCLK２はクロック信号であり、これ
らは本来同一のクロック信号であるが、半導体集積回路
における配線の遅延等によりフリップフロップ１および
フリップフロップ２のクロック信号にクロックスキュー
が生じるため２つの異なるクロック信号として示してい
る。また、ここではクロック信号CLK２はクロックスキ
ューによりクロック信号CLK１より遅れる場合について
述べる。
示した回路図である。ここで１は第１のフリップフロッ
プ、２は第２のフリップフロップ、４はバッファであ
る。またCLK１およびCLK２はクロック信号であり、これ
らは本来同一のクロック信号であるが、半導体集積回路
における配線の遅延等によりフリップフロップ１および
フリップフロップ２のクロック信号にクロックスキュー
が生じるため２つの異なるクロック信号として示してい
る。また、ここではクロック信号CLK２はクロックスキ
ューによりクロック信号CLK１より遅れる場合について
述べる。
【０００３】図９に示した従来のシフトレジスタの動作
を図１０に示すタイミング図を用いて説明する。ここ
で、図１０において、Tsは前述の配線遅延により生じた
クロック信号CLK１とクロック信号CLK２とのクロックス
キューである。
を図１０に示すタイミング図を用いて説明する。ここ
で、図１０において、Tsは前述の配線遅延により生じた
クロック信号CLK１とクロック信号CLK２とのクロックス
キューである。
【０００４】時刻t１におけるクロック信号CLK１の立ち
上がりエッジに同期して、入力信号Iが第１のフリップ
フロップ１にラッチされる。ここで、ノードΝ２に到達
した入力信号Iは、本来であれば、次のクロックにより
出力Oに転送されなければならないが、図に示すように
クロックスキューTsにより、時刻t１＋Tsが入力信号Iが
ノードΝ２に到達する時刻より後であるために、時刻t
１＋Tsにおけるクロック信号CLK２の立ち上がりエッジ
に同期して、出力Oに転送され、シフトレジスタは誤動
作をする。
上がりエッジに同期して、入力信号Iが第１のフリップ
フロップ１にラッチされる。ここで、ノードΝ２に到達
した入力信号Iは、本来であれば、次のクロックにより
出力Oに転送されなければならないが、図に示すように
クロックスキューTsにより、時刻t１＋Tsが入力信号Iが
ノードΝ２に到達する時刻より後であるために、時刻t
１＋Tsにおけるクロック信号CLK２の立ち上がりエッジ
に同期して、出力Oに転送され、シフトレジスタは誤動
作をする。
【０００５】
【発明が解決しようとする課題】以上述べてきたよう
に、従来のシフトレジスタにおいては配線遅延等による
クロックスキューが発生した場合にシフトレジスタが誤
動作するという問題点があった。
に、従来のシフトレジスタにおいては配線遅延等による
クロックスキューが発生した場合にシフトレジスタが誤
動作するという問題点があった。
【０００６】本発明は、この問題点を除去し、配線遅延
等によるクロックスキューが発生しても正常な動作を行
ない得るシフトレジスタを提供することを目的とする。
等によるクロックスキューが発生しても正常な動作を行
ない得るシフトレジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
本発明は、信号の伝播を制御するゲート手段を２段のフ
リップフロップの間に挿入し、クロックのエッジによ
り、入力信号が第１のフリップフロップを通過し、第２
のフリップフロップに入力するような誤動作をしないよ
うにゲート手段に信号が伝播するのを禁止するデータ保
持機能をもたせるものである。
本発明は、信号の伝播を制御するゲート手段を２段のフ
リップフロップの間に挿入し、クロックのエッジによ
り、入力信号が第１のフリップフロップを通過し、第２
のフリップフロップに入力するような誤動作をしないよ
うにゲート手段に信号が伝播するのを禁止するデータ保
持機能をもたせるものである。
【０００８】
【作用】本発明により、第１と第２のフリップフロップ
間に前述のゲート手段を挿入し、前段のクロックもしく
は後段のクロックのエッジに同期してゲート手段にある
一定期間データを保持する機能を持たせ、段間にクロッ
クスキューが発生しても、クロックの１サイクルの間に
第１のフリップフロップに入力したデータが第２のフリ
ップフロップの出力に転送されるようなシフトレジスタ
の誤動作を防止できる。
間に前述のゲート手段を挿入し、前段のクロックもしく
は後段のクロックのエッジに同期してゲート手段にある
一定期間データを保持する機能を持たせ、段間にクロッ
クスキューが発生しても、クロックの１サイクルの間に
第１のフリップフロップに入力したデータが第２のフリ
ップフロップの出力に転送されるようなシフトレジスタ
の誤動作を防止できる。
【０００９】
（実施例１）以下、本発明の実施例について図面を参照
して詳細に説明する。
して詳細に説明する。
【００１０】図１は、本発明の第一の実施例を示したシ
フトレジスタのブロック図である。ここで、１０はゲー
ト手段であり、これは、P型MOSトランジスタ１０aとバ
ッファ１０bで構成されている。また、Ν１、Ν２、及
びΝ３はそれぞれノード名を示す。
フトレジスタのブロック図である。ここで、１０はゲー
ト手段であり、これは、P型MOSトランジスタ１０aとバ
ッファ１０bで構成されている。また、Ν１、Ν２、及
びΝ３はそれぞれノード名を示す。
【００１１】ゲート手段１０は、P型MOSトランジスタ１
０aのソース側がノードΝ１に接続され、ゲート側がノ
ードΝ３に接続され、ドレイン側がバッファ１０bの入
力に接続され、バッファ１０bの出力がノードΝ２に接
続される。
０aのソース側がノードΝ１に接続され、ゲート側がノ
ードΝ３に接続され、ドレイン側がバッファ１０bの入
力に接続され、バッファ１０bの出力がノードΝ２に接
続される。
【００１２】このゲート手段１０の動作であるが、クロ
ック信号CLK１がハイレベルでは、P型MOSトランジスタ
１０aのゲート側はOFFになり、ソースとドレイン間のデ
ータ転送は禁止され、また、クロック信号CLK１がロー
レベルでは、ゲート側はONになり、ソースとドレイン間
のデータ転送の禁止が解除される。また、第１のフリッ
プフロップ１とゲート手段１０は一つのブロックと見な
すか、互いに近接させ、クロックスキューが生じないよ
うにすることが望ましい。
ック信号CLK１がハイレベルでは、P型MOSトランジスタ
１０aのゲート側はOFFになり、ソースとドレイン間のデ
ータ転送は禁止され、また、クロック信号CLK１がロー
レベルでは、ゲート側はONになり、ソースとドレイン間
のデータ転送の禁止が解除される。また、第１のフリッ
プフロップ１とゲート手段１０は一つのブロックと見な
すか、互いに近接させ、クロックスキューが生じないよ
うにすることが望ましい。
【００１３】図１に示したシフトレジスタの動作を図２
に示すタイミング図を用いて説明する。まず、時刻t１
におけるクロック信号CLK１の立ち上がりエッジに同期
して、入力信号Iが第１のフリップフロップ１にラッチ
される。 このときゲート手段１０によりノードΝ１か
らノードΝ２への信号の伝播が禁止され、入力信号Iは
ノードΝ２へは転送されない。また、次のクロック信号
CLK１の立ち下がりエッジに同期して、ゲート手段１０
による信号伝播の禁止が解除され、入力信号Iはノード
Ν２へ転送される。その時刻は時刻t１＋Tsより後であ
り、時刻t１＋Tsにおけるクロック信号CLK２の立ち上が
りエッジにより、ノードΝ２へ転送されたデータが出力
Oに転送されることはなく、シフトレジスタは正常な動
作をする。
に示すタイミング図を用いて説明する。まず、時刻t１
におけるクロック信号CLK１の立ち上がりエッジに同期
して、入力信号Iが第１のフリップフロップ１にラッチ
される。 このときゲート手段１０によりノードΝ１か
らノードΝ２への信号の伝播が禁止され、入力信号Iは
ノードΝ２へは転送されない。また、次のクロック信号
CLK１の立ち下がりエッジに同期して、ゲート手段１０
による信号伝播の禁止が解除され、入力信号Iはノード
Ν２へ転送される。その時刻は時刻t１＋Tsより後であ
り、時刻t１＋Tsにおけるクロック信号CLK２の立ち上が
りエッジにより、ノードΝ２へ転送されたデータが出力
Oに転送されることはなく、シフトレジスタは正常な動
作をする。
【００１４】なお、第１のフリップフロップ１とゲート
手段１０は一つのブロックと見なすか、互いに近接さ
せ、クロックスキューが生じないようにすることがより
効果を高める意味で望ましいが、必ずしもその必要はな
い。
手段１０は一つのブロックと見なすか、互いに近接さ
せ、クロックスキューが生じないようにすることがより
効果を高める意味で望ましいが、必ずしもその必要はな
い。
【００１５】次に、図３に示すシフトレジスタである
が、ゲート手段１０はN型MOSトランジスタ１０cとバッ
ファ１０bで構成されている。また、ゲート手段１０の
動作としては、クロック信号CLK２がハイレベルでは、N
型MOSトランジスタ１０cのゲート側はONになり、ソース
とドレイン間のデータ転送は実行され、また、クロック
信号CLK２がローレベルでは、ゲート側はOFFになり、ソ
ースとドレイン間のデータ転送が禁止される。また、第
２のフリップフロップ２とゲート手段１０は一つのブロ
ックと見なすか、互いに近接させ、クロックスキューが
生じないようにすることが望ましい。
が、ゲート手段１０はN型MOSトランジスタ１０cとバッ
ファ１０bで構成されている。また、ゲート手段１０の
動作としては、クロック信号CLK２がハイレベルでは、N
型MOSトランジスタ１０cのゲート側はONになり、ソース
とドレイン間のデータ転送は実行され、また、クロック
信号CLK２がローレベルでは、ゲート側はOFFになり、ソ
ースとドレイン間のデータ転送が禁止される。また、第
２のフリップフロップ２とゲート手段１０は一つのブロ
ックと見なすか、互いに近接させ、クロックスキューが
生じないようにすることが望ましい。
【００１６】図３に示したシフトレジスタの動作を図４
に示すタイミング図を用いて説明する。まず、時刻t１
におけるクロック信号CLK１の立ち上がりエッジに同期
して、入力信号Iが第１のフリップフロップ１にラッチ
される。このときゲート手段１０によりノードΝ１から
ノードΝ２への信号の伝播が禁止され、入力信号Iはノ
ードΝ２へは転送されない。また、次のクロック信号CL
K２の立ち上がりエッジに同期して、ゲート手段１０に
よる信号伝播の禁止が解除され、入力信号IはノードΝ
２へ転送される。その時刻は時刻t１＋Tsより後であ
り、時刻t１＋Tsにおけるクロック信号CLK２の立ち上が
りエッジにより、ノードΝ２へ転送されたデータが出力
Oに転送されることはなく、シフトレジスタは正常な動
作をする。
に示すタイミング図を用いて説明する。まず、時刻t１
におけるクロック信号CLK１の立ち上がりエッジに同期
して、入力信号Iが第１のフリップフロップ１にラッチ
される。このときゲート手段１０によりノードΝ１から
ノードΝ２への信号の伝播が禁止され、入力信号Iはノ
ードΝ２へは転送されない。また、次のクロック信号CL
K２の立ち上がりエッジに同期して、ゲート手段１０に
よる信号伝播の禁止が解除され、入力信号IはノードΝ
２へ転送される。その時刻は時刻t１＋Tsより後であ
り、時刻t１＋Tsにおけるクロック信号CLK２の立ち上が
りエッジにより、ノードΝ２へ転送されたデータが出力
Oに転送されることはなく、シフトレジスタは正常な動
作をする。
【００１７】なお、第２のフリップフロップ２とゲート
手段１０は一つのブロックと見なすか、互いに近接さ
せ、クロックスキューが生じないようにすることがより
効果を高める意味で望ましいが、必ずしもその必要はな
い。
手段１０は一つのブロックと見なすか、互いに近接さ
せ、クロックスキューが生じないようにすることがより
効果を高める意味で望ましいが、必ずしもその必要はな
い。
【００１８】（実施例２）次に、図５は本発明の第２の
実施例を示したシフトレジスタのブロック図である。こ
こで、１,２,１０は図１の素子と共通であり、５０はデ
ータ保持時間制御回路である。ここで、データ保持時間
制御回路５０は、インバータ５０aと遅延回路５０bと２
入力ANDゲート５０cで構成されている。データ保持時間
制御回路５０は、インバータ５０aの入力がクロックに
接続され、インバータ５０aの出力が遅延回路５０bの入
力に接続され、遅延回路５０bの出力が２入力ANDゲート
５０cの入力の一方に接続され、２入力ANDゲート５０c
の入力の他方がクロックに接続され、２入力ANDゲート
５０cの出力がノードΝ３に接続される。
実施例を示したシフトレジスタのブロック図である。こ
こで、１,２,１０は図１の素子と共通であり、５０はデ
ータ保持時間制御回路である。ここで、データ保持時間
制御回路５０は、インバータ５０aと遅延回路５０bと２
入力ANDゲート５０cで構成されている。データ保持時間
制御回路５０は、インバータ５０aの入力がクロックに
接続され、インバータ５０aの出力が遅延回路５０bの入
力に接続され、遅延回路５０bの出力が２入力ANDゲート
５０cの入力の一方に接続され、２入力ANDゲート５０c
の入力の他方がクロックに接続され、２入力ANDゲート
５０cの出力がノードΝ３に接続される。
【００１９】このデータ保持時間制御回路５０の動作と
しては、クロック信号CLK1がハイレベルでは、ノードa
はアクティブになり、ノードbはインバータ５０aで極性
が反転しさらに遅延回路５０bで遅延を制御され、その
遅延時間Tp後にOFFになるため、２入力ANDゲート５０c
により遅延時間Tpの間ノードΝ３はONになる。このよう
にして、データ保持時間制御回路５０は、クロック信号
CLK１の立ち上がりエッジにより一定の時間幅Tpのパル
スを発生させることができる。
しては、クロック信号CLK1がハイレベルでは、ノードa
はアクティブになり、ノードbはインバータ５０aで極性
が反転しさらに遅延回路５０bで遅延を制御され、その
遅延時間Tp後にOFFになるため、２入力ANDゲート５０c
により遅延時間Tpの間ノードΝ３はONになる。このよう
にして、データ保持時間制御回路５０は、クロック信号
CLK１の立ち上がりエッジにより一定の時間幅Tpのパル
スを発生させることができる。
【００２０】また、この場合のゲート手段１０の動作で
あるが、クロック信号CLK１がハイレベルでは、データ
保持時間制御回路５０から送られてくる一定の時間幅Tp
のパルスによりTpの期間P型MOSトランジスタ１０aのゲ
ート側はONになり、ソースとドレイン間のデータ転送は
禁止され、時間Tpが経過した後、P型MOSトランジスタ１
０aのゲート側はOFFになり、ソースとドレイン間のデー
タ転送の禁止が解除される。
あるが、クロック信号CLK１がハイレベルでは、データ
保持時間制御回路５０から送られてくる一定の時間幅Tp
のパルスによりTpの期間P型MOSトランジスタ１０aのゲ
ート側はONになり、ソースとドレイン間のデータ転送は
禁止され、時間Tpが経過した後、P型MOSトランジスタ１
０aのゲート側はOFFになり、ソースとドレイン間のデー
タ転送の禁止が解除される。
【００２１】また、第１のフリップフロップ１とゲート
手段１０は一つのブロックと見なすか、互いに近接さ
せ、クロックスキューが生じないようにすることが望ま
しい。
手段１０は一つのブロックと見なすか、互いに近接さ
せ、クロックスキューが生じないようにすることが望ま
しい。
【００２２】図５に示したシフトレジスタの動作を図６
に示すタイミング図を用いて説明する。まず、時刻t１
におけるクロック信号CLK１の立ち上がりエッジに同期
して、入力信号Iが第１のフリップフロップ１にラッチ
される。このとき、データ保持時間制御回路５０よりTp
の時間のパルスを出すことによりゲート手段１０により
ノードΝ１からノードΝ２への信号の伝播が禁止され、
入力信号IはノードΝ２へは転送されない。また、次の
クロック信号CLK１の立ち下がりエッジに同期して、デ
ータ保持時間制御回路５０とゲート手段１０による信号
伝播の禁止が解除され、入力信号IはノードΝ２へ転送
される。その時刻は時刻t１＋Tsより後であり、時刻t１
＋Tsにおけるクロック信号CLK２の立ち上がりエッジに
より、ノードΝ２へ転送されたデータが出力Oに転送さ
れることはなく、シフトレジスタは正常な動作をする。
に示すタイミング図を用いて説明する。まず、時刻t１
におけるクロック信号CLK１の立ち上がりエッジに同期
して、入力信号Iが第１のフリップフロップ１にラッチ
される。このとき、データ保持時間制御回路５０よりTp
の時間のパルスを出すことによりゲート手段１０により
ノードΝ１からノードΝ２への信号の伝播が禁止され、
入力信号IはノードΝ２へは転送されない。また、次の
クロック信号CLK１の立ち下がりエッジに同期して、デ
ータ保持時間制御回路５０とゲート手段１０による信号
伝播の禁止が解除され、入力信号IはノードΝ２へ転送
される。その時刻は時刻t１＋Tsより後であり、時刻t１
＋Tsにおけるクロック信号CLK２の立ち上がりエッジに
より、ノードΝ２へ転送されたデータが出力Oに転送さ
れることはなく、シフトレジスタは正常な動作をする。
【００２３】なお、第１のフリップフロップ１とゲート
手段１０は一つのブロックと見なすか、互いに近接さ
せ、クロックスキューが生じないようにすることが効果
を高める意味で望ましいが、必ずしもその必要はない。
手段１０は一つのブロックと見なすか、互いに近接さ
せ、クロックスキューが生じないようにすることが効果
を高める意味で望ましいが、必ずしもその必要はない。
【００２４】次に、図７のシフトレジスタであるが、ゲ
ート手段１０は、N型MOSトランジスタ１０cとバッファ
１０bで構成されている。また、この場合のゲート手段
１０の動作であるが、クロック信号CLK１がハイレベル
では、データ保持時間制御回路５０から送られてくる一
定の時間幅TpのパルスによりTpの期間N型MOSトランジス
タ１０cのゲート側はONになり、ソースとドレイン間の
データ転送は実行され、時間Tpが経過した後、N型MOSト
ランジスタ１０cのゲート側はOFFになり、ソースとドレ
イン間のデータ転送が禁止される。また、第２のフリッ
プフロップ２とゲート手段１０は一つのブロックと見な
すか、互いに近接させ、クロックスキューが生じないよ
うにすることが望ましい。
ート手段１０は、N型MOSトランジスタ１０cとバッファ
１０bで構成されている。また、この場合のゲート手段
１０の動作であるが、クロック信号CLK１がハイレベル
では、データ保持時間制御回路５０から送られてくる一
定の時間幅TpのパルスによりTpの期間N型MOSトランジス
タ１０cのゲート側はONになり、ソースとドレイン間の
データ転送は実行され、時間Tpが経過した後、N型MOSト
ランジスタ１０cのゲート側はOFFになり、ソースとドレ
イン間のデータ転送が禁止される。また、第２のフリッ
プフロップ２とゲート手段１０は一つのブロックと見な
すか、互いに近接させ、クロックスキューが生じないよ
うにすることが望ましい。
【００２５】図７に示したシフトレジスタの動作を図８
に示すタイミング図を用いて説明する。まず、時刻t１
におけるクロック信号CLK１の立ち上がりエッジに同期
して、入力信号Iが第１のフリップフロップ１にラッチ
される。このとき、ゲート手段１０によりノードΝ１か
らノードΝ２への信号の伝播が禁止され、入力信号Iは
ノードΝ２へは転送されない。次に、データ保持時間制
御回路５０よるTpの時間のパルスの立ち上がりによりゲ
ート手段１０により信号伝播の禁止が解除され、入力信
号IはノードΝ２へ転送される。その時刻は時刻t１＋Ts
より後であり、時刻t１＋Tsにおけるクロック信号CLK２
の立ち上がりエッジにより、ノードΝ２へ転送されたデ
ータが出力Oに転送されることはなく、シフトレジスタ
は正常な動作をする。 なお、第２のフリップフロップ
２とゲート手段１０は一つのブロックと見なすか、互い
に近接させ、クロックスキューが生じないようにするこ
とがより効果を高める意味で望ましいが、必ずしもその
必要はない。
に示すタイミング図を用いて説明する。まず、時刻t１
におけるクロック信号CLK１の立ち上がりエッジに同期
して、入力信号Iが第１のフリップフロップ１にラッチ
される。このとき、ゲート手段１０によりノードΝ１か
らノードΝ２への信号の伝播が禁止され、入力信号Iは
ノードΝ２へは転送されない。次に、データ保持時間制
御回路５０よるTpの時間のパルスの立ち上がりによりゲ
ート手段１０により信号伝播の禁止が解除され、入力信
号IはノードΝ２へ転送される。その時刻は時刻t１＋Ts
より後であり、時刻t１＋Tsにおけるクロック信号CLK２
の立ち上がりエッジにより、ノードΝ２へ転送されたデ
ータが出力Oに転送されることはなく、シフトレジスタ
は正常な動作をする。 なお、第２のフリップフロップ
２とゲート手段１０は一つのブロックと見なすか、互い
に近接させ、クロックスキューが生じないようにするこ
とがより効果を高める意味で望ましいが、必ずしもその
必要はない。
【００２６】なお、これまでMOS型トランジスタに図１,
図５ではPMOS、図３,図７ではNMOSを用いたが、PMOSをN
MOSにNMOSをPMOSに置き換え、図１,図３の回路であれば
ソース側、ドレイン側はそのままでゲート側にインバー
タの出力を接続しインバータの入力にクロック端子を接
続しても、同様の効果が得られる。また、図５,図７の
回路であれば２入力ANDゲート５０cを２入力NANDゲート
に置き換えても同様の効果が得られる。
図５ではPMOS、図３,図７ではNMOSを用いたが、PMOSをN
MOSにNMOSをPMOSに置き換え、図１,図３の回路であれば
ソース側、ドレイン側はそのままでゲート側にインバー
タの出力を接続しインバータの入力にクロック端子を接
続しても、同様の効果が得られる。また、図５,図７の
回路であれば２入力ANDゲート５０cを２入力NANDゲート
に置き換えても同様の効果が得られる。
【００２７】
【発明の効果】以上、述べてきたように、シフトレジス
タの第１と第２のフリップフロップ間に信号の伝播を制
御するゲート手段を挿入し、クロックのエッジに同期し
てある一定期間段間における信号の伝播を禁止すること
により、配線遅延などにより仮にクロックスキューが大
きく生じても、クロックスキューによるシフトレジスタ
の誤動作を防止する効果を有する。
タの第１と第２のフリップフロップ間に信号の伝播を制
御するゲート手段を挿入し、クロックのエッジに同期し
てある一定期間段間における信号の伝播を禁止すること
により、配線遅延などにより仮にクロックスキューが大
きく生じても、クロックスキューによるシフトレジスタ
の誤動作を防止する効果を有する。
【図１】本発明の第１の実施例のシフトレジスタのブロ
ック図
ック図
【図２】同実施例のシフトレジスタのタイミング図
【図３】同実施例のシフトレジスタのブロック図
【図４】同実施例のシフトレジスタのタイミング図
【図５】本発明の第２の実施例のシフトレジスタのブロ
ック図
ック図
【図６】同実施例のシフトレジスタのタイミング図
【図７】同実施例のシフトレジスタのブロック図
【図８】同実施例のシフトレジスタのタイミング図
【図９】従来例のシフトレジスタのブロック図
【図１０】従来例のシフトレジスタのタイミング図
１ 第１のフリップフロップ ２ 第２のフリップフロップ １０ ゲート手段 １０a PMOS型トランジスタ １０b バッファ １０c NMOS型トランジスタ ５０ データ保持時間制御回路 ５０a インバータ ５０b 遅延回路 ５０c ２入力ANDゲート I 入力信号名 O 出力信号名 CLK１、CLK２ クロック信号名 Ν１、Ν２、Ν３、a,b,c ノード名 Ts、Tp 時間
Claims (2)
- 【請求項１】第１のフリップフロップと、これの出力に
入力が接続されたゲート手段と、前記ゲート手段の出力
に入力が接続された第２のフリップフロップとを具備
し、前記第１のフリップフロップのクロック入力と前記
ゲート手段の制御入力および前記第２のフリップフロッ
プのクロック入力にクロックが入力されたことを特徴と
するシフトレジスタ。 - 【請求項２】第１のフリップフロップと、これの出力に
入力が接続されたゲート手段と、前記ゲート手段の出力
に入力が接続された第２のフリップフロップと、入力信
号の変化により一定の時間幅のパルスを出力するデータ
保持時間制御回路とを具備し、前記第１のフリップフロ
ップのクロック入力と前記第２のフリップフロップのク
ロック入力および前記データ保持時間制御回路の入力に
クロックが入力され、前記データ保持時間制御回路の出
力が前記ゲート手段の制御入力に入力されたことを特徴
とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3289686A JPH05128889A (ja) | 1991-11-06 | 1991-11-06 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3289686A JPH05128889A (ja) | 1991-11-06 | 1991-11-06 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05128889A true JPH05128889A (ja) | 1993-05-25 |
Family
ID=17746436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3289686A Pending JPH05128889A (ja) | 1991-11-06 | 1991-11-06 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05128889A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996000965A1 (de) * | 1994-06-29 | 1996-01-11 | Oce Printing Systems Gmbh | Schaltungsanordnung mit wenigstens einer schaltungseinheit wie einem register, einer speicherzelle, einer speicheranordnung oder dergleichen |
| US8044916B2 (en) | 2005-05-24 | 2011-10-25 | Samsung Mobile Display Co., Ltd. | Shift register and organic light emitting display having the same |
-
1991
- 1991-11-06 JP JP3289686A patent/JPH05128889A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996000965A1 (de) * | 1994-06-29 | 1996-01-11 | Oce Printing Systems Gmbh | Schaltungsanordnung mit wenigstens einer schaltungseinheit wie einem register, einer speicherzelle, einer speicheranordnung oder dergleichen |
| US8044916B2 (en) | 2005-05-24 | 2011-10-25 | Samsung Mobile Display Co., Ltd. | Shift register and organic light emitting display having the same |
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