KR100239099B1 - 전자 플립-플롭 회로 - Google Patents

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Abstract

플립-플롭 회로의 마스터 섹션 및 슬레이브 섹션간의 전달 게이트는 느린 클록 에지 및 클록 스큐에 대한 감도를 감소시키기 위한 수단을 구비한다. 이는 플립-플롭 회로의 마스터 섹션으로부터 슬레이브 섹션으로 데이터가 전달되는 시간을 지연시킴으로써 달성된다.

Description

전자 플립-플롭 회로
제1도는 종래의 전자 플립-플롭 회로도.
제2도 및 3도는 또다른 공지된 전자 플립-플롭 회로도.
제4도는 본 발명에 따른 전자 플립-플롭 회로도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 데이터 입력 2 : 클록 신호 입력
3 : 데이터 출력 4 : nMOS 트랜지스터
5,6,7,8,9 : 반전 소자 10,12 : pMOS 트랜지스터
11,13 : nMOS 트랜지스터
본 발명은 데이터 입력, 데이터 출력 및 클록 신호 입력을 갖고, 클록 신호의 제어 하에서 데이터 입력으로부터 제 1 저장 소자의 입력으로 데이터를 전달하기 위한 제 1 전달 게이트 및 클록 신호의 제어 하에서 제 1 저장 소자의 출력으로 부터 제 2 저장 소자의 입력으로 데이터를 전달하기 위한 제 2 전달 게이트를 포함하는 전자 플립-플롭 회로에 관한 것이며, 상기 제 2 저장 소자의 출력은 데이터 출력을 구성하며, 상기 전달 게이트들은 동일한 클록 신호에 의해 직접 구동된다.
본 발명은 또한 이러한 전자 플립-플롭 회로를 구비하는 집적 회로에 관한 것이다.
이 종류의 전자 플립-플롭 회로가 미합중국 특허 제 4,390,987 호에 공지되어 있다. 제 1 도를 참조하여 설명된 종래 회로는 pMOS 트랜지스터(22) 형태의 제 1 전달 게이트 및 nMOS 트랜지스터(34) 형태의 제 2 전달 게이트를 포함하며, 두 트랜지스터는 클록 신호(46)에 의하여 구동된다. 플립-플롭 회로가 클록 신호의 에지에 관하여 매우 빠르게 될 때, 클록 신호의 에지를 중도에 따라 투명한 상태(transparent state)가 일어날 것이다. 플립-플롭 회로의 데이터 입력 상의 데이터는 데이터 출력에 직접 전달된다. 이것은 플립-플롭 회로를 포함하는 회로에서 부정확한 논리 상태를 의미한다. 소위 "클록 스큐(clock skew)"는 또한 부정확한 논리 상태를 야기한다. 이것은 두 개의 직렬 접속된 플립-플롭 회로가 상이한 클록 경로를 경유하여 두 개의 클록 신호로 구동될 때 제 2 플립-플롭의 클록 신호의 클록 펄스가 제 1 플립-플롭의 클록 신호의 대응하는 클록 펄스보다 다소 늦게 도달하기 때문에 야기된다. 제 1 플립-플롭은 제 2 플립-플롭이 아직 완전하게 현재 논리 상태를 가정하지 못하는 동안 다음 논리 상태를 이미 가정한다. 따라서, 제 2 플립-플롭은 영구적으로 다음 논리 상태를 가정한다. 게다가, 공지된 플립-플롭 회로는 pMOS 트랜지스터(22)가 고임계 전압 손실을 갖는 결점이 있다.
본 발명의 목적은 느린 클록 에지 및 클록 스큐에 덜 민감한 개선된 전자 플립-플롭 회로를 제공하는 것이다.
이 목적을 성취하기 위하여, 본 발명에 따른 전자 플립-플롭 회로는 제 2 전달 게이트가 제 1 저장 소자로부터 제 2 저장 소자에 이르는 데이터의 전달 시간을 지연시키는 수단을 구비하는 특징이 있다. 이것이 비교적 느린 클록 에지의 경우에 플립-플롭 회로에서 투명한 상태의 발생을 방지한다. 즉, 데이터가 플립-플롭회로의 데이터 입력으로부터 데이터 출력으로 즉시 인가되는 것을 배제한다. 또한, 이에 따라 상술된 스큐 문제들을 피할 수 있게 된다.
본 발명에 따른 전자 플립-플롭 회로의 일 실시예에서는 상기 수단이 pMOS 트랜지스터 및 nMOS 트랜지스터를 구비하는데, 상기 두 트랜지스터의 게이트는 제 1 저장 소자의 출력에 접속되고 두 트랜지스터의 드레인은 제 2 저장 소자의 입력에 접속되며, pMOS 트랜지스터의 소스는 공급 전압에 접속된 소스 및 클록 신호에 접속된 게이트를 갖는 다른 pMOS 트랜지스터의 드레인에 접속되며, nMOS 트랜지스터의 소스는 클록 신호에 접속된 소스를 갖는 다른 nMOS 트랜지스터의 드레인 및 게이트에 접속되는 것을 특징으로 한다. 이러한 구현은 작은 칩 표면적을 차지하고 매우 효율적이라는 것이 발견되었다. 게다가, 이 실시예는 제 2 전달 게이트 양단에서 임계 전압 손실을 거의 야기하지 않는다는 장점이 있으며, 손실이 있더라도 제 1 전달 게이트(nMOS 트랜지스터 (4)) 양단에서 수용할 수 있을 만큼 작게 된다.
본 발명에 따른 전자 플립-플롭 회로의 다른 실시예는 추가 반전 소자가 제 2 저장 소자의 출력에 접속되는 것을 특징으로 한다. 결과적으로, 플립-플롭 회로의 데이터 출력은 비반전된 신호를 공급한다. 인버터는 또한 버퍼로서 작동한다.
본 발명에 따른 전자 플립-플롭 회로의 다른 실시예는 추가 반전 소자가 클록 신호 입력에 접속되는 것을 특징으로 한다. 이에 따라 동일한 클록 신호를 갖는 많은 수의 플립-플롭 회로가 사용될 때의 클록 신호의 과부하가 방지된다.
본 발명은 첨부한 도면을 참조하여 이하에 상세하게 서술될 것이다.
제 1 도는 미합중국 특허 제 4,390,987 호에 공지된 전자 플립-플롭 회로를 도시한 것이다. 반전 소자(30 및 28)는 제 1 저장 소자(또는 마스터라 칭함)를 구성하고 반전 소자(38 및 44)는 제 2 저장 소자(또는 슬레이브라 칭함)를 구성한다. pMOS 트랜지스터(22)는 제 1 전달 게이트를 구성하고 nMOS 트랜지스터(34)는 제 2 전달 게이트를 구성한다. 이러한 마스터/슬레이브 플립-플롭 회로 동작은 본 기술의 숙련자에게 공지되어 있다. 이 플립-플롭 회로의 결점은 n-웰(NL-term)을 갖는 CMOS 제조 기술이 사용될 때 pMOS 트랜지스터(22) 양단의 임계 전압 손실이 2.5V에 이른다는 점이다. 한편, p-웰을 갖는 CMOS 제조 기술인 경우에 이러한 고임계 전압 손실은 nMOS 트랜지스터(34) 양단에서 발생된다.
상보형 VLSI 회로(대규모 집적 회로) 및 ASICs(특수 응용 집적 회로)의 설계에서는 자동 배치(automatic placement) 및 라우팅(routing)을 위해 소프트웨어가 사용된다. 이는 신호 경로(예를 들어, 클록 경로)가 소프트웨어에 의해 전체 IC를 가로질러 인가된다는 것을 의미한다. 회로의 정확한 동작을 위해, 사용되는 클록 신호는 클록 신호의 에지 상승 및 하강과 소위 클록 스큐와 관하여 이하에 상술되는 주어진 조건을 만족해야만 한다. 많은 상보형 소프트웨어 프로그램은 이들 클록 신호 조건을 적절히 고려하지 않기 때문에, 회로가 이들 현상에 지나치게 민감하게 되지 않는 것이 중요하다.
상보형 VLSI 회로는 하나의 클록 신호, 두 개의 클록 신호 또는 심지어 네개의 클록 신호에 의하여 구동되는 플립-플롭 회로를 활용한다. 특히 클록 경로에 적은 공간만이 사용 가능한 고밀도 게이트 어레이에서는, 단일 클록 신호를 갖는 플립-플롭 회로가 선호된다. 하나의 클록 신호를 갖는 종래의 D-형 플립-플롭회로의 일 예가 제 2 도에 도시되어 있다. 이 회로는 논리 게이트만으로 구성된다. 제 2 도에 도시된 플립-플롭 회로의 결점은 비교적 큰 표면적(스태틱)(static) CMOS의 경우에 30개의 트랜지스터)을 차지한다는 것이다. 더욱 콤팩트한 플립-플롭 회로가 제 3 도에 도시되어 있다. 제 1 전달 게이트를 구동하는 클록 신호는 반전형으로 제 2 전달 게이트에 인가된다. 두 개의 버퍼(도시되지 않음)를 추가함에 따라서, 이 플립-플롭 회로는 CMOS의 경우에 단지 16 트랜지스터로 구성된다. 이 회로는 n-웰을 갖는 통상적인 CMOS 공정을 이용하여 제조될 때 두 개의 전달 게이트가 모두 pMOS 트랜지스터보다 낮은 임계 전압 손실을 갖는 두 nMOS 트랜지스터라는 점에서 제 1 도의 플립-플롭 회로에 대해 장점을 제공한다. 그러나, 이 플립-플롭 회로의 결점은 반전된 클록 신호가 비반전된 클록 신호에 대하여 약간의 지연을 갖고 전달 게이트에 도달된다는 점이다. 결과적으로, 두 개의 클록 신호는 다소 중첩되어 플립-플롭 회로가 일시적으로 투명하게 되도록 한다. 즉, 입력 D에서의 데이터가 출력 Q로 직접 전달된다. 따라서, 플립-플롭 회로를 포함하는 회로에서 부정확한 논리 상태가 발생한다. 이 결점은 제 1 도에 도시된 플립-플롭 회로에서는 덜 심각한데, 그 이유는 제 1 전달 게이트(22) 및 제 2 전달게이트(34) 모두가 직접 클록 신호(46)를 수신하기 때문이다. 전달 게이트들 중 적어도 하나의 전달 게이트에서의 고임계 전압 손실에 의해 발생되는 문제들을 제외하고도, 매우 빠른 플립-플롭 회로에서 다른 문제들이 또한 발생한다. 클록 신호의 중도에서, 짧은 시간 동안 두 개의 전달 게이트가 도통되는 상황이 발생되어, 플립-플롭 회로는 이 짧은 시간 동안 투명하게 된다. 이는 클록 신호의 에지가 충분히 가파르지 않을 때, 이러한 임계 시간이 하나의 동작으로 입력 D로부터 출력 Q로 데이터를 전달할 수 있을 만큼 충분히 길게 되기 때문이다. 소위 클록 스큐 또한 문제를 일으킨다. 예를 들면, 두개의 플립-플롭 회로가 직렬로 접속되어 각 클록 신호를 상이한 클록 경로를 통하여 수신할 때, 관련된 전달 게이트에 전달되는 클록 신호가 서로 시프트된 형태(mutually shifted form)로 도달하는 일이 발생할 수 있다(이를 클록 스큐라 칭함). 제 2(최종) 플립-플롭 회로의 클록 펄스가 제 1 플립-플롭 회로의 대응 클록 펄스보다 늦게 해당 전달 게이트에 도달될 때, 제 2 플립-플롭 회로는 아직 완전한 현재의 논리 상태가 아닌 반면에, 제 1 플립-플롭 회로는 이미 다음 논리 상태로 변경된다. 결과적으로, 제 2 플립-플롭 회로는 부정확하게 다음 논리 상태를 가정하고, 이는 다시 플립-플롭 회로를 포함하는 회로의 부정확한 논리 상태를 의미한다. 제 2 도 및 3 도에 도시된 플립-플롭 회로에서 최대 허용 클록 스큐는 각각 0.4 ns 및 0.3 ns이다. 이러한 낮은 값이 상보적인 VLSI 시스템의 상술된 문제점을 야기한다.
제 4 도는 본 발명에 따라 개선된 플립-플롭 회로를 도시한 것이다. 이 회로는 데이터 입력(1), 클록 신호 입력(2), 데이터 출력(3), nMOS 트랜지스터(4)에 의해 형성된 제 1 전달 게이트, 반전 소자(5 및 6)에 의해 형성된 제 1 저장 소자, 반전 소자(7 및 8)에 의해 형성된 제 2 저장 소자, 버퍼로 동작할 수 있고 데이터 출력(3)이 비반전된 신호를 공급하도록 보장하는 추가 반전 소자(9) 및 다음과 같이 접속된(제 4 도에 도시) pMOS 트랜지스터(10 및 12)와 nMOS 트랜지스터(11 및 13)에 의해 형성되는 제 2 전달 게이트를 구비한다. pMOS 트랜지스터(10) 및 nMOS 트랜지스터(11)의 게이트들은 제 1 저장 소자의 출력(15)에 접속되고, 드레인들은 제 2 저장 소자의 입력(16)에 접속되며, pMOS 트랜지스터(10)의 소스는 소스가 공급 전압 Vdd에 접속되고 게이트가 클록 신호에 접속된 다음 pMOS 트랜지스터(12)의 드레인에 접속되며, nMOS 트랜지스터(11)의 소스는 소스가 클록 신호에 접속된 다른 nMOS 트랜지스터(13)의 드레인 및 게이트에 접속된다. 이와 같이 제 2 전달 게이트를 구성하는 트랜지스터들이 제 1 저장 소자로부터 제 2 저장 소자로 데이터를 전달하는 전달 시간을 지연시키는 수단을 형성한다. 이와 같이 발생된 지연은 나머지 플립-플롭 회로의 신호 지연과 비례하여 짧지만, 클록 스큐 및 느린 클록 에지에 대한 플립-플롭 회로의 감도에 관한 양호한 효과를 성취하는데 충분한 시간이다.
플립-플롭 회로의 동작은 다음과 같다. 클록 신호가 높을(high) 때, 트랜지스터(4)는 턴온되고 데이터 입력(1)의 데이터는 컨버터(5 및 6)에 의해 형성된 플립-플롭 회로의 마스터 섹션 내로 들어간다. 제 1 저장 소자 내의 인버터(5)를 형성하는 트랜지스터는 제 2 저장 소자의 인버터(7)를 형성하는 트랜지스터와 같이, 관련된 피드백 인버터(6 및 8)보다 크게 되도록 맞추어진다(이는 제 4 도에서 다른 크기의 인버터로 도식적으로 나타난 바와 같다). 그 이유는 새로운 논리 상태로의 전이에 따라서, 전달 게이트의 트랜지스터들은 각 피드백 인버터의 출력에 대향하여 동작해야만 하기 때문이다. 그러므로, 이들 피드백 인버터는 본 기술에 숙련자에게 알려진 바와 같이 매우 작은 종횡비(aspect ratio)(즉, 채널의 폭 대 길이의 비)를 갖는 트랜지스터로 구성된다. 또한, 높은 클록 신호의 경우에, 트랜지스터(12)는 턴오프된다. 클록 신호가 낮게(low) 될 때, 트랜지스터(4)는 턴오프되고 트랜지스터(12)는 턴온된다. 트랜지스터(13)의 소스 전압은 또한 감쇠된다. 트랜지스터(10 및 11)는 반전 소자로서 작용하여, 플립-플롭 회로의 마스터 섹션의 출력(15)에서 데이터는 반전형으로 인버터(7 및 8)에 의해 형성되는 플립-플롭 회로의 슬레이브 섹션의 입력(16)에 전달된다. 이 전달은 제 1 도에 도시된 플립-플롭 회로에서 발생하는 큰 전압 손실을 발생시키지 않고도 실현된다. 트랜지스터(13)는 다이오드로서 작용하여 클록 신호의 양 상승(positive-going) 에지에 응답하는 슬레이브 섹션의 입력(16)에서 전압 증가를 방지한다. 제 1 도의 플립-플롭 회로에서처럼, 클록 신호는 동시에 두 전달 게이트를 구동하여, 플립-플롭 회로의 투명한 상태의 발생이 부분적으로 방해되도록 한다. 그러나, 제 1 도에 도시된 플립-플롭 회로에서처럼 제 2 전달 게이트가 단일 트랜지스터로 이루어지지 않고, 전달이 트랜지스터(10 및 11)에 의해 형성된 반전 소자를 경유하여 실현되기 때문에, 데이터가 플립-플롭 회로의 마스터 섹션에서 슬레이브 섹션으로 전달될 때 약간의 지연이 일어난다. 이것이 플립-플롭 회로에서 트랜지스터(4 및 12) 모두가 턴온되는 짧은 상태가 발생하는 경우에 데이터를 입력에서 출력으로 즉각적으로 전달시키는 것을 방지한다. 또한, 본 발명에 따른 플립-플롭 회로는 플립-플롭 회로내의 마스터로부터 슬레이브로의 데이터 전달이 다소 지연되기 때문에 클록 스큐에 덜 민감하게 된다.
클록 신호의 하강 에지에서, 필요한 경우에 클록 신호는 슬레이브 섹션의 입력(16) 전압을 감소시키기 위하여 또한 사용된다. 결과적으로, 클록 신호는 하강에지에서 높은 부담을 갖게 된다. 그러나, 이것은 하강 에지에서 클록 신호의 버퍼 회로의 nMOS 구동 트랜지스터가 활성화되기 때문에 문제가 되지 않는다. 이 nMOS 트랜지스터는 상승 에지에 사용되는 pMOS 구동 트랜지스터보다 대략 세 배 정도 "강력(powerful)"하다. 본 발명에 따른 많은 플립-플롭 회로가 단일 클록 신호와 결합하여 사용될 때, 클록 신호는 각 플립-플롭 회로의 클록 신호 입력에서, 예를 들면 추가 인버터에서 버퍼될 수 있다.
본 발명에 따라 서술된 플립-플롭 회로는 1.1 ns의 최대 허용 클록 스큐를 갖고, 심지어 40 ns의 지속 시간을 갖는 클록 신호 에지의 경우에도 플립-플롭 회로가 투명한 상태로 되지 않고 정확하게 동작하는 것이 밝혀졌다.
부정확한 클록 신호에 대해 덜 민감하기 때문에, 본 발명에 따른 플립-플롭회로는 집적 회로, 예를 들면 클록 경로가 소프트웨어에 의해 발생되는 표준 셀의 라이브러리(library)에 사용되는데 매우 적합하다.

Claims (4)

  1. 데이터 입력, 데이터 출력 및 클록 신호 입력을 가지고 있으며, 클록 신호의 제어 하에서 상기 데이터 입력에서 제 1 저장 소자의 입력으로 데이터를 전달하는 제 1 전달 게이트와 클록 신호의 제어 하에서 상기 제 1 저장 소자의 출력으로부터 제 2 저장 소자의 입력으로 데이터를 전달하는 제 2 전달 게이트를 포함하고, 상기 제 2 저장 소자의 출력은 데이터 출력을 구성하며, 상기 전달 게이트들은 동일한 클록 신호에 의해 직접 구동되는, 전자 플립-플롭 회로에 있어서, 상기 제 2 전달 게이트는 상기 제 1 저장 소자로부터 상기 제 2 저장 소자로 데이터를 전달하는 시간을 지연시키는 수단을 포함하고 있으며, 상기 지연 수단은 게이트들이 상기 제 1 저장 소자의 출력에 접속되고 드레인들이 상기 제 2 저장 소자의 입력에 접속되는 pMOS 트랜지스터 및 nMOS 트랜지스터를 포함하며, 상기 pMOS 트랜지스터의 소스는 소스가 공급 전압에 접속되고 게이트가 클록 신호에 접속되는 다른 pMOS 트랜지스터의 드레인에 접속되고, 상기 nMOS 트랜지스터의 소스는 소스가 클록 신호에 접속되는 다른 nMOS 트랜지스터의 드레인 및 게이트에 접속되는 것을 특징으로 하는 전자 플립-플롭 회로.
  2. 제1항에 있어서, 추가 반전 소자가 상기 제 2 저장 소자의 출력에 접속되는 것을 특징으로 하는 전자 플립-플롭 회로.
  3. 제1항에 있어서, 추가 반전 소자가 클록 신호 입력에 접속되는 것을 특징으로 하는 전자 플립-플롭 회로.
  4. 제1항의 전자 플립-플롭 회로를 포함하는 집적 회로.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2764360B2 (ja) * 1992-05-18 1998-06-11 三菱電機株式会社 並／直列変換回路、直／並列変換回路およびそれらを含むシステム
JPH07183771A (ja) * 1993-12-22 1995-07-21 Fujitsu Ltd フリップフロップ回路
US5467038A (en) * 1994-02-15 1995-11-14 Hewlett-Packard Company Quick resolving latch
EP0691741B1 (en) * 1994-07-05 2004-10-06 Matsushita Electric Industrial Co., Ltd. Latch circuit
EP0713292A3 (en) * 1994-11-21 1997-10-01 Motorola Inc Feedback interlock circuit and its operating method
US5684422A (en) * 1995-01-25 1997-11-04 Advanced Micro Devices, Inc. Pipelined microprocessor including a high speed single-clock latch circuit
US5789956A (en) * 1995-05-26 1998-08-04 Texas Instruments Incorporated Low power flip-flop
US5656953A (en) * 1995-05-31 1997-08-12 Texas Instruments Incorporated Low overhead memory designs for IC terminals
US5654660A (en) * 1995-09-27 1997-08-05 Hewlett-Packard Company Level shifted high impedance input multiplexor
KR100466457B1 (ko) * 1995-11-08 2005-06-16 마츠시타 덴끼 산교 가부시키가이샤 신호전송회로,신호수신회로및신호송수신회로,신호전송방법,신호수신방법및신호송수신방법과반도체집적회로및그제어방법
JP3382144B2 (ja) * 1998-01-29 2003-03-04 株式会社東芝 半導体集積回路装置
US6188260B1 (en) * 1999-01-22 2001-02-13 Agilent Technologies Master-slave flip-flop and method
JP2000286696A (ja) * 1999-03-30 2000-10-13 Mitsubishi Electric Corp 分周回路
US20020000858A1 (en) 1999-10-14 2002-01-03 Shih-Lien L. Lu Flip-flop circuit
DE10163884A1 (de) * 2001-12-22 2003-07-10 Henkel Kgaa Neue Alkalische Protease aus Bacillus sp. (DSM 14392) und Wasch- und Reinigungsmittel enthaltend diese neue Alkalische Protease
US6901570B2 (en) 2002-03-12 2005-05-31 International Business Machines Corporation Method of generating optimum skew corners for a compact device model
JP4130329B2 (ja) * 2002-04-18 2008-08-06 松下電器産業株式会社 スキャンパス回路および当該スキャンパス回路を備えた半導体集積回路
US7091742B2 (en) * 2002-12-19 2006-08-15 Tellabs Operations, Inc. Fast ring-out digital storage circuit
US6831494B1 (en) 2003-05-16 2004-12-14 Transmeta Corporation Voltage compensated integrated circuits
JP4279620B2 (ja) * 2003-07-11 2009-06-17 Ｏｋｉセミコンダクタ株式会社 レベルシフト回路
DE102004008757B4 (de) * 2004-02-23 2006-04-06 Infineon Technologies Ag Paritätsprüfungs-Schaltung zur kontinuierlichen Prüfung der Parität einer Speicherzelle
US7173455B2 (en) 2004-06-08 2007-02-06 Transmeta Corporation Repeater circuit having different operating and reset voltage ranges, and methods thereof
US7304503B2 (en) * 2004-06-08 2007-12-04 Transmeta Corporation Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability
US7656212B1 (en) 2004-06-08 2010-02-02 Robert Paul Masleid Configurable delay chain with switching control for tail delay elements
US7405597B1 (en) 2005-06-30 2008-07-29 Transmeta Corporation Advanced repeater with duty cycle adjustment
US7336103B1 (en) * 2004-06-08 2008-02-26 Transmeta Corporation Stacked inverter delay chain
US7635992B1 (en) 2004-06-08 2009-12-22 Robert Paul Masleid Configurable tapered delay chain with multiple sizes of delay elements
US7142018B2 (en) 2004-06-08 2006-11-28 Transmeta Corporation Circuits and methods for detecting and assisting wire transitions
US7498846B1 (en) * 2004-06-08 2009-03-03 Transmeta Corporation Power efficient multiplexer
US7071747B1 (en) * 2004-06-15 2006-07-04 Transmeta Corporation Inverting zipper repeater circuit
US7330080B1 (en) 2004-11-04 2008-02-12 Transmeta Corporation Ring based impedance control of an output driver
US7592842B2 (en) * 2004-12-23 2009-09-22 Robert Paul Masleid Configurable delay chain with stacked inverter delay elements
US7634749B1 (en) * 2005-04-01 2009-12-15 Cadence Design Systems, Inc. Skew insensitive clocking method and apparatus
JP5086993B2 (ja) 2005-06-01 2012-11-28 テクラテック・アクティーゼルスカブ 複数の回路にタイミング信号を提供するための方法及び装置、集積回路並びにノード
US20070013425A1 (en) * 2005-06-30 2007-01-18 Burr James B Lower minimum retention voltage storage elements
US7663408B2 (en) * 2005-06-30 2010-02-16 Robert Paul Masleid Scannable dynamic circuit latch
US7394681B1 (en) 2005-11-14 2008-07-01 Transmeta Corporation Column select multiplexer circuit for a domino random access memory array
US7642866B1 (en) 2005-12-30 2010-01-05 Robert Masleid Circuits, systems and methods relating to a dynamic dual domino ring oscillator
US7414485B1 (en) 2005-12-30 2008-08-19 Transmeta Corporation Circuits, systems and methods relating to dynamic ring oscillators
US8067970B2 (en) * 2006-03-31 2011-11-29 Masleid Robert P Multi-write memory circuit with a data input and a clock input
US7495466B1 (en) 2006-06-30 2009-02-24 Transmeta Corporation Triple latch flip flop system and method
US7710153B1 (en) 2006-06-30 2010-05-04 Masleid Robert P Cross point switch
US7995618B1 (en) * 2007-10-01 2011-08-09 Teklatech A/S System and a method of transmitting data from a first device to a second device
US9985611B2 (en) * 2015-10-23 2018-05-29 Intel Corporation Tunnel field-effect transistor (TFET) based high-density and low-power sequential

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4473760A (en) * 1982-12-13 1984-09-25 Western Digital Corporation Fast digital sample resolution circuit
US4663546A (en) * 1986-02-20 1987-05-05 Motorola, Inc. Two state synchronizer
US4929850A (en) * 1987-09-17 1990-05-29 Texas Instruments Incorporated Metastable resistant flip-flop
JPH0229124A (ja) * 1988-07-19 1990-01-31 Toshiba Corp スタンダードセル
JP2621993B2 (ja) * 1989-09-05 1997-06-18 株式会社東芝 フリップフロップ回路
US5132577A (en) * 1991-04-11 1992-07-21 National Semiconductor Corporation High speed passgate, latch and flip-flop circuits

Also Published As

Publication number Publication date
US5264738A (en) 1993-11-23
DE69229696D1 (de) 1999-09-09
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JPH05160681A (ja) 1993-06-25
TW198159B (ko) 1993-01-11

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