JP4279620B2

JP4279620B2 - レベルシフト回路

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Publication number: JP4279620B2
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Description

【０００１】
【発明の属する技術分野】
本発明は、レベルシフト回路、特に、第１振幅の信号を第２振幅の信号に変換するレベルシフト回路に関する。
【０００２】
【従来の技術】
近年の低消費電力化の要求により、半導体集積回路内部の電源電圧は徐々に低下しているが、一方、低電圧で動作する半導体集積回路の外部に高い電圧で動作する半導体集積回路装置が接続される場合があり、このような場合には、低電圧の半導体集積回路の信号をレベルシフト回路で昇圧してから外部の半導体集積回路装置に供給する必要がある。
【０００３】
レベルシフト回路は、例えば、出力側の高い電圧ＶＣＣで駆動されるフリップフロップと、入力側の低い電圧ＶＤＤで駆動されてフリップフロップの状態を反転させる反転用のトランジスタとから構成される。このようなレベルシフト回路では、反転トランジスタによりフリップフロップの状態を電源レベルＶＣＣからグランドレベルＶＳＳに引き下げる場合に、ＶＣＣとＶＤＤとの差が大きいと、フリップフロップが状態をＶＣＣに引き上げようとする力は強まり、反対に反転用トランジスタがＶＳＳに引き下げようとする力は弱まるため、状態を反転できなくなる。このような状況は、ＶＣＣとＶＤＤの差が大きい程に発生しやすく、ＶＤＤが反転用トランジスタの閾値電圧に近い場合にも発生しやすい。
【０００４】
このような状況を防止するには、反転用トランジスタのゲート幅を大きくする必要があるが、ＶＣＣとＶＤＤの差が大きい場合には、フリップフロップのトランジスタの電流駆動能力が反転用トランジスタの電流駆動能力に比べて大きく見えるので、その電流駆動能力に打ち勝つためには反転用トランジスタのゲート幅を大幅に拡大する必要がある。さらに、反転用トランジスタのゲート幅の拡大に伴って、反転トランジスタを駆動するドライバ回路も大きくする必要があり、回路面積が大幅に拡大する虞がある。
【０００５】
従来のレベルシフト回路には、例えば特許文献１〜３に記載されたものがある。特許文献１に記載のレベルシフト回路は、ＣＭＯＳトランジスタをカスケードに２段接続し、第１段のＣＭＯＳトランジスタのグランドレベルを負電圧にして閾値電圧を低下させることにより、第２段のＣＭＯＳトランジスタを高速に反転できるようにしている。特許文献２には、状態保持機能付きのレベルシフト回路が記載されている。このレベルシフト回路は、ＣＭＯＳトランジスタをリング状に接続してなるフリップフロップ回路において、各インバータの電源側から２つの入力信号をそれぞれ入力し、それぞれ、入力信号が入力されるＣＭＯＳトランジスタとは反対側のＣＭＯＳトランジスタの接続部から出力信号を取り出すように構成している。さらに、各ＣＭＯＳトランジスタにおいて、グランド側のトランジスタの電流駆動能力を電源側のトランジスタの電流駆動能力よりも十分小さくすることにより、レベルシフトに伴うＤＣ電流の消費を低減している。特許文献３には、状態保持機能付きのレベルシフト回路が記載されており、このレベルシフト回路は、ＣＭＯＳトランジスタからなるインバータをカスケードに２段接続し、２段目のＣＭＯＳトランジスタにはクロック信号で駆動されるラッチ用トランジスタが挿入され、インバータの出力をラッチするように構成している。
【０００６】
【特許文献１】
特開平１０−８４２５９号公報（第３−６頁、第１、第３図）
【０００７】
【特許文献２】
特開平５−５５９００号公報（第２−３頁、第１、第６図）
【０００８】
【特許文献３】
特開平９−２４４５８５号公報（第３−１２頁、第１図）
【０００９】
【発明が解決しようとする課題】
特許文献１に記載のレベルシフト回路では、第１段のＣＭＯＳトランジスタのグランドレベルの負電圧を生成するための電源回路が余分に必要となり、回路面積が拡大する虞がある。また、特許文献１には、状態保持機能付きのレベルシフト回路については記載されていない。
【００１０】
特許文献２に記載のレベルシフト回路では、グランド側のトランジスタの電流駆動能力を電源側のトランジスタの電流駆動能力よりも十分小さくするため、ＤＣ電流の消費は抑制できるものの、出力状態がＬレベルに反転する時間が長くなり、高速化の支障になる虞がある。また、入力側電圧と出力側電圧の差が大きくなった場合の回路面積の低減については記載されていない。
【００１１】
特許文献３に記載のレベルシフト回路では、出力状態をラッチするためにクロック信号を入力する必要があり、クロック信号入力用の配線が余分に必要となり、回路面積が拡大する虞がある。
【００１２】
本発明は、レベルシフト回路において、入力側の電源電圧が出力側の電源電圧に対して大幅に低い場合にも、回路面積の拡大を抑制することにある。
【００１３】
【課題を解決するための手段】
本発明に係るレベルシフト回路は、第１振幅の信号を第２振幅の信号に増幅するレベルシフト回路であって、第１インバータと、第２インバータと、反転回路とを備えている。第１インバータは、第１電流駆動能力を有するトランジスタから構成され、第２振幅の出力信号を出力する。第２インバータは、第１電流駆動能力よりも小さい第２電流駆動能力を有するトランジスタから構成され、入力側が第１インバータの出力側に接続されると共に出力側が第１インバータの入力側に接続されている。反転回路は、第１電流駆動能力より小さくかつ第２電流駆動能力よりも大きい第３電流駆動能力を有するトランジスタから構成され、少なくとも一方がワンショットパルス信号である第１振幅の第１及び第２入力信号が入力されることにより第１インバータ回路を駆動する。
【００１４】
【作用】
このレベルシフト回路では、第１振幅の第１及び第２入力信号に基づいて反転回路から駆動信号が出力され、この駆動信号が第１インバータの入力側に供給され、第１インバータからは駆動信号を反転した第２振幅の出力信号が出力されると共に、この出力信号が第２インバータにより反転されて駆動信号と同レベルの信号が第１インバータの入力側に供給し、第２インバータにより第１インバータの状態を保持する。第２インバータは出力信号の状態を保持するのみで良いので、出力側の負荷を駆動する第１インバータが大きな電流駆動能力（第１電流駆動能力）を必要とするのに比較して、第２インバータの電流駆動能力は非常に小さくて良い（第２電流駆動能力）。このため、出力状態を保持している第２インバータの出力側の状態を反転するには、それ程大きな電流駆動能力を必要とせず、第２電流駆動能力よりは大きいが、第１電流駆動能力よりはかなり小さい電流駆動能力（第３電流駆動能力）があればよい。従って、電流駆動能力が大きい第１インバータの出力信号の状態を直接反転させる場合に比較して、反転回路の電流駆動能力を大幅に低減することができる。この結果、入力側の電源電圧が出力側の電源電圧に比較して大幅に低い場合でも、反転回路を構成するトランジスタのゲート幅の拡大を最小限に抑制して回路面積の拡大を抑制しつつ、レベルシフト回路の状態の反転を適切に行うことができる。
【００１５】
【発明の実施の形態】
（１）第１実施形態
〔回路構成〕
図１は、本発明の第１実施形態に係るレベルシフト回路３の電気回路図である。このレベルシフト回路３は、電源レベルＶＤＤ−グランドレベルＶＳＳの振幅で駆動される半導体集積回路１から電源レベルＶＣＣ−グランドレベルＶＳＳで駆動される半導体集積回路２に信号を増幅、即ち昇圧して出力するインターフェース回路に使用される。ここでは、レベルシフト回路３が半導体集積回路１に設けられる例を説明するが、半導体集積回路２に設けても良い。
【００１６】
図１に示すように、このレベルシフト回路３は、半導体集積回路２に出力信号Ｖｏｕｔを出力する出力用のインバータ１０と、インバータ１０の出力信号Ｖｏｕｔの状態を保持する状態保持用のインバータ２０と、インバータ１０を駆動するための反転回路３０とから構成されている。
【００１７】
インバータ１０は、互いに直列に接続されたｐｃｈのトランジスタＰ１０、ｎｃｈのトランジスタＮ１０からなるＣＭＯＳトランジスタで構成されており、各トランジスタＰ１０及びＮ１０は第１電流駆動能力ＤＣ１を有するようなゲート幅にそれぞれ形成されている。トランジスタＰ１０のドレイン端子は半導体集積回路２の電源電圧（電源レベル）ＶＣＣに接続され、トランジスタＮ１０のソース端子はグランドレベルＶＳＳに接続されている。トランジスタＰ１０のソース端子とトランジスタＮ１０のドレイン端子とは互いに接続され、その接続部から出力信号Ｖｏｕｔが出力される。トランジスタＰ１０及びＮ１０のゲート端子には、反転回路３０から駆動信号が入力される。ここで、説明の便宜のため、駆動信号が入力されるノードをノードｎ１、出力信号Ｖｏｕｔが出力されるノードをノードｎ２とする。
【００１８】
インバータ２０は、互いに直列に接続されたｐｃｈのトランジスタＰ２０、ｎｃｈのトランジスタＮ２０からなるＣＭＯＳトランジスタで構成されており、各トランジスタＰ２０及びＮ２０は第１電流駆動能力ＤＣ１よりも小さい第２電流駆動能力ＤＣ２を有するようなゲート幅にそれぞれ形成されている。トランジスタＰ２０のドレイン端子は半導体集積回路２の電源レベルＶＣＣに接続され、トランジスタＮ２０のソース端子はグランドレベルＶＳＳに接続されている。トランジスタＰ２０及びＮ２０のゲート端子は、インバータ１０の出力部であるノードｎ２に接続されており、トランジスタＰ２０のソース端子及びトランジスタＮ２０のドレイン端子の接続部は、インバータ１０の入力側であるノードｎ１に接続されている。
【００１９】
反転回路３０は、半導体集積回路１の電源レベルＶＤＤで生成される入力信号ＩＮ、ＩＮｂの入力に基づいて、インバータ１０を駆動するための駆動信号を出力する。反転回路３０は、互いに直列に接続されたｐｃｈのトランジスタＰ３０及びｎｃｈのトランジスタＮ３０からなるＣＭＯＳトランジスタと、互いに直列に接続されたｐｃｈのトランジスタＰ３１及びｎｃｈのトランジスタＮ３１からなるＣＭＯＳトランジスタとから構成されている。トランジスタＰ３０及びＮ３０は、第１電流駆動能力ＤＣ１よりも小さくかつ第２電流駆動能力ＤＣ２よりも大きい第３電流駆動能力ＤＣ３を有するようにゲート幅が形成されている。また、トランジスタＰ３１は、第２電流駆動能力ＤＣ２と略同一（同程度）の第４電流駆動能力ＤＣ４を有するようにゲート幅が形成されており、トランジスタＮ３１は、第３電流駆動能力と略同一（同程度）の第５電流駆動能力ＤＣ５を有するようにゲート幅が形成されている。
【００２０】
トランジスタＰ３０のドレイン端子は半導体集積回路２の電源レベルＶＣＣに接続されており、トランジスタＮ３０のソース端子はグランドレベルＶＳＳに接続されている。トランジスタＰ３０のソース端子とトランジスタＮ３０のドレイン端子との接続部はインバータ１０の入力側であるノードｎ１に接続されている。トランジスタＰ３１のドレイン端子は半導体集積回路２の電源レベルＶＣＣに接続されており、トランジスタＮ３１のソース端子はグランドレベルＶＳＳに接続されている。また、トランジスタＰ３１のソース端子及びトランジスタＮ３１のドレイン端子は互いに接続され、トランジスタＰ３０のゲート端子に接続されている。ここで、トランジスタＰ３１のソース端子、トランジスタＮ３１のドレイン端子及びトランジスタＰ３０のゲート端子が接続されるノードをノードｎ０とする。
【００２１】
トランジスタＰ３１のゲート端子はグランドに接続されて常時導通状態にされており、トランジスタＮ３１のゲート端子には入力信号ＩＮが入力される。ここで、入力信号ＩＮは、図２に示すようにパルス幅ｔｄのワンショットパルス信号である。トランジスタＰ３１及びＮ３１は、入力信号ＩＮに基づいて、ノードｎ０の状態を電源レベルＶＣＣ又はグランドレベルＶＳＳに反転する。また、トランジスタＰ３０及びＮ３０は、入力信号ＩＮにより決まるノードｎ０の状態及び入力信号ＩＮｂに基づいて、ノードｎ１の状態を電源レベルＶＣＣ又はグランドレベルＶＳＳに反転する。
【００２２】
ここで、各トランジスタの電流駆動能力の比較のために第１電流駆動能力ＤＣ１をＤＣ１＝１００と仮定する。インバータ２０はインバータ１０の出力状態を保持するのみで良いので、トランジスタＰ２０及びＮ２０の第２電流駆動能力ＤＣ２は、ＤＣ１の１／１００〜１／５０であるＤＣ２＝１〜２である。また、トランジスタＰ２０又はＮ２０により状態が保持されるノードｎ１の状態を反転するためのトランジスタＰ３０及びＮ３０の第３電流駆動能力ＤＣ３は、ＤＣ２の約５〜１０倍必要であり、ＤＣ２＝５〜２０である。また、第４及び第５電流駆動能力は、それぞれＤＣ４＝約１〜２、ＤＣ５＝約５〜２０である。
【００２３】
〔動作〕
図２は、レベルシフト回路３の動作を説明するための各部信号波形である。
【００２４】
まず、ＩＮｂがＶＤＤ、ＩＮがＶＳＳである場合には、トランジスタＮ３１が非導通であり、常時導通のトランジスタＰ３１によりノードｎ０がＶＣＣに保持されている。ノードｎ０がＶＣＣ、ＩＮｂがＶＤＤであるので、トランジスタＰ３０が非導通、トランジスタＮ３０が導通し、ノードｎ１はＶＳＳに短絡されている。従って、ノードｎ１はＶＳＳであり、トランジスタＰ１０が導通し、出力信号Ｖｏｕｔ＝ＶＣＣがノードｎ２に出力されている。インバータ２０のトランジスタＰ２０及びＮ２０のゲート端子にはＶＣＣが入力され、トランジスタＮ２０が導通し、ノードｎ１をＶＳＳに保持している。
【００２５】
次に、ＩＮｂがＶＤＤからＶＳＳに、ＩＮがＶＳＳからＶＤＤに反転する場合には、トランジスタＮ３１が導通し、ノードｎ０がＶＳＳに短絡される。ここで、トランジスタＰ３１の第４電流駆動能力ＤＣ４がトランジスタＮ３１の第５電流駆動能力ＤＣ５よりも十分小さいので、トランジスタＮ３１はトランジスタＰ３１の電流駆動能力に打ち勝って、ノードｎ０をＶＣＣからＶＳＳに反転する。ノードｎ０がＶＳＳに反転すると、トランジスタＰ３０が導通する一方、トランジスタＮ３０は非導通であるので、ノードｎ１はＶＳＳからＶＣＣに反転する。このとき、トランジスタＮ２０の第２電流駆動能力ＤＣ２よりもトランジスタＰ３０の第３電流駆動能力ＤＣ３の方が十分大きいので、トランジスタＰ３０はトランジスタＮ２０の電流駆動能力に打ち勝って、ノードｎ１をＶＳＳからＶＣＣに反転する。ノードｎ１がＶＣＣに反転すると、トランジスタＮ１０が導通し、出力信号Ｖｏｕｔ＝ＶＳＳがノードｎ２に出力される。また、インバータ２０のトランジスタＰ２０が導通し、ノードｎ１をＶＣＣに保持する。
【００２６】
ＩＮが時間ｔｄの間ＶＤＤになった後再びＶＳＳとなると、トランジスタＮ３１は非導通となり、ノードｎ０がＶＣＣに反転するのでトランジスタＰ３０が非導通となる。このとき、ＩＮｂはＶＳＳのままでトランジスタＮ３０も非導通の状態である。従って、ノードｎ１は電源レベルＶＣＣからもグランドレベルＶＳＳからも切り離される一方、トランジスタＰ２０を介してＶＣＣに保持されるので、ノードｎ１をＶＣＣの状態に保持してトランジスタＮ１０を導通させ続け、出力信号Ｖｏｕｔ＝ＶＳＳの状態を保持する。
【００２７】
次に、ＩＮｂがＶＤＤに反転した場合、トランジスタＮ３０が導通する。一方、ＩＮはＶＳＳの状態が続くので、トランジスタＰ３０は非導通のままであり、ノードｎ１はＶＣＣからＶＳＳに反転する。このとき、ノードｎ１にはトランジスタＰ２０を介してＶＣＣが供給されているが、トランジスタＰ２０の第２電流駆動能力ＤＣ２よりもトランジスタＮ３０の第３電流駆動能力ＤＣ３の方が十分大きいため、ノードｎ１の状態をＶＳＳに反転する。ノードｎ１がＶＳＳに反転すると、トランジスタＰ１０が導通し、出力信号Ｖｏｕｔ＝ＶＣＣがノードｎ２に出力される。
【００２８】
〔まとめ〕
以上述べたように、本実施形態のレベルシフト回路３では、状態保持用のインバータ２０により出力用のインバータ１０の出力状態を保持するように構成したので、トランジスタＰ２０及びＮ２０の電流駆動能力ＤＣ２をトランジスタＰ１０及びＮ１０の電流駆動能力ＤＣ１の１／１００〜１／５０と極めて小さくすることができ、この極めて小さい電流駆動能力ＤＣ２で保持される状態を反転する反転回路３０のトランジスタＰ３０及びＮ３０の電流駆動能力ＤＣ３も小さくすることができる。従って、トランジスタＰ３０及びＮ３０のゲート幅を小さくすることができる。また、トランジスタＰ３０の状態を反転するトランジスタＮ３１も同程度の電流駆動能力で良いので、トランジスタＮ３１のゲート幅も小さくすることができる。従って、半導体集積回路１の電源レベルＶＤＤが半導体集積回路２の電源レベルＶＣＣに比較して大幅に低い場合であっても、回路面積の拡大を最小限に抑制しつつ、レベルシフト回路３の状態の反転を適切に行うことができる。
【００２９】
（２）第２実施形態
図３は、本発明の第２実施形態に係るレベルシフト回路３の電気回路図である。
【００３０】
本実施形態に係るレベルシフト回路３では、入力信号ＩＮｂに基づいてワンショットパルス信号である入力信号ＩＮを生成するワンショットパルス生成回路４０を設け、ワンショットパルス生成回路４０で生成された入力信号ＩＮを反転回路３０に入力する。
【００３１】
図４は、ワンショットパルス生成回路４０の電気回路図である。このワンショットパルス生成回路４０は、入力信号ＩＮｂを信号ＩＮｂ１に反転するインバータ５１と、信号ＩＮｂ１を遅延及び反転して信号ＩＮｂ２を生成する遅延回路としてのインバータ５２〜５４と、信号ＩＮｂ１及びＩＮｂ２のＮＡＮＤを算出するＮＡＮＤ回路５５と、ＮＡＮＤ信号を反転して入力信号ＩＮを生成するインバータ５６とから構成されている。これらのインバータ５１〜５４、ＮＡＮＤ回路５５及びインバータ５６は、電源レベルＶＤＤで動作する。
【００３２】
図５は、このワンショットパルス生成回路４０の動作を説明する各部の信号波形である。入力信号ＩＮｂがＶＤＤからＶＳＳに反転すると、ＩＮｂ１はＶＳＳからＶＤＤに反転するが、ＩＮｂ２はインバータ５２〜５４により遅延時間ｔｄの間だけ反転が遅れ、ＶＤＤに保持される。従って、この遅延時間ｔｄの間では、ＩＮｂ１及びＩＮｂ２が共にＶＤＤとなり、ＩＮがＶＤＤとなる。遅延時間ｔｄの経過後、ＩＮｂ２がＶＳＳに反転すると、ＩＮは再びＶＳＳに戻る。このようにして、ワンショットパルス信号である入力信号ＩＮが生成される。なお、信号ＩＮｂがＶＳＳからＶＤＤに反転する際には、ＩＮｂ１がＶＤＤからＶＳＳに反転し、信号ＩＮｂ２は遅延時間ｔｄの間ＶＳＳに保持されるが、ＮＡＮＤ回路５５の出力は変化せず、ＩＮはＶＳＳからＶＤＤには反転しない。従って、このワンショットパルス信号回路５０は、ＩＮｂがＶＤＤからＶＳＳに反転する場合にのみパルス幅ｔｄのワンショットパルス信号を発生する。
【００３３】
本実施形態では、簡易な構成のワンショットパルス生成回路４０を追加することにより、レベルシフト回路３を入力信号ＩＮｂの入力に基づいて出力信号Ｖｏｕｔを出力するように構成でき、状態保持機能を持たないレベルシフト回路と同様の動作をさせることができる。
【００３４】
（３）第３実施形態
図６は、第３実施形態に係るレベルシフト回路３の電気回路図である。第１実施形態に係る半導体集積回路１と同様の構成には同様の符号を付し、説明を省略する。本実施形態では、第１実施形態に係るレベルシフト回路３において、トランジスタＰ３２、Ｐ２１及びＮ２１を追加する。
【００３５】
トランジスタＰ３２は、反転回路３０においてトランジスタＰ３１とトランジスタＮ３１との間に、より詳細には、トランジスタＰ３１とノードｎ０との間に挿入され、ゲート端子に入力信号ＩＮが入力される。なお、トランジスタＰ３２は、電源レベルＶＣＣとトランジスタＰ３１との間に挿入しても良い。トランジスタＰ３２は、トランジスタＰ３１の電流駆動能力ＤＣ４と略同一（同程度）の電流駆動能力になるようにゲート幅が形成されている。レベルシフト回路３の動作時において、入力信号ＩＮｂがＶＤＤからＶＳＳに反転し、入力信号ＩＮがＶＳＳからＶＤＤに反転すると、トランジスタＮ３１が導通する。このとき、トランジスタＰ３２のゲート幅はトランジスタＮ３１よりも狭く、ゲート−ソース間電圧が閾値電圧を超えるため、ＶＤＤ（＜ＶＣＣ）では完全に遮断されないものの、ソース・ドレイン間に所定の抵抗値を発生させる。従って、トランジスタＰ３１がノードｎ０の状態をＶＣＣに引き上げる力を実質的に弱め、トランジスタＮ３１によりノードｎ０の状態をＶＣＣからＶＳＳまで速やかに反転させることができる。また、トランジスタＮ３１が導通状態になったとき、トランジスタＰ３２の抵抗値により、トランジスタＰ３１及びトランジスタＮ３１を介して電源レベルＶＣＣからグランドレベルＶＳＳに流れる貫通電流を制限することができる。
【００３６】
トランジスタＰ２１は、インバータ２０において電源レベルＶＣＣとトランジスタＰ２０との間に挿入され、ゲート端子には入力信号ＩＮｂが入力される。なお、トランジスタＰ２１は、トランジスタＰ２０とノードｎ１との間に挿入しても良い。トランジスタＮ２１は、インバータ２０においてグランドレベルＶＳＳとトランジスタＮ２０との間に挿入され、ゲート端子がノードｎ０に電気的に接続される。なお、トランジスタＮ２１は、トランジスタＮ２０とノードｎ１との間に挿入しても良い。トランジスタＰ２１及びＮ２１は、トランジスタＰ２０及びＮ２０の電流駆動能力ＤＣ２と略同一（同程度）の電流駆動能力を有するようにゲート幅が形成されている。
【００３７】
レベルシフト回路３の動作時において、入力信号ＩＮｂがＶＳＳからＶＤＤに反転すると、トランジスタＮ３０が導通する。このとき、トランジスタＰ２１はゲート−ソース間電圧が閾値電圧を超えるため、ＶＤＤ（＜ＶＣＣ）では完全に遮断されないが、ソース−ドレイン間に所定の抵抗値を発生する。従って、トランジスタＰ２０がノードｎ１の状態をＶＣＣに引き上げる力を実質的に弱め、トランジスタＮ３０によりノードｎ１の状態をＶＣＣからＶＳＳまで速やかに反転させることができる。また、トランジスタＮ２０が導通状態になったとき、トランジスタＰ２１の抵抗値により、トランジスタＰ２０及びＮ２０を介して電源レベルＶＣＣからグランドレベルＶＳＳに流れる貫通電流を制限することができる。
【００３８】
一方、入力信号ＩＮｂがＶＤＤからＶＳＳに反転すると、トランジスタＰ３０が導通する。このとき、トランジスタＮ２１はノードｎ０がＶＳＳとなり非導通となる。従って、トランジスタＮ２０がノードｎ１の状態をＶＳＳに引き下げる力を停止し、トランジスタＰ３０によりノードｎ１の状態をＶＳＳからＶＣＣまで速やかに反転させることができる。また、トランジスタＰ２０が導通状態になったとき、トランジスタＮ２１が非導通であるので、トランジスタＰ２０及びＮ２０を介して電源レベルＶＣＣからグランドレベルＶＳＳに流れる貫通電流を制限することができる。
【００３９】
なお、ここでは、トランジスタＰ３２、Ｐ２１及びＮ２１を追加したが、これらのうちいずれか１つ又は２つを追加しても、上記のいずれかの効果が得られる。例えば、トランジスタＰ３２のみを追加した場合には、ノードｎ０の状態をＶＣＣからＶＳＳに反転させ易くなるとともに、貫通電流を低減することができる。また、トランジスタＰ２１又はＮ２１の少なくとも一方を追加すれば、ノードｎ１の状態をそれぞれＶＣＣからＶＳＳ又はＶＳＳからＶＣＣに反転させ易くなるとともに、貫通電流を低減することができる。
【００４０】
（４）第４実施形態
図７は、本発明の第４実施形態に係るレベルシフト回路の電気回路図である。本実施形態では、上記第３実施形態に係るレベルシフト回路３において、第２実施形態に示したワンショットパルス生成回路４０を設け、入力信号ＩＮｂに基づいてワンショットパルス生成回路４０で生成された入力信号ＩＮを反転回路３に入力する。本実施形態によれば、第３実施形態で述べた作用効果に加え、第２実施形態で述べた作用効果を奏する。
【００４１】
【発明の効果】
本発明によれば、出力用インバータと状態保持用インバータとを別々にすることにより、状態保持用インバータの電流駆動能力を小さくし、状態保持用インバータが保持する状態を反転回路が反転するように構成したので、反転回路の電流駆動能力を大幅に低減することができる。この結果、入力側の電源レベルが出力側の電源レベルに比べて大幅に低い場合でも、反転回路を構成するトランジスタのゲート幅の拡大を最小限に抑制し、回路面積の拡大を抑制し得る。
【図面の簡単な説明】
【図１】第１実施形態に係るレベルシフト回路の電気回路図。
【図２】レベルシフト回路の動作を説明するための各部信号波形。
【図３】第２実施形態に係るレベルシフト回路の電気回路図。
【図４】ワンショットパルス生成回路の電気回路図。
【図５】ワンショットパルス生成回路の動作を説明するための各部信号波形。
【図６】第３実施形態に係るレベルシフト回路の電気回路図。
【図７】第４実施形態に係るレベルシフト回路の電気回路図。
【符号の説明】
１第１半導体集積回路
２第２半導体集積回路
３レベルシフト回路
１０出力用インバータ
２０状態保持用インバータ
３０反転回路
４０ワンショットパルス生成回路

Claims

第１振幅の信号を第２振幅の信号に増幅するレベルシフト回路であって、
第１電流駆動能力を有するトランジスタから構成され、第２振幅の出力信号を出力する第１インバータと、
第１電流駆動能力よりも小さい第２電流駆動能力を有するトランジスタから構成され、入力側が前記第１インバータの出力側に接続されると共に出力側が前記第１インバータの入力側に接続された第２インバータと、
第１電流駆動能力より小さくかつ第２電流駆動能力よりも大きい第３電流駆動能力を有するトランジスタから構成され、少なくとも一方がワンショットパルス信号である第１振幅の第１及び第２入力信号が入力されることにより前記第１インバータ回路を駆動する反転回路と、を備えるレベルシフト回路。
前記第１インバータは、互いに直列接続されかつ互いに異なる導電型である第１及び第２トランジスタを有し、前記第２インバータは、互いに直列接続されかつ互いに異なる導電型である第３及び第４トランジスタを有し、
前記第１及び第２トランジスタのゲート端子が、前記反転回路の出力に接続されると共に、前記第３及び第４トランジスタの接続部に接続されており、
前記第１及び第２トランジスタの接続部が、前記第３及び第４トランジスタのゲート端子に接続されており、前記第１及び第２トランジスタの接続部から前記出力信号が出力される、請求項１に記載のレベルシフト回路。
前記反転回路は、互いに直列接続されかつ互いに異なる導電型であり、前記第１及び第２入力信号に基づいてそれぞれ駆動される第５及び第６トランジスタを有する、請求項１又は２に記載のレベルシフト回路。
前記第１入力信号はワンショットパルス信号であり、
前記反転回路は、第２電流駆動能力と略同一の第４電流駆動能力を有しかつ常時導通される第７トランジスタと、前記第７トランジスタと直列接続され、第３電流駆動能力と略同一の第５電流駆動能力を有しかつ前記第１入力信号により駆動される第８トランジスタとをさらに備え、
前記第７及び第８トランジスタの接続部から出力される信号により、前記第５トランジスタが駆動される、請求項３に記載のレベルシフト回路。
前記第２入力信号に基づいてワンショットパルス信号を生成するワンショットパルス生成回路をさらに備える、請求項１から４のいずれかに記載のレベルシフト回路。
前記ワンショットパルス生成回路は、第２入力信号に基づいて生成される遅延信号を用いてワンショットパルス信号を生成する、請求項５に記載のレベルシフト回路。
第１振幅の信号により動作すると共に、前記第１振幅の信号を第２振幅の信号に増幅して出力する半導体集積回路であって、
第１電流駆動能力を有するトランジスタから構成され、第２振幅の出力信号を出力する第１インバータと、
第１電流駆動能力よりも小さい第２電流駆動能力を有するトランジスタから構成され、入力側が前記第１インバータの出力側に接続されると共に出力側が前記第１インバータの入力側に接続された第２インバータと、
第１電流駆動能力より小さくかつ第２電流駆動能力よりも大きい第３電流駆動能力を有するトランジスタから構成され、少なくとも一方がワンショットパルス信号である第１振幅の第１及び第２入力信号が入力されることにより前記第１インバータを駆動する反転回路と、を備える半導体集積回路。
入力端子と出力端子とを有し、第１の振幅を有する駆動信号に基づいて前記出力端子に第１の振幅を有する出力信号を出力する第１のインバータと、
前記第１のインバータの前記出力端子に接続された入力端子と、前記第１のインバータの前記入力端子に接続された出力端子とを有し、前記出力信号に基づいて前記第１の振幅を有する信号を出力する第２のインバータと、
前記第１の振幅よりも小さい第２の振幅を有する入力信号に基づいて前記駆動信号を出力する反転回路とを含み、
前記反転回路を構成するトランジスタの電流駆動能力は、前記第１のインバータを構成するトランジスタの電流駆動能力よりも小さく、前記第２のインバータを構成するトランジスタの電流駆動能力よりも大きいことを特徴とする半導体回路。
請求項８記載の半導体回路において、前記反転回路は、電源電位に接続された第１の端子と前記第１のインバータの入力端子に接続された第２の端子とを有するＰ型トランジスタと、接地電位に接続された第１の端子と前記第１のインバータの入力端子に接続された第２の端子とを有するＮ型トランジスタとを有することを特徴とする半導体回路。
出力端子に出力信号を出力する第１のインバータと、
前記出力信号の状態を保持する第２のインバータと、
前記第１のインバータを駆動するための駆動信号を出力する反転回路とを含み、
前記反転回路を構成するトランジスタの電流駆動能力は、前記第１のインバータを構成するトランジスタの電流駆動能力よりも小さく、前記第２のインバータを構成するトランジスタの電流駆動能力よりも大きいことを特徴とする半導体回路。
請求項１０記載の半導体回路において、前記第１のインバータおよび前記第２のインバータはそれぞれ第１の電源電位を出力するトランジスタと、接地電位を出力するトランジスタとをそれぞれ含み、前記反転回路は前記第１の電位よりも小さい第２の電位を有する信号に基づいて接地電位を出力するトランジスタと、前記第１の電源電位を出力するトランジスタとを含むことを特徴とする半導体回路。
入力端子と出力端子とを備え、前記出力端子から出力信号を出力する第１のインバータと、
前記第１の出力端子に接続された入力端子と、前記第１のインバータの入力端子に接続された出力端子とを備え、前記第１のインバータよりも電流駆動能力が小さい第２のインバータと、
前記第１のインバータの出力信号を反転させるための駆動信号を出力するトランジスタとを含み、
前記駆動信号を出力するトランジスタの電流駆動能力は前記第１のインバータを構成するトランジスタの電流駆動能力よりも小さく、前記第２のインバータを構成するトランジスタの電流駆動能力よりも大きいことを特徴とする半導体装置。