JP2011151719A - レベルシフト回路 - Google Patents

Abstract

【課題】レベル変換における動作範囲を広くする。
【解決手段】第１の電位（ＶＤＤ１）の波高値を有する入力パルス信号（ＶＩＮ）を入力するＣＭＯＳインバータ回路（Ｐ１、Ｎ１）と、第１の電位よりも高電位となる第２の電位（ＶＤＤ２）の電源で動作し、一端（ＮＤ１）をＣＭＯＳインバータ回路の出力端に接続し、他端から第２の電位の波高値を有し入力パルス信号と同相の出力パルス信号（ＶＯＵＴ）を出力するラッチ回路（ＩＮＶ１、Ｐ３）と、第１の電位以上かつ第２の電位未満の電源供給をＣＭＯＳインバータ回路に対して行う電源供給回路（Ｐ２、ＩＮＶ２）と、を備え、電源供給回路は、入力パルス信号が少なくとも接地レベルとなる場合に電源供給を制限するように機能する。
【選択図】図１

Description

本発明は、レベルシフト回路に係り、特に、ＣＭＯＳ回路のレベルシフト回路に係る。

半導体集積回路において、消費電力の低減のためには、なるべく低い電源電圧を使用することが望ましく、半導体集積回路の電源の低電圧化が進展している。その一方で従来の高い電源電圧を用いる集積回路も、依然として使用されている。このため、同一の装置内で、複数種類の電源電圧を用意し使い分けねばならない場合がある。電源電圧が異なる集積回路同士を接続する場合、レベルシフト回路を用いて、信号の電圧を変換する必要がある。

このようなレベルシフト回路において、ＣＭＯＳレベルシフト回路が知られている。この場合、単なるＣＭＯＳレベルシフト回路では、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの間に常に貫通電流が流れてしまい、消費電力が大きいという問題がある。そこで、貫通電流が流れないようにするＣＭＯＳレベルシフト回路が特許文献１において記載されている。

図９は、特許文献１に記載のＣＭＯＳレベルシフト回路の回路図である。図９において、電源電圧と接地との間にＮ型ＭＯＳトランジスタ１４、１５が直列に接続されている。外部入力端子１１から入力した信号は、インバータ１２を介してＮ型ＭＯＳトランジスタ１５のゲートに伝えられると共にインバータ１２、１３を介してＮ型ＭＯＳトランジスタトランジスタ１４のゲートに伝えられる。Ｎ型ＭＯＳトランジスタ１４、１５の各ドレインには、インバータ１７とＰ型ＭＯＳトランジスタ１６よりなるＨＩＧＨ出力の正帰還回路が接続されている。ここで、インバータ１２、１３は、低電圧の電源で動作するインバータである。

このようなＣＭＯＳレベルシフト回路において、外部入力端子１１から低電圧信号を与え、外部出力端子１８からレベルシフトされた高電圧信号を取り出す。この場合、Ｎ型ＭＯＳトランジスタ１４には入力信号がインバータ１２、１３を介して入力され、Ｎ型ＭＯＳトランジスタ１５には入力信号がインバータ１２を介して入力されるため、Ｎ型ＭＯＳトランジスタ１４、１５のうちの一方は常に非導通状態になるので、定常状態においては、Ｎ型ＭＯＳトランジスタ１４、１５には貫通電流は流れない。

特開平７−２２６６７０号公報

以下の分析は本発明において与えられる。

図９のＣＭＯＳレベルシフト回路において、外部入力端子１１に与えられる信号が接地レベルから低電圧のレベル（ＶＤＤ１とする）に立ち上がると、Ｎ型ＭＯＳトランジスタ１５はオフとなると共に、Ｎ型ＭＯＳトランジスタ１４がオンとなる。したがって、インバータ１３の出力に接続されるＮ型ＭＯＳトランジスタ１４のゲートの信号レベルもＶＤＤ１に向け立ち上がり、外部出力端子１８の電圧は、ＶＤＤ１からＮ型ＭＯＳトランジスタ１４の閾値電圧分差し引いた値に向け立ち上がる。この値がインバータ１７の閾値を超えれば、インバータ１７の出力が接地レベルとなって、Ｐ型ＭＯＳトランジスタ１６がオンとなり、外部出力端子１８の電圧は、高電圧のレベル（ＶＤＤ２とする）に達し、レベルシフトがなされる。

ところで、外部入力端子１１に与えられる信号が接地レベルからＶＤＤ１に立ち上がると、Ｎ型ＭＯＳトランジスタ１４のゲートの信号レベルもＶＤＤ１に向け立ち上がってＶＤＤ１に達する。この場合、Ｎ型ＭＯＳトランジスタ１４のソース、すなわちインバータ１７の入力端の信号レベルは、ＶＤＤ１からＮ型ＭＯＳトランジスタ１４の閾値電圧分低い値である。インバータ１７の入力端の信号レベルは、Ｐ型ＭＯＳトランジスタ１６がオンとならない限り、これ以上に引き上げられることがない。このため、特にＶＤＤ１の電圧が低く、インバータ１７の閾値が高い場合（ＶＤＤ２の値が高い場合）、インバータ１７の出力の反転時間、すなわちＰ型ＭＯＳトランジスタ１６がオンとなる時間が長くなり、レベルシフト回路の動作周波数が制限されることになる。すなわち、ＶＤＤ１、ＶＤＤ２の値によってはレベル変換における動作範囲を広くできない虞がある。

本発明の１つのアスペクト（側面）に係るレベルシフト回路は、第１の電位の波高値を有する入力パルス信号を入力するＣＭＯＳインバータ回路と、第１の電位よりも高電位となる第２の電位の電源で動作し、一端をＣＭＯＳインバータ回路の出力端に接続し、他端から第２の電位の波高値を有し入力パルス信号と同相の出力パルス信号を出力するラッチ回路と、第１の電位以上かつ第２の電位未満の電源供給をＣＭＯＳインバータ回路に対して行う電源供給回路と、を備え、電源供給回路は、入力パルス信号が少なくとも接地レベルとなる場合に電源供給を制限するように機能する。

本発明によれば、レベル変換における動作範囲を広くすることができる。

本発明の第１の実施例に係るレベルシフト回路の回路図である。 本発明の第２の実施例に係るレベルシフト回路の回路図である。 本発明の第３の実施例に係るレベルシフト回路の回路図である。 本発明の第４の実施例に係るレベルシフト回路の回路図である。 本発明の第５の実施例に係るレベルシフト回路の回路図である。 本発明の第６の実施例に係るレベルシフト回路の回路図である。 本発明の第６の実施例に係るレベルシフト回路が適用されるシステムの構成を示す図である。 本発明の第６の実施例に係るレベルシフト回路の電源投入時の動作を表すタイムチャートである。 従来のレベルシフト回路の回路図である。

本発明の実施形態に係るレベルシフト回路は、第１の電位（図１のＶＤＤ１）の波高値を有する入力パルス信号（図１のＶＩＮ）を入力するＣＭＯＳインバータ回路（図１のＰ１、Ｎ１）と、第１の電位よりも高電位となる第２の電位（図１のＶＤＤ２）の電源で動作し、一端（図１のＮＤ１）をＣＭＯＳインバータ回路の出力端に接続し、他端から第２の電位の波高値を有し入力パルス信号と同相の出力パルス信号（図１のＶＯＵＴ）を出力するラッチ回路（図１のＩＮＶ１、Ｐ３）と、第１の電位以上かつ第２の電位未満の電源供給をＣＭＯＳインバータ回路に対して行う電源供給回路（図１のＰ２、ＩＮＶ２が相当）と、を備え、電源供給回路は、入力パルス信号が少なくとも接地レベルとなる場合に電源供給を制限するように機能する。

レベルシフト回路において、電源供給回路は、入力パルス信号が接地レベルとなる場合にＣＭＯＳインバータ回路の電源端子側から電源供給側に電流が流れるのを阻止するように動作する逆電流遮断回路を含むようにしてもよい。

レベルシフト回路において、逆電流遮断回路は、ＣＭＯＳインバータ回路の電源供給側とＣＭＯＳインバータ回路の電源端子との間に挿入され、ＣＭＯＳインバータ回路の電源側に存在するＭＯＳトランジスタと同じ導電型の遮断用ＭＯＳトランジスタ（図１のＰ２）と、入力端をラッチ回路の出力端に接続し、出力端を遮断用ＭＯＳトランジスタのゲートに接続する遮断用インバータ回路（図１のＩＮＶ２）と、を備えるようにしてもよい。

レベルシフト回路において、第２の電位の電源と接地間との間に直列接続される２つの抵抗素子（図４のＲ１、Ｒ２）を備え、２つの抵抗素子の接続点から遮断用ＭＯＳトランジスタを介してＣＭＯＳインバータ回路に対し電源供給を行うようにしてもよい。

レベルシフト回路において、電源供給回路は、第２の電位の電源と接地間との間に直列接続される２つの抵抗素子（図５のＲ１、Ｒ２）から構成され、２つの抵抗素子の接続点からＣＭＯＳインバータ回路に対し電源供給を行うようにしてもよい。

レベルシフト回路において、ラッチ回路は、ラッチ回路の一端を入力端とし、ラッチ回路の他端を出力端とする出力段インバータ回路（図１のＩＮＶ）と、ソースを第２の電位の電源に接続し、ドレインをラッチ回路の一端に接続し、ゲートをラッチ回路の他端に接続する、ＣＭＯＳインバータ回路の電源側に存在するＭＯＳトランジスタと同じ導電型のラッチ段ＭＯＳトランジスタ（図１のＰ３）と、を備えるようにしてもよい。

レベルシフト回路において、ラッチ回路は、ＣＭＯＳインバータ回路の入力端にゲートを接続し、ドレインをラッチ回路の一端に接続し、ソースをラッチ段ＭＯＳトランジスタのドレインに接続する、ラッチ段ＭＯＳトランジスタと同じ導電型の貫通防止用ＭＯＳトランジスタ（図２のＰ４）をさらに備え、ラッチ段ＭＯＳトランジスタは、ドレインをラッチ回路の一端に接続する代わりに貫通防止用ＭＯＳトランジスタのソースに接続するようにしてもよい。

レベルシフト回路において、ラッチ回路において、ラッチ段ＭＯＳトランジスタ（図３のＰ３）は、ドレインをラッチ回路の一端に接続する代わりにＣＭＯＳインバータ回路の電源側に接続するようにしてもよい。

レベルシフト回路において、初期化信号（図６のＰＯＮ）によってラッチ回路の一端を第２の電位の電源に短絡可能とする初期化回路をさらに備えるようにしてもよい。

レベルシフト回路において、初期化回路は、ソースを第２の電位の電源に接続し、ドレインをラッチ回路の一端に接続し、ゲートに初期化信号を供給する、ＣＭＯＳインバータ回路の電源側に存在するＭＯＳトランジスタと同じ導電型の初期化用ＭＯＳトランジスタ（図６のＰ５）を備えるようにしてもよい。

以上のようなレベルシフトによれば、入力パルス信号が第１の電位から接地レベルに変化する場合、ラッチ回路の一端の電位を第１の電位以上の電位に向けて引き上げる。したがって、ラッチ回路の変転時間を従来に比べて短くすることができ、レベル変換における動作範囲を広くすることができる。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係るレベルシフト回路の回路図である。図１において、レベルシフト回路は、インバータ回路ＩＮＶ１、ＩＮＶ２、ＮＭＯＳトランジスタＮ１、ＰＭＯＳトランジスタＰ１、Ｐ２、Ｐ３を備える。

ＮＭＯＳトランジスタＮ１は、ドレインをノードＮＤ１に接続し、ゲートに入力信号ＶＩＮが与えられ、ソースを接地する。ＰＭＯＳトランジスタＰ１は、ドレインをノードＮＤ１に接続し、ゲートに入力信号ＶＩＮが与えられ、ソースをＰＭＯＳトランジスタＰ２を介して電源ＶＤＤ１に接続する。ＮＭＯＳトランジスタＮ１およびＰＭＯＳトランジスタＰ１は、ＣＭＯＳインバータ回路を構成する。

インバータ回路ＩＮＶ１は、電源ＶＤＤ２で動作し、入力端をノードＮＤ１に接続し、出力端から出力信号ＶＯＵＴを出力する。ＰＭＯＳトランジスタＰ３は、ソースを電源ＶＤＤ２に接続し、ゲートをインバータ回路ＩＮＶ１の出力端に接続し、ドレインをインバータ回路ＩＮＶ１の入力端（ノードＮＤ１）に接続する。インバータ回路ＩＮＶ１およびＰＭＯＳトランジスタＰ３は、ラッチ回路を構成する。なお、ＶＤＤ２＞ＶＤＤ１とする。

インバータ回路ＩＮＶ２は、電源ＶＤＤ２で動作し、入力端をインバータ回路ＩＮＶ１の出力端に接続し、出力端をＰＭＯＳトランジスタＰ２のゲートに接続する。ＰＭＯＳトランジスタＰ２は、ソースを電源ＶＤＤ１に接続し、ドレインをＰＭＯＳトランジスタＰ１のソースに接続する。インバータ回路ＩＮＶ２およびＰＭＯＳトランジスタＰ２は、ＣＭＯＳインバータ回路に対し電源供給を行う電源供給回路を構成する。

以上のような構成のレベルシフト回路において、入力信号ＶＩＮがＶＤＤ１のレベルにある場合、ＮＭＯＳトランジスタＮ１がオンし、ノードＮＤ１は接地レベルにあって、出力信号ＶＯＵＴがレベルシフトされたＶＤＤ２のレベルとなる。このため、ゲートがＶＤＤ２のレベルにあるＰＭＯＳトランジスタＰ３は、オフ状態にある。また、入力端がＶＤＤ２のレベルにあるインバータ回路ＩＮＶ２の出力端、すなわちＰＭＯＳトランジスタＰ２のゲートは、接地レベルにあり、ＰＭＯＳトランジスタＰ２は、オン状態にある。

ここで、入力信号ＶＩＮがＶＤＤ１のレベルから接地レベルに立ち下ると、ＮＭＯＳトランジスタＮ１がオフし、ＰＭＯＳトランジスタＰ１がオンし、ノードＮＤ１は接地レベルからＶＤＤ１のレベルに向け立ち上がる。ノードＮＤ１の電位がインバータ回路ＩＮＶ１の閾値を超えると、出力信号ＶＯＵＴが接地レベルに反転する。したがって、ＰＭＯＳトランジスタＰ３はオンし、ノードＮＤ１の電位をさらにＶＤＤ２のレベルに向け引き上げる。一方、インバータ回路ＩＮＶ２の出力端、すなわちＰＭＯＳトランジスタＰ２のゲートは、ＶＤＤ２レベルとなって、ＰＭＯＳトランジスタＰ２はオフ状態となる。オフ状態のＰＭＯＳトランジスタＰ２は、オン状態のＰＭＯＳトランジスタＰ３およびＰＭＯＳトランジスタＰ１を介して電源ＶＤＤ２から電源ＶＤＤ１に向けて流れる貫通電流を遮断する。

図９のＣＭＯＳレベルシフト回路では、外部出力端子１８（本実施例におけるノードＮＤ１が相当）の電圧は、ＶＤＤ１からＮ型ＭＯＳトランジスタ１４の閾値電圧分差し引いた値に向け立ち上がる。これに対し、本実施例におけるノードＮＤ１の電圧は、ＶＤＤ１に向け立ち上がる。このため、本実施例では、インバータ回路ＩＮＶ１の入力端の電圧がインバータ回路ＩＮＶ１の閾値を超えるまでの時間は、従来に比べて短い。したがって、レベルシフト回路の動作周波数をより高くすることができる。言い換えればレベル変換における動作範囲を広くすることができる。

図２は、本発明の第２の実施例に係るレベルシフト回路の回路図である。図２において、図１と同一の符号は、同一物を表し、その説明を省略する。図２のレベルシフト回路は、図１におけるＰＭＯＳトランジスタＰ３のドレインをノードＮＤ１に接続する代わりに、ＰＭＯＳトランジスタＰ４をさらに備える。ＰＭＯＳトランジスタＰ４は、ソースをＰＭＯＳトランジスタＰ３のドレインに接続し、ゲートに入力信号ＶＩＮが与えられ、ドレインをノードＮＤ１に接続する。

図１のレベルシフト回路において、入力信号ＶＩＮが接地レベルにある場合、出力信号ＶＯＵＴが接地レベルにあり、ＰＭＯＳトランジスタＰ３はオン状態にある。ここで、入力信号ＶＩＮが接地レベルからＶＤＤ１のレベルに立ち上がると、ＮＭＯＳトランジスタＮ１はオンし、オン状態にあるＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ１を介して電源ＶＤＤ２から接地に貫通電流が流れる。

これに対し、本実施例のレベルシフト回路によれば、入力信号ＶＩＮが接地レベルからＶＤＤ１のレベルに立ち上がると、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ１との間に存在するＰＭＯＳトランジスタＰ４は、オフとなって、オン状態にあるＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ１を介して電源ＶＤＤ２から接地に向けて流れる貫通電流を遮断する。したがって、レベルシフト回路における消費電流が低減される。

図３は、本発明の第３の実施例に係るレベルシフト回路の回路図である。図３において、図１と同一の符号は、同一物を表し、その説明を省略する。図３のレベルシフト回路は、図１におけるＰＭＯＳトランジスタＰ３のドレインをノードＮＤ１に接続する代わりに、ＰＭＯＳトランジスタＰ１のソース（ＰＭＯＳトランジスタＰ２のドレイン）に接続する。

本実施例のレベルシフト回路によれば、入力信号ＶＩＮが接地レベルからＶＤＤ１のレベルに立ち上がると、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ１との間に存在するＰＭＯＳトランジスタＰ１は、オフとなって、オン状態にあるＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ１を介して電源ＶＤＤ２から接地に向けて流れる貫通電流を遮断する。したがって、実施例２と同様にレベルシフト回路における消費電流が低減される。

図４は、本発明の第４の実施例に係るレベルシフト回路の回路図である。図４において、図１と同一の符号は、同一物を表し、その説明を省略する。図４のレベルシフト回路は、図１におけるＰＭＯＳトランジスタＰ２のソースを電源ＶＤＤ１に接続する代わりに、電源ＶＤＤ１および接地間に直列接続される２つの抵抗素子Ｒ１、Ｒ２の接続点に接続する。ここで、この接続点の電位をＶＤＤ３とすると、ＶＤＤ３は、以下の式（１）を満たすように抵抗素子Ｒ１、Ｒ２の値を設定することが好ましい。
ＶＤＤ２＞（ＶＤＤ１＋ＶＴＰ１）≧ＶＤＤ３＞Ｖｔ −−−式（１）
ここで、ＶＴＰ１は、ＰＭＯＳトランジスタＰ１の閾値であり、Ｖｔは、インバータ回路ＩＮＶ１の閾値（反転レベル）である。式（１）において、ＶＤＤ３の上限が（ＶＤＤ１＋ＶＴＰ１）を超えると、入力信号ＶＩＮがＶＤＤ１のレベルにある場合、ＰＭＯＳトランジスタＰ１が完全にオフとならなくなり、貫通電流が生じてしまうことになる。また、式（１）において、ＶＤＤ３の下限がＶｔ以下であると、インバータ回路ＩＮＶ１を反転することができなくなる。レベルシフト回路がより高速に動作するためには、ＶＤＤ３は、ＶＤＤ１以上であって、式（１）の範囲内でなるべく高い方が望ましい。

このような構成のレベルシフト回路において、実施例１で説明したと同様に、入力信号ＶＩＮがＶＤＤ１のレベルから接地レベルに立ち下ると、ＮＭＯＳトランジスタＮ１がオフし、ＰＭＯＳトランジスタＰ１がオンする。この場合、ノードＮＤ１は接地レベルからＶＤＤ３のレベルに向け立ち上がる。このため、インバータ回路ＩＮＶ１の入力端の電圧がインバータ回路ＩＮＶ１の閾値を超えるまでの時間は、実施例１に比べてさらに短くすることができ、レベルシフト回路の動作周波数をさらに高くすることができる。

図５は、本発明の第５の実施例に係るレベルシフト回路の回路図である。図５において、図４と同一の符号は、同一物を表し、その説明を省略する。図５のレベルシフト回路は、図４におけるＰＭＯＳトランジスタＰ２およびインバータ回路ＩＮＶ２を廃し、ＰＭＯＳトランジスタＰ１のソースを２つの抵抗素子Ｒ１、Ｒ２の接続点に直接接続する。

このような構成のレベルシフト回路において、実施例４で説明したと同様に、入力信号ＶＩＮがＶＤＤ１のレベルから接地レベルに立ち下ると、ノードＮＤ１は接地レベルからＶＤＤ３のレベルに向け立ち上がる。このため、レベルシフト回路の動作周波数をさらに高くすることができる。

なお、図５では、入力信号ＶＩＮが接地レベルにある場合、図４のＰＭＯＳトランジスタＰ２およびインバータ回路ＩＮＶ２が存在しないので、オン状態のＰＭＯＳトランジスタＰ３およびＰＭＯＳトランジスタＰ１を介して電源ＶＤＤ２から抵抗素子Ｒ２に向け貫通電流が流れる。この場合、抵抗素子Ｒ２の値を必要に応じて高くしておくことでレベルシフト回路における消費電流を抑えることができる。

図６は、本発明の第６の実施例に係るレベルシフト回路の回路図である。図６において、図１と同一の符号は、同一物を表し、その説明を省略する。図６のレベルシフト回路は、図１にレベルシフト回路に対し、ソースを電源ＶＤＤ２に接続し、ゲートに初期化信号（パワーオンリセット信号）ＰＯＮが与えられ、ドレインをノードＮＤ１に接続するＰＭＯＳトランジスタＰ５をさらに備える。レベルシフト回路の電源投入時などにおいて初期化信号ＰＯＮが接地レベルにある場合、ＰＭＯＳトランジスタＰ５はオンとなってノードＮＤ１をＶＤＤ２のレベルに設定する。なお、初期化信号ＰＯＮは、図示されない外部ＰＡＤからの入力または一般的なパワーオンリセット回路で生成することができる。

図７は、本発明の第６の実施例に係るレベルシフト回路が適用されるシステムの構成を示す図である。図７において、外部端子ＰＡＤから供給される電源ＶＤＤ２は、レギュレータ１０およびレベルシフト回路１１に与えられる。レギュレータ１０は、電源ＶＤＤ２を降圧して電源ＶＤＤ１を生成して論理回路１２およびレベルシフト回路１１に供給する。論理回路１２は、レベルシフト回路１１における入力信号ＶＩＮを生成する。入力信号ＶＩＮは、波高値がＶＤＤ１になりうる。

次に、このような構成のシステムにおける電源投入時の動作について説明する。図８は、本発明の第６の実施例に係るレベルシフト回路の電源投入時の動作を表すタイムチャートである。

タイミングｔ１で電源ＶＤＤ２の供給が開始され、タイミングｔ２で電源ＶＤＤ２が正常値になったとする。この場合、初期化信号ＰＯＮはタイミングｔ２まで接地レベルとする。このため、ＰＭＯＳトランジスタＰ５はオンし、ＮＭＯＳトランジスタＮ１はオフしているので、ノードＮＤ１は、電源ＶＤＤ２のレベル変化に追従して上昇する。タイミングｔ２以降、初期化信号ＰＯＮがＶＤＤ２レベルとなっても、出力信号ＶＯＵＴは接地レベルを維持し、ＰＭＯＳトランジスタＰ３はオン状態を保ち、ノードＮＤ１が電源ＶＤＤ２のレベルに留まる。

レギュレータ１０における遅延によって、タイミングｔ３で電源ＶＤＤ１が正常値になったとする。タイミングｔ３以降において、レベルシフト回路１１は、入力信号ＶＩＮをレベル変換した出力信号ＶＯＵＴを出力する。

以上のように、電源投入時において、初期化信号ＰＯＮによって、インバータ回路ＩＮＶ１とＰＭＯＳトランジスタＰ３から構成されるラッチ回路は、出力信号ＶＯＵＴが接地レベルである初期化の状態を維持し、不安定な信号を出力信号ＶＯＵＴとして出力することがない。

なお、ここではレベルシフト回路１１が図１に対してＰＭＯＳトランジスタＰ５を付加したものとして説明したが、図２〜図５に対してもＰＭＯＳトランジスタＰ５を付加して同様の初期化回路として機能させても良いことは言うまでもない。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０ レギュレータ
１１ 論理回路
１２ レベルシフト回路
ＩＮＶ１、ＩＮＶ２ インバータ回路
Ｎ１ ＮＭＯＳトランジスタ
Ｐ１〜Ｐ５ ＰＭＯＳトランジスタ
ＰＡＤ 外部端子
Ｒ１、Ｒ２ 抵抗素子

Claims (10)

1. 第１の電位の波高値を有する入力パルス信号を入力するＣＭＯＳインバータ回路と、
   前記第１の電位よりも高電位となる第２の電位の電源で動作し、一端を前記ＣＭＯＳインバータ回路の出力端に接続し、他端から前記第２の電位の波高値を有し前記入力パルス信号と同相の出力パルス信号を出力するラッチ回路と、
   前記第１の電位以上かつ前記第２の電位未満の電源供給を前記ＣＭＯＳインバータ回路に対して行う電源供給回路と、
   を備え、
   前記電源供給回路は、前記入力パルス信号が少なくとも接地レベルとなる場合に前記電源供給を制限するように機能することを特徴とするレベルシフト回路。
2. 前記電源供給回路は、前記入力パルス信号が接地レベルとなる場合に前記ＣＭＯＳインバータ回路の電源端子側から電源供給側に電流が流れるのを阻止するように動作する逆電流遮断回路を含むことを特徴とする請求項１記載のレベルシフト回路。
3. 前記逆電流遮断回路は、
   前記ＣＭＯＳインバータ回路の電源供給側と前記ＣＭＯＳインバータ回路の電源端子との間に挿入され、前記ＣＭＯＳインバータ回路の電源側に存在するＭＯＳトランジスタと同じ導電型の遮断用ＭＯＳトランジスタと、
   入力端を前記ラッチ回路の出力端に接続し、出力端を前記遮断用ＭＯＳトランジスタのゲートに接続する遮断用インバータ回路と、
   を備えることを特徴とする請求項２記載のレベルシフト回路。
4. 前記第２の電位の電源と接地間との間に直列接続される２つの抵抗素子を備え、２つの前記抵抗素子の接続点から前記遮断用ＭＯＳトランジスタを介して前記ＣＭＯＳインバータ回路に対し電源供給を行うことを特徴とする請求項３記載のレベルシフト回路。
5. 前記電源供給回路は、前記第２の電位の電源と接地間との間に直列接続される２つの抵抗素子から構成され、２つの前記抵抗素子の接続点から前記ＣＭＯＳインバータ回路に対し電源供給を行うことを特徴とする請求項１記載のレベルシフト回路。
6. 前記ラッチ回路は、
   前記ラッチ回路の一端を入力端とし、前記ラッチ回路の他端を出力端とする出力段インバータ回路と、
   ソースを前記第２の電位の電源に接続し、ドレインを前記ラッチ回路の一端に接続し、ゲートを前記ラッチ回路の他端に接続する、前記ＣＭＯＳインバータ回路の電源側に存在するＭＯＳトランジスタと同じ導電型のラッチ段ＭＯＳトランジスタと、
   を備えることを特徴とする請求項１記載のレベルシフト回路。
7. 前記ラッチ回路は、前記ＣＭＯＳインバータ回路の入力端にゲートを接続し、ドレインを前記ラッチ回路の一端に接続し、ソースを前記ラッチ段ＭＯＳトランジスタのドレインに接続する、前記ラッチ段ＭＯＳトランジスタと同じ導電型の貫通防止用ＭＯＳトランジスタをさらに備え、
   前記ラッチ段ＭＯＳトランジスタは、ドレインを前記ラッチ回路の一端に接続する代わりに前記貫通防止用ＭＯＳトランジスタのソースに接続することを特徴とする請求項６記載のレベルシフト回路。
8. 前記ラッチ回路において、前記ラッチ段ＭＯＳトランジスタは、ドレインを前記ラッチ回路の一端に接続する代わりに前記ＣＭＯＳインバータ回路の電源側に接続することを特徴とする請求項６記載のレベルシフト回路。
9. 初期化信号によって前記ラッチ回路の一端を前記第２の電位の電源に短絡可能とする初期化回路をさらに備えることを特徴とする請求項１、６、７、８のいずれか一に記載のレベルシフト回路。
10. 前記初期化回路は、ソースを前記第２の電位の電源に接続し、ドレインを前記ラッチ回路の一端に接続し、ゲートに前記初期化信号を供給する、前記ＣＭＯＳインバータ回路の電源側に存在するＭＯＳトランジスタと同じ導電型の初期化用ＭＯＳトランジスタを備えることを特徴とする請求項９記載のレベルシフト回路。

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