JPS61136316A

JPS61136316A - レベル移動回路

Info

Publication number: JPS61136316A
Application number: JP60265951A
Authority: JP
Inventors: ドーラ　プラス
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1984-11-26
Filing date: 1985-11-25
Publication date: 1986-06-24
Also published as: US4656373A; JPH0460371B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】こノ発明はレベル移動（レベルシフト）用に特に有用な
切換回路に関する。

〔発明の背景〕

電子装置の各部を異る電圧レベルで動作させたいことお
よび／またはその必要があることはしばしばある。異る
部分が接するところではそれを互いに結合する必要があ
るが、そのインターフェースにおける各信号は必ずしも
適合しないため、装置のある部分を他の部分に適合させ
得るインターフェース回路とレベル移動回路が必要にな
る。有用なインターフェース回路またはレベル移動回路
は動作速度および特に消費電力の節減について装置の他
の回路に適合しなければならない。

従来法のレベル移動回路は第１図に示すようにｖＤＤボ
ルトと接地電位の間で動作する入力インバータ■１を含
み、このインバータエ１はその入力に印加される入力信
号Ｖ工Ｎに応じてその出力に信号Ｖを生ずる。この信号
Ｖはインバータエ２により反転されて信号Ｖとなる。こ
の相補信号Ｖと■はソースを接地されたトランジスタＮ
ｉｌ、Ｎ２１のゲートにそれぞれ印加される。Ｎｉｌの
ドレンは出力点ＱにおいてトランジスタＰ１１のドレン
とトランジスタＰ２１のゲートに接続され、Ｎ２１のド
レンは出力点ＱにおいてＰ２１のドレンとｐＨのゲート
に接続されて、Ｎｉｌ、ｐｉｉとＮ２１、Ｐ２１でそれ
ぞれ２つのレベル移動インバータを形成している。この
レベル移動インバータの負荷装置として働ら＜Ｐｌｌと
Ｐ２１はそれぞれソースが高電圧源ｖＨに戻されている
。

この第１図の回路の問題は、出力点Ｑ、Ｑを高レベルか
ら低レベルに効果的に切換えるためには、負荷トランジ
スタｐＨ、Ｐ２１の導通インピーダンスＺ。Ｎが駆動（
入力）トランジスタＮｉｌ、Ｎ２１のｚｏＮより著しく
大きいことを要することである。

例えば、■工、が低くて■が高く、従ってＮｉｌがオン
でＮ２１がオフとすると、ＮｉｌがオンのためＱが接地
電位に固定され、Ｐ２１がオンとなってＱをＶＨボルト
に固定し、■が低下してＮｉｌがオフになり、Ｎ２１が
オンになる。しかし、Ｎ２１がオンになって出力点Ｑを
接地電位に固定しようとすると、Ｐ２１はそのＮ２１の
効果に逆らってなおオンのままである。何等かの変化が
起り得る前にＮ２１は完全に導通しているＰ２１に打克
つ必要がある。

すなわち、第１図の回路では、その回路が機能するため
に負荷装置のＺ。Ｎが駆動トラ７ジスタのｚｏＮより大
きいことを要するが、負荷装置の２゜Ｎ　　　゛は大き
すぎてはならず、大き過ぎると回路動作が遅すぎる。こ
のため、負荷装置ｐＨ、Ｐ２１のＺ。Ｎと駆動トランジ
スタＮｉｌ、Ｎ２１の２゜Ｎの比を比較的厳重に制御す
る必要があるが、各インピーダンスの値が多くの処理お
よび動作条件の変動に支配されるため、この厳重制御の
必要は第１図の回路の製造および性能に問題を提供する
。

この第１図の回路に存在する「比例付け」の問題は第２
図に示す従来法のレベル移動回路において解消する。第
２図の回路は入力信号ｖｘＮに応じて接地電位（すなわ
ち０ボルト）とｖＤＤボルト（例えば５ボルト）との間
で動作するインバータエ１を含むと共に、そのインバー
タエ１の出力点Ａを半ランチ回路１２の入力点Ｂに結°
合する単トランジスタ伝送ゲートＮＩ　Ａを含んでいる
。半ラツチ回路１２はトランジスタＰ９により正帰還の
与えられるインバータＩＩＯを含み、０ボルトと例えば
５〜２ｏボルトの高供給電圧ｖＨとの間で動作する。

ゲート用トランジスタＮＩＡはラッチ回路１２が点Ｂに
レベルＶＨの信号を発生するときその回路から入力イン
バータ■１を絶縁するために要する。ＮＩＡのゲート電
極ＦｉＶＤＤボルトに接続または切換えられ、点Ｂの電
圧がｖＤＤボルトを超えたときその電圧上昇が絶対に入
力インバータエ１に帰還したりそのインバータエ１を介
してＶＤＤ供給電源に戻ったりしないようになっている
。

第２図の回路の問題はゲート用トランジスタＮＩＡがｖ
ＤＤ（高レベルすなわち論理１）と０ボルト（低レベル
すなわち論理Ｏ）の両信号レベルを通すのに用いられる
ことである。点Ａに生ずる低レベルの信号を通すときは
ＮＩＡが共通ソースモードで導通して極めて効果的に点
Ｂを接地する働らきをするが、点Ａに生ずる高レベル信
号を通すときはＮＩＡがソースホロワモードで導通する
。

ＮＩＡはソースホロワモードで導通すると点ＢをｖＤＤ
に向って指数関数的にしか荷電できないため、回路応答
が遅い。またＮＩＡがソースホロワモードで動作すると
きは、その適正動作のため最低動作電圧ＶＤＤが閾値電
圧降下の２倍に少くとも等しくなければならない（即ち
ｖＤＤ≧２ＶＴ）。例えばＶＤＤがＮＩＡやＮＩＯの閾
値電圧に等しいかそれより高くなければならない。この
ため、ＮＩＡのノースホロワ動作は回路動作を遅くし、
適正動作のために動作電圧を高くする必要がある。

第２図のソースホロワ作用から来る問題および第１図の
装置のイノピーダンス比の厳密制御を要することから来
る問題は、この発明を実施する回路では解消される。

〔発明の概要〕

この発明を実施する回路は、第１の電力端子と出力点の
間に導電路を直列に接続された第１および第２のトラン
ジスタと、その出力点と第２の電、力端子の間に導電路
を接続された第３のトランジスタと、その第１および第
３のトランジスタの制御電極に入力信号を印加して、（
ａ）その入力信号の１つの値に対して一方をオン、他方
をオフに切換え、（ｂ）その入力信号の他の１つの値に
対してその一方をオフ、その他方をオンに切換える手段
と、出力点に生ずる信号に応じて遅延した負帰還信号を
発生し、これを第２のトランジスタの制御電極に印加し
て、（ａ）その出力点の電圧が上記第１の電力端子に印
加された電圧に等しいか、それに近いか、それより犬き
くなった後に第２のトランジスタをオフに切換え、■）
その出力点の電圧が上記第２の電力端子に印加された電
圧に等しいか、それに近くなった後その第２のトランジ
スタをオンに切換える手段とを含んでいる。

〔推奨実施例の詳細な説明〕

第３図の回路は入力信号変換回路１０、半ラツチ回路１
２、反転手段１４およびラッチ１２とインノ（−タ１４
に印加される動作電位を選択的に変える制御回路１６を
含んでいる。

信号源９は０ボルトと′ｖＤＤボルトの間で変化する入
力信号Ｖ工、を生成し、このＶ工、は点１で入力信号変
換回路１０の入力に印加される。回路１０は電力端子１
８と信号出力点２の間に導電路を直列に接続されたＩ　
Ｇ　Ｆ　Ｅ　Ｔ　Ｐｉ、Ｐ２を含み、端子１８には例え
ば＋５ボルトのＶＤＤ電圧が印加される。

ＩＧＦ’ＥＴＮＩの導電路は点２と接地電位（即ち０ボ
ルト）に接続された電力端子２２の間に接続され、Ｐｌ
、Ｎ１のゲート電極は点１に、Ｐ２のゲー′ト電極は反
転手段１４の出力である点４に接続され、　ＰＩのの基
板はｖＤＤボルトに、Ｎｌの基板は接地電位に接続され
ている。またＰ２の基板は下達のようにそのソース、基
板間およびドレン、基板間の導通を防ぐために端子３２
に接続されている。

半ラツチ回路１２はその信号入力端子を点２に、信号出
力端子を点３に接続され、電力端子２２．３２゜間に印
加される動作電位によシ付勢される。第３図において、
端子２２は接地され、ｖＤＤボルトどｔボルトの間で変
化し得る動作電圧が下達のように端子３２に印加されて
いる。ラッチ回路１２はゲートを点２に、ドレンを点３
に接続されたＩＧＦＥＴＰ３　、　Ｎ３からなる相補イ
ンバータ■３を含み、そのＰ３　、　Ｎ３のソース電極
はそれぞれ端子３２．２２に接続されている。ラッチ回
路１２はまたゲートを点３に、ソースを端子３２に、ド
レンを点２にそれぞれ接続されてインバータエ３の出力
が端子２２の電位（即ち接地電位）に等しいか、それに
近くなったとき点２に正帰還をかけるようにされたＩＧ
ＦＥＴＰ３１を含んでいる。この帰還ＩＧＦＥＴＰ３１
の導電路の導通イ／ピーダノスはその半ラツチ回路１２
の他のＩＧＦＥＴの導電路の導通イノピーダンスより著
しく（一般に１０倍以上も）大きい。

反転手段１４はＩ　Ｇ　Ｆ　Ｅ　ＴＰ４．Ｎ４から成る
相補インバータエ４を含み、このインノ（−タエ４の信
号入力を規定するＰ４．Ｎ４のゲートは点３に、その信
号出力を規定するＰ４、Ｎ４のドレンは点４にそれぞれ
接続されている。またＰ４のソース電極は電力端子３２
に、Ｎ４のソース電極は電力端子２２に戻されている。

端子３２に印加された動作電圧は制御回路１６の工Ｇ　
Ｆ　Ｅ　Ｔ　Ｐ５．Ｐ６によって変えられる。ＩＧＦＥ
ＴＰ５（７）７−ス、ドレン関電路は端子１８．３２間
に、工ＧＦＥＴＰ６のソース、ドレン間電路は点３２と
ｖＤＤより高い第３の動作電圧ｖＨが印加された電力端
子３４の間にそれぞれ接続されている。鬼は例えば２０
ボルトである。Ｐ５　、　Ｐ６のゲート電極はそのオン
、オフを制御する制御回路網３６に接続され、その制御
回路網３６はＰ５のゲートに電圧ｖＨボルトまたはＯボ
ルトを選択的に印加してそれをそれぞれオフ、オンに切
換え゛ると共に、Ｐ６のゲートに、電圧ｖＨｓルトまた
は０ボルトを印加してこれをそれぞれオフ、オンに切換
えるように設計されている。一般にＰ５、Ｐ６は同時に
双方共オフになるが、オンになるのは常にその一方であ
る。Ｐ５がオンになるとｖＤＤボルトが端子３２に印加
され、Ｐ６がオンになるとｖＨボルトが端子３２に印加
される。

端子３２に印加される動作電圧は選択的にｖＤＤボルト
からＶボルトに上昇され、点３．４に（ｖＨポルトまた
は０ボルトの）電圧を発生し、これが利用装置に印加さ
れる。この利用装置は例えば電気的プログラミング可能
のリードオンリメモリ（ＲＯＭ）のようなプログラミン
グサイクル中に高電圧を要するメモリアレイである。

第３図の回路に関する以下の説明では、（ａ）入力信号
Ｖ工、が高レベルから低レベルへまたは低レベルから高
レベルの遷移するとき（ｂ）入力変換回路１０と半ラツ
チ回路１２およびインバーター４に同じ動作電圧ｖＤＤ
が印加され、（ａ）その入力信号遷移が回路を介して伝
播され、回路の各点がその新しいレベルに設定された後
（すなわちＶ工、が高レベルから低レベルに変って点４
の電位ｖ４を高レベルにし、またはＶ工、が低レベルか
ら高レベルに変ってその点４を低レベルにした後）（ｂ
）ラッチ回路１２とインバータ■４の動作電圧がＶ　ボ
ルトからＶＨボルトにＤ上昇されると仮定する。一般に、３つの段（すなわち１
０．１２．１４）の伝播時間（すなわち遅延）は約３ナ
ノ秒で、この遅延後ラッチ回路１２とインバータエ４の
印加動作電位がＰ５のオフ転換とＰ６のオン転換により
上昇する。

次に点１からラッチ回路１２への情報の転送について説
明する。

まずｖｘＮが低レベル（即ち０ボルトまたはこれランジ
スタＮ１の閾値電圧ｖＴを超えたときＮ１は導通する。

（説明を容易にするため、Ｐ型とＮ型の両装置のｖｌが
ほぼ等しく、約１ボルトとする。）１−ずＶ工、が底レ
ベルから高レベルになると、　Ｐ２がオフ、Ｐ３１がオ
ンとなる。Ｖ工、が最初から低レベルのときは点３が低
レベル、点４が高レベルになるから、Ｐ３１がオン、Ｐ
２がオフになる。Ｐ３１が導通して点２に電流を流すが
、その導通イノビーダンスはＮ１の導通インピーダンス
より著しく高いため、Ｎ１は導通を開始すると、直ちに
容易かつ迅速に点２を接地電位に引下げることができる
。

従来法回路の負荷装置と異り、形１は最初から高レベル
の点２を高レベルに保つためにしか必要でないから、極
めて高インピーダンスの装置とすることができる。換言
すれば、Ｐ３１は点２を高レベルに引上げるのに要しな
い。

Ｐ２が速断されてＰ３１の導通インピーダンスが極めて
高いため、Ｖ工、がｖ７を超えると直ちにＮ１が導通を
始める。こＱＮＩの導通により点２が容易かつ迅速に接
地電位に向って引下げられる。

ｖｘＮがＶ７ボル、トより更に高くなυ’　”ＤＤボル
トの閾値電圧内に来ると、Ｐｌが遮断される。このとき
Ｎ１は完全導通で、（次にＰ２が導通しても）点２を接
地電位に固定する。

点２の電位ｖ２が低レベルになると、Ｐ３が導通し、Ｎ
３が遮断されて点３の電位Ｖ３を高レベル（すなわち端
子３２の電圧）にする。ｖ３が高レベルになると、Ｐ３
１が遮断され、同時にＰ４が遮断され、Ｎ４が導通して
点４の電位Ｖ４を低レベル（すなわち点２２のＯボルト
）にする。

点４の低レベルはＰ２のゲートに帰還され、Ｐ２を導通
させるが、そのＰ２が導通するまでは点２が低レベルで
、Ｐｌは完全にまたは殆んど遮断されていて、点２はＰ
２が導通した後も低レベル（すなわち０ボルト）または
それに近く保たれる。

点４に適当な論理状態が設定されると直ちに、（この状
態はＶ□、が低レベルから高レベルに遷移した数ナノ秒
後に生じる）制御回路網３６がＰ５を遮断し、Ｐ６を導
通させる。このような制御回路網３６の切換は第３図の
回路外の制御装置（図示せず）により行われることもあ
る。

Ｐ６の導通により鴇ボルト（例えば２０ボルト）が端子
３２に印加される。この端子３２に印加された正電圧の
段はラッチ１２とインバータエ４の論理状態を変えない
が、点３の論理ルベルは（５ボルトではなく）２０ボル
トまたはそれに近くなり、点２．４の論理０レベルは０
ボルトのままである。導通したＮ１により点２が低レベ
ルに保たれると、Ｐ３がオンに％Ｎ３がオフに保たれる
。点３はｖＤＤ（例えば５ボルト）からＶＨ（例えば２
０ボルト）に引上げられるだめ、Ｐ３１はオフに保たれ
、点２はＯボルトまたはそれに近いレベルのまま変らな
い。しかしＰｌが遮断されているためＰ２は非導通であ
る。

ラッチ１２とインバータＩ４の動作電位を回路の論理状
態を変えずに上昇し得ることが判ったが、このようにし
て、ＶｘＮをＶＤＤと同じ高レベルにすると１点２は接
地電位に等しい低レベルになり、点３は一ボルトに等し
い高レベルになシ、ｖ４は接地電位に等しい低レベルに
なる。このようにして点３の高レベルはｖＤＤボルトか
らｖＨボルトに移動される。

ゲートにＯボルトを印加されたＰ２は導通のままである
が、Ｐｌが遮断されているため、Ｐｉ、Ｐ２の直列導電
路には電流が流れない。従って、Ｎｌは点２を接地電位
またはそれに近く保つ。

次にＰ６が遮断され、Ｐ５が再び導通されてｖＤＤボル
トを端子３２に印加するものとし、またＶ工、が高レベ
ルＶＤＤから低レベルＯまで遷移するものとすると、Ｖ
　がＶ　ボルトよりｖＴボルト低くなると工Ｎ　　　　
　ＤＤ直ちにＰｌが導通する。Ｖ工、が高レベルの前置条件の
ため点４が低レベルであるから、Ｐ２がオンになって導
通し得るようになっていること、および上記高レベルか
ら低レベルへの遷移が半ラツチ回路１２とインバータ１
４を介して伝播するまでｖ４は低レベルのまま、Ｐ２は
オンのままであることに注意すると、Ｖ工、かさらに（
ＶＤＤ−ｖＴ）ボルト以下に降下したとき、Ｐｌはさら
に導通し、Ｎ１の導電度は低下する。従って点２の電位
ｖ２はｖＤＤに向つ七上昇し、Ｎ３を導通させ、Ｐ２を
遮断する。このため点３のｖ３は接地電位に近付き、Ｐ
３１を導通させて点２への正帰還を与える。この帰還に
よυＮ３の導通がさらに促進され、点３の駆動電圧を接
地電位に向って上昇させる。このためラッチ１２が速や
かに安定状態になり、点２が高レベルに、点３が低レベ
ルに駆動される。この点３の低レベルに応じてＮ４が遮
断され、Ｐ４が導通して点４をｖＤＤボルトの高レベル
にし、Ｐ２を遮断する。

Ｐｌが導通してもＰ２が遮断されてＰｌをラッチ１２の
入力から切放すが、遮断すべきＰ２に対し、低い（また
は低くなった）■工、に対応する入力信号状態はラッチ
１２に転送されてしまうことは明らかである。この入力
状態はラッチ１２に静的に記憶され、点２が高レベル、
点３が低レベルになる。

この回路内のデータの転送は極めて速やかで、上述のよ
うに数ナノ秒（例えば２．５〜４ナノ秒）しかかからな
い。新しいデータビットが回路を転送された後Ｖ工、が
低くなると、Ｖ２は”ＤＤボルトの高レベル、Ｖ３は０
ボルトの低レベル、Ｖ４はｖＤＤボルトの高レベルにな
る。

次に入力信号の遷移が回路を伝播した後Ｐ５を遮断しＰ
６を導通させてラッチとインバータエ４の動作電圧が上
昇され、Ｐ２が遮断されていると仮定すると、上述のよ
うに、回路の論理状態はその動作電圧の上昇により決し
て変らない。端子３２の動作電圧が■ＤＤボルトから４
ボルトに上昇すると、点２．４の電圧が■ＤＤボルトの
高レベルからＶＨボルトの高レベルに上昇するが、点１
．３の電圧はＯボルトまたはその近傍のままである。

ラッチ１２に印加された高電圧４はＰ３１を介して点２
に供給され、このため点２はｖＤＤボルトからｖＨボル
トに上昇する。従って点２は論理的に高レベルのままで
あるが、その高レベルはｖＤＤボルト（例えば５ボルト
）ではなくてｖＨ（例えば２０ボルト）である。点２に
印加されたちにより、Ｐ３はオフのまま、Ｎ３はオフの
ままで、点３はＯボルトまたはそれに近い電位に維持さ
れる。Ｖ３が低レベルのままであるため、Ｎ４がオフの
まま、Ｐ４がオフのままで、このためｖＨボルトは点４
に従ってＰ２のゲートに印加される。Ｐ２はゲートに１
へボルトが卯のａされてもオフのままである。ここで点
２に接続されたＰ２の電極２１には一ボルトが印加され
ているので、電極２１はＰ２のソース電極として働らく
が、Ｐ２のゲート電極にも一ボルトが印加されるため、
Ｐ２は遮断される。従ってＰ２の導電路を介してＰｌお
よび端子１８に結合されて■ゆ電圧を供給する電圧源へ
の導通はあり得ない。この信号状態では（即ち点２とＰ
２の電極２１に一ボルトが印加されているとき）、Ｐ２
の基板２５はこのと１４ボルトまたはその近傍の端子３
２に結合する必要がある。この基板２５をＶヨボルトに
すると、ソース領域２１と基板領域２５の間に形成され
る寄生ダイオードとの間の導通ができない。

点２．４の電圧レベルが回路の論理状態に影響なく■Ｄ
Ｄボルトから一ボルトに移動されたことは明らかである
。

第１の回路１０と第２の回路１２．１４の間に信号が印
加され、第１の回路より第２の回路の方が高い動作電位
で動作する第３図の回路では、第１の回路に高い動作電
位が帰還されるのを阻止または防止する問題が、適正動
作のためにソースホロワ作用や比率の高い装置を用いる
必要のない独特の信号変換回路（即ち１０）により解決
することが判った。

第４図の回路は端子ｉ≦に印加される電位１へは電圧ヲ
ｖＤＤボルト（例えば５ボルト）から４ボルトに選択的
に徐々に引上げた後ＶからｖＤＤに徐々に引下げる電源
４１により生成することもできる。（この−の傾斜は所
定のタイミングパルスおよび／または入力信号ＶｘＮの
遷移に応する信号に応動する回路網（図示せず）によっ
て作ることができる。

）第４図に示すように電圧を傾斜させることは、第３図
の切換回路でその切換の過渡現象や回路の不安定化の機
会を減するために好ましい。

第３図および第４図の回路では端子３２に印加される動
作電圧が■　ボルトと４ボルトの間で変えＤられたが、−ボルトを常に端子３２に印加するときでも
これらの回路は機能することに注意すべきである。

さらに第５図に示すように、端子３２に印加される電圧
が常に１ボルトに保たれる場合は、Ｐ２を点４に入力を
接続されたインバータエ５によりゲートを駆動されるＮ
型装置で置換すればよい。またＮ２のゲートを結線５５
により点３の電位で直接駆動し、素子１４と■５を省略
することもできる。

明らかに第５図の回路ではＶ工、が高レベルから低レベ
ルに変る状態においてソースホロワモードで導通するが
、これが起ると、Ｎ２のドレン、ソース間電路がそのゲ
ートにｖＨボルトが印加されている間Ｖ　ボルトを通し
ている。ｖＨが′ｖＤＤより数Ｄポル・ト高ければ、ゲートは過駆動状態になる。Ｎ２は
ソースホロワモードで導通しているが、そのゲートに印
加された過大電圧は、トランジスタのゲートとドレンが
同電位で、ソースがゲートおよびドレンと同電位に駆動
されるソースホロワ作用に通常付随する有害効果を未然
【防止する。

第６図の回路はこの発明の入力変換回路がす／ド機能を
有し得ることを示す。このためＩＧＦＥＴ　ＰＩＡ、Ｆ
ＩＢの導電路が端子１８．６００間に並列に接続され、
端子６０と点２の間にＩＧＦＥＴＰ２が接続されている
。ＩＧＦＥＴ　ＮＩＡ、ＮＩＢの導電路は点２と端子２
２の間に直列に接続され、ＰＩＡ、ＮＩＡのゲートが入
力端子ＩＡに、ＰＩＢ、ＮＩＢのゲートが入力端子ＩＢ
に接続されている。

この回路のナントゲート部の動作は当業者に公知のため
詳述を要せず、回路の残部の動作は既に上述されている
。

第７図の回路はこの発明の回路を排他的オアゲートと共
に用いて入力信号のレベル移動を行うことができること
を示す。

この発明は他の多くの論理回路および入力回路と組合せ
て使用することができ、第６図および第７図はその２つ
の使用例に過ぎない。

【図面の簡単な説明】

第１図および第２図は従来法の回路の回路図、第３図は
この発明を実施した回路の回路図、第４図ないし第７図
はこの発明を実施した他の回路の図である。全図を通じて同様の成分には同じ引用数字を付しである
。この発明の説明のため増強型絶縁ゲート電解効果トラ
ンジスタ（ＩＧＦＥＴ　）を使用し、Ｐ型ＩＧＦＥＴを
文字Ｐの後に引用数字を付したもので、Ｎ型ＩＧＦＥＴ
を文字Ｎの後に引用数字を付したものでそれぞれ表わし
である。１０・・・レベル移動回路、２２．１８・・・第１、第
２の電力端子、１・・・第１の回路点、ＰＩ、Ｐ２．Ｎ
１・・・第１、第２、第３のトランジスタ、２・・・第
２の出力回路点。才ｌ　図Ｖ。２１Ｓ７１７５図ＶＯＤ才４図７６図０Ｄ７７図手続補正書（自発）昭和６０年１り月詔日特許庁長官　　宇　賀　道　部　　　殿１・　事件０表
示　　　　　　　　　　　　　　　　１ｎ特願昭６０−
２６５９５１号２、発明の名称レベル移動回路３、補正をする者事件との関係特許出願人住所　　　アメリカ合衆国　ニューヨーク州　１００２
０５　補正の対象明細書の「特許請求の範囲」および「発明の詳細な説明
」の各欄。６　補正の内容（１）特許請求の範囲を別紙の通り訂正する。（２）明細書第４頁第１４行目と第１５行目の間に次の
説明を追加挿入する。「適正な動作が確実に行なわれるようにするためには、
Ｎ工、とＮ２１のＺＯＮをその各負荷装置Ｐ工、と”２
１のＺＯＮより充分小さくしなければならない。する時間が増大し、従って回路の応答が遅くなる。」（
３）同上第５頁第１１行の「単トランジス」を「単一ト
ランジス」と訂正する。（４）同上第８頁第７行の「回路１２」を「回路（以下
、単にラッチまたはラッチ回路ということもある）１２
」と訂正する。（５）　　同上第９頁第９行の「ラッチ回路１２はゲー
ト」を「半ラツチ回路１２は、ゲート」と訂正する。（６）　　同上第９頁第１３行の「ラッチ回路１２はま
た」を「半ラツチ回路１２は、また、」と訂正す虫。（７）同上第１０頁第４行の「規定する」を「形成する
」と訂正する。（８）　　同上第１０頁第５行の「規定する」を「形成
する」と訂正する。（９）同上第１３頁第４〜５行の「最初から高レベルの
点２を高レベル」を「既に高レベルにある点２をその高
レベル」と訂正する。（１０）同上第１３頁第８行の「のに要しない」を「た
めに必要なものではない」と訂正する。（１１）同上第１３頁第９行の「Ｐ２が遮断されて」を
「はＰ２遮断状態にありまた」と訂正する。八添付書類特許請求の範囲以　　上特許請求の範囲（１）相異る第１および第２の動作電圧をそれぞれ受入
れる第１および第２の電力端子と、上記第１および第２
の動作電圧間で振幅の変化する信号を受入れる第１の回
路点と、それぞれ導電路とその導電路の導電度を制御するための
制御電極とを有する第１１第２および第３のトランジス
タと、第２の出力用回路点とを含み、上記第１および第３のトランジスタの制御電極が共に上
記第１の回路点に接続され、上記第３のトランジスタの導電路が上記第２の回路点と
上記第１の電力端子との間に接続され、上記第１および
第２のトランジスタの導電路が上記第２の出力用回路点
と上記第２の電力端子との間に直列に接続され、さらに上記第２の出力用回路点に生じた信号に応じて遅
延した負帰還信号を発生し、これを上記・第２のトラン
ジスタの制御電極に印加して、ａ）上記第２の回路点の
電圧が上記第２の電力端子に印加された電圧に等しいか
、それに近いか、すると共に、１：１）上記第２の回路点の電圧が上記第１の電力端子
の電圧に等しいか、それに近くなると、上記とするレベ
ル移動回路。

Claims

【特許請求の範囲】

（１）相異る第１および第２の動作電圧をそれぞれ受入
れる第１および第２の電力端子と、上記第１および第２の動作電圧間で振幅の変化する信号
を受入れる第１の回路点と、それぞれ導電路とその導電路の導電度を制御するための
制御電極とを有する第１、第２および第３のトランジス
タと、第２の出力用回路点とを含み、上記第１および第３のトランジスタの制御電極が共に上
記第１の回路点に接続され、上記第３のトランジスタの導電路が上記第２の回路点と
上記第１の電力端子との間に接続され、上記第１および
第２のトランジスタの導電路が上記第２の出力用回路点
と上記第２の電力端子との間に直列に接続され、さらに上記第２の出力用回路点に生じた信号に応じて遅
延した負帰還信号を発生し、これを上記第２のトランジ
スタの制御電極に印加して、ａ）上記第２の回路点の電
圧が上記第２の電力端子に印加された電圧に等しいか、
それに近いか、それより高くなつた後、上記第２のトラ
ンジスタの導電路に流れる電流を遮断すると共に、ｂ）上記第２の回路点の電圧が上記第１の電力端子の電
圧に等しいか、それに近くなつた後、上記第２のトラン
ジスタの導電路に電流を導通させる手段を含むことを特
徴とするレベル移動回路。