JPH0460371B2 - - Google Patents

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JPH0460371B2
JPH0460371B2 JP60265951A JP26595185A JPH0460371B2 JP H0460371 B2 JPH0460371 B2 JP H0460371B2 JP 60265951 A JP60265951 A JP 60265951A JP 26595185 A JP26595185 A JP 26595185A JP H0460371 B2 JPH0460371 B2 JP H0460371B2
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transistor
circuit
point
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volts
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Purasu Doora
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General Electric Co
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Description

【発明の詳細な説明】 この発明はレベル移動（レベルシフト）用に特
に有用な切換回路に関する。
〔発明の背景〕
電子装置の各部を異る電圧レベルで動作させた
いことおよび／またはその必要があることはしば
しばある。異る部分が接するところではそれを互
いに結合する必要があるが、そのインターフエー
スにおける各信号は必ずしも適合しないため、装
置のある部分を他の部分に適合させ得るインター
フエース回路とレベル移動回路が必要になる。有
用なインターフエース回路またはレベル移動回路
は動作速度および特に消費電力の節減について装
置の他の回路に適合しなければならない。
従来法のレベル移動回路は第１図に示すように
VDDボルトと接地電位の間で動作する入力インバ
ータI1を含み、このインバータI1はその入力に印
加される入力信号VINに応じてその出力に信号
を生ずる。この信号はインバータI2により反転
されて信号Ｖとなる。この相補信号とＶはソー
スを接地されたトランジスタN11，N21のゲート
のそれぞれ印加される。N11のドレンの出力点
においてトランジスタP11のドレンとトランジス
タP21のゲートに接続され、N21のドレンは出力
点ＱにおいてP21のドレンP11のゲートに接続され
て、N11，P11とN21，P21でそれぞれ２つのレベ
ル移動インベータを形成している。このレベル移
動インバータの負荷装置として働らくP11とP21は
それぞれソースが高電圧源VHに戻されている。
この第１図の回路の問題は、出力点Ｑ，を高
レベルから低レベルに効果的に切換えるために
は、負荷トランジスタP11，P21の導通インピーダ
ンスZONが駆動（入力）トランジスタN11，N21の
ZONより著しく大きいことを要することである。
例えば、VINが低くてが高く、従つてN11がオ
ンでN21がオフとすると、N11がオンのためが
接地電位に固定され、P21がオンとなつてＱをVH
ボルトに固定しP11をオフにする。ここでVINが高
くなると、Ｖが低下してN11がオフになり、N21
がオンになる。しかし、N21がオンになつて出力
点Ｑを接地電位に固定しようとすると、P21はそ
のN21の効果に逆らつてなおオンのままである。
何等かの変化が起り得る前にN21は完全に導通し
ているP21に打克つ必要がある。
適正な動作が確実に行なわれるようにするため
には、N11とN21のZONをその各負荷装置P11とP21
のZONより充分小さくしなければならない。しか
し、P11とP21のZONを大きくすると、P11とP21が
その各出力点をVHに向けてチヤージするに要す
る時間が増大し、従つて回路の応答が遅くなる。
すなわち、第１図の回路では、その回路が機能
するために負荷装置のZONが駆動トランジスタの
ZONより大きいことを要するが、負荷装置のZONは
大きすぎてはならず、大き過ぎると回路動作が遅
すぎる。このため、負荷装置P11，P21のZONと駆
動トランジスタN11，N21のZONの比を比較的厳重
に制御する必要があるが、各インピーダンスの値
が多くの処理および動作条件の変動に支配される
ため、この厳重制御の必要は第１図の城の製造お
よび性能に問題を提供する。
この第１図の回路に存在する「比例付け」の問
題は第２図に示す従来法のレベル移動回路におい
て解消する。第２図の回路は入力信号VINに応じ
て接地電位（すなわち０ボルト）とVDDボルト
（例えば５ボルト）との間で動作するインバータ
I1を含むと共に、そのインバータI1の出力点Ａを
半ラツチ回路１２の入力点Ｂに結合する単一トラ
ンジスタ伝送ゲートN1Aを含んでいる。半ラツチ
回路１２はトランジスタP9により正帰還の与え
られるインバータI10を含み、０ボルトと例えば
５〜20ボルトの高供給電圧VHとの間で動作する。
ゲート用トランジスタN1Aはラツチ回路１２が
点ＢにレベルVHの信号を発生するときその回路
から入力インバータI1を絶縁するために要する。
NIAのゲート電極はVDDボルトに接続または切換
えられ、点Ｂの電圧がVDDボルトを超えたときそ
の電圧上昇が絶対に入力インバータI1に帰還した
りそのインバータI1を介してVDD供給電源に戻つ
たりしないようになつている。
第２図の回路の問題はゲート用トランジスタ
N1AガDD（高レベルすなわち論理１）と０ボルト
（低レベルすなわち論理０）の両信号レベルを通
すのに用いられることである。点Ａに生ずる低レ
ベルの信号を通すときはN1Aが共通ソースモード
で導通して極めて効果的に点Ｂを接地する働らき
をするが、点Ａに生ずる高レベル信号を通すとき
はN1Aがソースホロワモードで導通する。N1Aは
ソースホロワモードで導通すると点ＢをVDDに向
つて指数関数的にしか荷電できないため、回路応
答が遅い。またN1Aがソースホロワモードで動作
するときは、その適正動作のため最低動作電圧
VDDが閾値電圧降下の２倍に少くとも等しくなけ
ればならない（即ちVDD≧2VT）。例えばVDDが
N1AやN10の閾値電圧に等しいかそれより高くな
ければならない。このため、N1Aのソースホロワ
動作は回路動作を遅くし、適正動作のために動作
電圧を高くする必要がある。
第２図のソースホロワ作用から来る問題および
第１図の装置のインピーダンス比の厳密制御を要
することから来る問題は、この発明を実施する回
路では解消される。
〔発明の概要〕
この発明を実施する回路は、第１の電力端子と
出力点の間に導電路を直列に接続された第１およ
び第２のトランジスタと、その出力点と第２の電
力端子の間に導電路を接続された第３のトランジ
スタと、その第１および第３のトランジスタの制
御電極に入力信号を印加して、(a)その入力信号の
１つの値に対して一方をオン、他方をオフに切換
え、(b)その入力信号の他の１つの値に対してその
一方をオフ、その他方をオンに切換える手段と、
出力点に生ずる信号に応じて遅延した負帰還信号
を発生し、これを第２のトランジスタの制御電極
に印加して、(a)その出力点の電圧が上記第１の電
力端子に印加された電圧に等しいか、それに近い
か、それより大きくなつた後に第２のトランジス
タをオフに切換え、(b)その出力点の電圧が上記第
２の電力端子に印加された電圧に等しいか、それ
に近くなつた後その第２のトランジスタをオンに
切換える手段とを含んでいる。
〔推奨実施例の詳細な説明〕
第３図の回路は入力信号変換回路１０、半ラツ
チ回路（以下、単にラツチまたはラツチ回路とい
うこともある）１２、反転手段１４およびラツチ
１２とインバータ１４に印加される動作電位を選
択的に変える制御回路１６を含んでいる。
信号源９は０ボルトとVDDボルトの間で変化す
る入力信号VINを生成し、このVINは点１で入力
信号変換回路１０の入力に印加される。回路１０
は電力端子１８と信号出力点２の間に導電路を直
列に接続されたIGFETP1，P2を含み、端子１８
には例えば＋５ボルトのVDD電圧が印加される。
IGFETN1の導電路は点２と接地電位（即ち０
ボルト）に接続された電力端子２２の間に接続さ
れ、P1、N1のゲート電極は点１に、P2のゲート
電極は反転手段１４の出力である点４に接続さ
れ、P1のの基板はVDDボルトに、N1の基板は接地
電位に接続されている。またP2の基板は下述の
ようにそのソース、基板間およびドレン、基板間
の導通を防ぐために端子３２に接続されている。
半ラツチ回路１２はその信号入力端子を点２
に、信号出力端子を点３に接続され、電力端子２
２，３２間に印加される動作電位により付勢され
る。第３図において、端子２２は接地され、VDD
ボルトとVHボルトの間で変化し得る動作電圧が
下述のように端子３２に印加されている。半ラツ
チ回路１２は、ゲートを点２に、ドレンを点３に
接続されたIGFETP3，N3からなる相補インバー
タI3を含み、そのP3，N3のソース電極はそれぞ
れ端子３２，２２に接続されている。半ラツチ回
路１２は、また、ゲートを点３に、ソースを端子
３２に、ドレンを点２にそれぞれ接続されてイン
バータI3の出力が端子２２の電位（即ち接地電
位）に等しいか、それに近くなつたとき点２に正
帰還をかけるようにされたIGFETP31を含んでい
る。この帰還IGFETP31の導電路の導通インピー
ダンスはその半ラツチ回路１２の他のIGFETPの
導電路の導通インピーダンスより著しく（一般に
10倍以上も）大きい。
反転手段１４はIGFETP4，N4から成る相補イ
ンバータI4を含み、このインバータI4の信号入力
を形成するP4、N4のゲートは点３に、その信号
出力を形成するP4，N4のドレンは点４にそれぞ
れ接続されている。またP4のソース電極は電力
端子３２に、N4のソース電極は電力端子２２に
戻されている。
端子３２に印加された動作電圧は制御回路１６
のIGFETP5，P6によつて変えられる。IGFETP5
のソース、ドレン間電路は端子１８，３２間に、
IGFETP6のソース、ドレン間電路は端子３２と
VDDより高い第３の動作電圧VHが印加された電圧
端子３４の間にそれぞれ接続されている。VHは
例えば20ボルトである。P5，P6のゲート電極は
そのオン、オフを制御する制御回路網３６に接続
され、その制御回路網３６はP5のゲートに電圧
VHボルトまたは０ボルトを選択的に印加してそ
れをそれぞれオフ、オンに切換えると共に、、P6
のゲートに電圧VHボルトまたは０ボルトを印加
してこれをそれぞれオフ、オンに切換えるように
設計されている。一般にP5，P6は同時に双方共
オフになることがあつても、オンになるのは常に
その一方である。P5がオンになるとVDDボルトが
端子３２に印加され、P6がオンになるとVHボル
トが端子３２に印加される。
端子３２に印加される動作電圧は選択的にVDD
ボルトからVHボルトに上昇され、点３，４に
（VHボルトまたは０ボルトの）電圧を発生し、こ
れが利用装置に印加される。この利用装置は例え
ば電気的プログラミング可能のリードオンリメモ
リ（ROM）のようなプログラミングサイクル中
に高電圧を要するメモリアレイである。
第３図の回路に関する以下の説明では、(a)入力
信号VINが高レベルから低レベルへまたは低レベ
ルから高レベルの遷移するとき(b)入力変換回路１
０と半ラツチ回路１２およびインバータI4に同じ
動作電圧VDDボルトが印加され、また(a)その入力
信号遷移が回路を介して伝播され、回路の各点が
その新しいレベルに設定された後（すなわちVIN
が高レベルから低レベルに変つて点４の電位に
V4を高レベルにし、またはVINが低レベルから高
レベルに変つてその点４を低レベルにした後）(b)
ラツチ回路１２とインバータI4の動作電圧がVDD
ボルトからVHボルトに上昇されると仮定する。
一般に、３つの段（すなわち１０，１２，１４）
の伝播時間（すなわち遅延）は約３ナノ秒で、こ
の遅延後ラツチ回路１２とインバータI4の印加動
作電位がP5のオフ転換とP6のオン転換により上
昇する。
次に点１からラツチ回路１２とインバータI4へ
の情報の転送について説明する。
まずVINが低レベル（即ち０ボルトまたはこれ
に近いレベル）から高レベル（即ちVDDボルトま
たはこれに近いレベル）に遷移するとすると、
VINがトランジスタN1の閾値電圧VTを超えたとき
N1は導通する。（説明を容易にするため、Ｐ型と
Ｎ型の両装置のVTがほぼ等しく、約１ボルトと
する。）まずVINが低レベルから高レベルになる
と、P2がオフ、P31がオンとなる。VINが最初に
低レベルのときは点３が低レベル、点４は高レベ
ルになるから、P31がオン、P2がオフになる。P31
が導通して点２に電流を流すが、その導通インピ
ーダンスはN1の導通インピーダンスより著しく
高いため、N1は導通を開始すると、直ちに容易
かつ迅速に点２を接地電位に引下げることができ
る。
従来法回路の負荷装置と異り、P31は既に高レ
ベルにある点２をその高レベルに保つためにしか
必要でないから、極めて高インピーダンスの装置
とすることができる。換言すれば、P31は点２を
高レベルに引上げるのにために必要なものではな
い。
P2は遮断状態にありまたP31の導通インピーダ
ンスが極めて高いため、VINがVTを超えると直ち
にN1が導通を始める。このN1の導通により点２
が容易かつ迅速に接地電位に向つて引下げられ
る。
VINがVTボルトより更に高くなり、VDDボルト
の閾値電圧内に来ると、P1が遮断される。この
ときN1は完全導通で、（次にP2が導通しても）点
２を接地電位に固定する。
点２の電位V2が低レベルになると、P3が導通
し、N3が遮断されて点３の電位V3を高レベル
（すなわち端子３２の電圧）にする。V3が高レベ
ルになると、P31が遮断され、同時にP4が遮断さ
れ、N4が導通して点４の電位V4を低レベル（す
なわち点２２の０ボルト）にする。
点４の低レベルはP2のゲートに帰還され、P2
を導通させるが、そのP2が導通するまでは点２
が低レベルで、P1が完全にまたは殆んど遮断さ
れていて、点２はP2が導通した後も低レベル
（すなわち０ボルト）またはそれに近く保たれる。
点４に適当な理論状態が設定されると直ちに、
（この状態はVINが低レベルから高レベルに遷移
した数ナノ秒後に生じる）制御回路網３６がP5
を遮断し、P6を導通させる。このような制御回
路網３６の切換は第３図の回路外の制御装置（図
示せず）により行われることもある。
P6の導通によりVHボルト（例えば20ボルト）
が端子３２に印加される。この端子３２に印加さ
れた正電圧の段はラツチ１２とインバータI4の論
理状態を変えないが、点３の論理１レベルは（５
ボルトではなく）20ボルトまたはそれに近くな
り、点２，４の論理０レベルは０ボルトのままで
ある。導通したN1により点２が低レベルに保た
れると、P3が、オンに、N3がオフに保たれる。
点３はVDD（例えば５ボルト）からVH（例えば20ボ
ルト）に引上げられるため、P31はオフに保たれ、
点２は０ボルトまたはそれに近いレベルのまま変
らない。しかしP1が遮断されているためP2は非
導通である。
ラツチ１２とインバータI4の動作電位を回路の
論理状態を変えずに上昇し得ることが判つたが、
このようにして、VINをDDと同じ高レベルにする
と、点２は接地電位に等しい低レベルになり、点
３はVHボルトに等しい高レベルになり、V4は接
地電位に等しい低レベルになる。このようにして
点３の高レベルはVDDボルトからVHボルトに移動
される。
ゲートに０ボルトを印加されたP2は導通でき
る状態にあるが、P1が遮断されているため、P1，
P2の直列導電路には電流が流れない。従つて、
N1は点２を接地電位またはそれに近く保つ。
次にP6が遮断され、P5が再び導通されてVDDボ
ルトを端子３２に印加するものとし、またVINが
高レベルVDDから、低レベル０まで遷移するもの
とすると、VINがVDDボルトよりVTボルト低くな
ると直ちにP1が導通する。VINが高レベルの前提
条件のため点４が低レベルであるから、P2がオ
ンになつて導通し得るようになつていること、お
よび上記高レベルから低レベルへの遷移が半ラツ
チ回路１２とインバータ１４を介して伝播するま
でV4は低レベルのまま，P2はオンのままである
ことに注意すると、VINがさらに（VDD−VT）ボ
ルト以下に降下したとき、P1はさらに導通し、
N1の導電度は低下する。従つて点２の電位V2は
VDDに向つて上昇し、N3を導通させ、P3を遮断す
る、このため点３のV3は接地電位に近付き、P31
を導通させて点２への正帰還を与える。この帰還
によりＮ３の導通がさらに促進され、点３の駆動
電圧を接地電位に向つて上昇させる。このためラ
ツチ１２が速やかに安定状態になり、点２が高レ
ベルに、点３が低レベルに駆動される。この点３
の低レベルに応じN4が遮断され、P4が導通して
点４をVDDボルトの高レベルにし、P2を遮断す
る。
P1が導通してもP2が遮断されてP1をラツチ１
２の入力から切放すが、遮断すべきP2に対し、
低い（または低くなつた）VINに対応する入力信
号状態はラツチ１２に転送されてしまうことは明
らかである。この入力状態はラツチ１２に静的に
記憶され、点２が高レベル、点３が低レベルにな
る。
この回路内のデータの転送は極めて速やかで、上
述のように数ナン秒（例えば2.5〜４ナノ秒）し
かかからない。新しいデータビツトが回路を転送
された後VINが低くなると、V2はVDDボルトの高
レベル、V3は０ボルトの低レベル、V4はVDDボル
トの高レベルになる。
次に入力信号の遷移が回路を伝播した後P5を
遮断しP6を導通させてラツチとインバータI4の動
作電圧が上昇され、P2が遮断されていると仮定
すると、下述のように、回路の論理状態はその動
作電圧の上昇により決して変らない。端子３２の
動作電圧がVDDボルトからVHボルトに上昇する
と、点２，点４の電圧がVDDボルトの高レベルか
らVHボルトの高レベルに上昇するが、点１，３
の電圧は０ボルトまたはその近傍のままである。
ラツチ１２に印加された高電圧VHはP31を介し
て点２に供給され、このため点２にVDDボルトか
らVHボルトに上昇する。従つて点２は論理的に
高レベルのままであるが、その高レベルはVDDボ
ルト（例えば５ボルト）ではなくてVH（例えば20
ボルト）である。点２に印加されたVHにより、
P3はオフのまま、N3はオンのままで、点３は０
ボルトまたはそれに近い電位に維持される。V3
が低レベルのままであるため、N4がオフのまま、
P4がオンのままで、このためVHボルトは点４に
従つてP2のゲートに印加される。P2はゲートに
VHボルトが印加されてもオフのままである。こ
こで点２に接続されたP2の電極２１にはVHボル
トが印加されているので、電極２１はP2のソー
ス電極として働らくが、P2のゲート電極にもVH
ボルトが印加されるため、P2は遮断される。従
つてP2の導電路を介してP1および端子１８に結
合されてVDDボルト電圧を供給する電圧源への導
通はあり得ない。この信号状態では（即ち点２と
P2の電極２１にVHボルトが印加されていると
き）、P2の基板２５はこのときVHボルトまたはそ
の近傍の端子３２に結合する必要がある。この基
板２５をVHボルトにすると、ソース領域２１と
基板領域２５の間に形成される寄生ダイオードと
の間の導通ができない。
点２，４の電圧レベルが回路の論理状態に影響
なくVDDボルトからVHボルトに移動されたことは
明らかである。
第１の回路１０と第２の回路１２，１４の間に
信号が印加され、第１の回路より第２の回路の方
が高い動作電位で動作する第３図の回路では、第
１の回路に高い動作電位が帰還されるのを阻止ま
たは防止する問題が、適正動作のためにソースホ
ロワ作用や比率の高い装置を用いる必要のない独
特の信号変換回路（即ち１０）により解決するこ
とが判つた。
第４図の回路は端子３２に印加される電位VH
は電圧をVDDボルト（例えば５ボルト）からVHボ
ルトに選択的に徐々に引上げた後VHからVDDに
徐々に引下げる電源４１により生成することもで
きる。（このVHの傾斜は所定のタイミングパルス
および／または入力信号VINの遷移に応ずる信号
に応動する回路網（図示せず）によつて作ること
ができる。）第４図に示すように電圧を傾斜させ
ることは、第３図の切換回路でその切換の過渡現
象や回路の不安定化の機会を減じるために好まし
い。
第３図および第４図の回路で端子３２に印加さ
れる動作電圧がVDDボルトとVHボルトの間で変え
られたが、VHボルトを常に端子３２に印加する
ときでもこれらの回路は機能することに注意すべ
きである。
さらに第５図に示すように、端子３２に印加さ
れる電圧が常にVHボルトに保たれる場合は、P2
を点４に入力を接続されたインバータI5によりゲ
ートを駆動されるＮ型装置で置換すればよい。ま
たN2のゲートを結線５５により点３の電位で直
接駆動し、素子１４とI5を省略することもでき
る。
明らかに第５図の回路ではVINが高レベルから
低レベルに変る状態においてソースホロワモード
で導通するが、これが起ると、N2のドレン、ソ
ース間電路がそのゲートにVHボルトが印加され
ている間VDDボルトを通している。VHがVDDより
数ボルト高ければ、ゲートは過駆動状態になる。
N2はソースホロワモードで導通しているが、そ
のゲートに印加された過大電圧は、トランジスタ
のゲートとドレンが同電位で、ソースがゲートお
よびドレンと同電位に駆動されるソースホロワ作
用に通常付随する有害効果を未然に防止する。
第６図の回路はこの発明の入力変換回路がナン
ド機能を有し得ることを示す。このため
IGFETP1A，P1Bの導電路が端子１８，６０の間
に並列に接続され、端子６０と点２の間に
IGFETP2が接続されている。IGFETN1A，N1B
の導電路は点２と端子２２の間に直列に接続さ
れ、P1A，N1Aのゲートが入力端子1Aに、P1B，
N1Bのゲートが入力端子１Ｂに接続されている。
この回路のナンドゲート部の動作は当業者に公知
のため詳述を要せず、回路の残部の動作は既に上
述されている。
第７図の回路はこの発明の回路を排他的オアゲ
ートと共に用いて入力信号のレベル移動を行うこ
とができることを示す。
この発明は他の多くの論理回路および入力回路
と組合せて使用することができ、第６図および第
７図はその２つの使用例に過ぎない。
【図面の簡単な説明】
第１図および第２図は従来法の回路の回路図、
第３図はこの発明を実施した回路の回路図、第４
図ないし第７図はこの発明を実施した他の回路の
図である。 全図を通じて同様の成分には同じ引用数字を付
してある。この発明の説明のため増強型絶縁ゲー
ト電解効果トランジスタ（IGFET）を使用し、
Ｐ型IGFETを文字Ｐの後に引用数字を付したも
ので、Ｎ型IGFETを文字Ｎの後に引用数字を付
したものでそれぞれ表わしてある。 １０……レベル移動回路、２２，１８……第
１、第２の電力端子、１……第１の回路点、P1，
P2，N1……第１、第２、第３のトランジスタ、
２……第２の出力回路点。

Claims (1)

  1. 【特許請求の範囲】 １ 相異る第１および第２の動作電圧をそれぞれ
    印加する第１および第２の電力端子と、 上記第１および第２の動作電圧間で振幅の変化
    する信号を印加する第１の回路点と、 それぞれ導電路とその導電路の導電度を制御す
    るための制御電極とを有する第１、第２および第
    ３のトランジスタと、 第２の出力用回路点とを含み、 上記第１および第３のトランジスタの制御電極
    が共に上記第１の回路点に接続され、 上記第３のトランジスタの導電路が上記第２の
    回路点と上記第１の電力端子との間に接続され、 上記第１および第２のトランジスタの導電路が
    上記第２の出力用回路点と上記第２の電力端子と
    の間に直列に接続され、 さらに上記第２の出力用回路点に生じた信号に
    応じて遅延した負帰還信号を発生し、この負帰還
    信号を上記第２のトランジスタの制御電極に印加
    する手段を有し、該手段は上記第１および第２の
    電力端子間に印加される電位範囲外の動作電位を
    印加される第３の電力端子を有していて、 (a) 上記第２の回路点の電圧が上記第２の電力端
    子に印加された電圧に等しいか、それに近い
    か、それより高くなると、上記第２のトランジ
    スタを遮断状態としその導電路に電流が流れな
    いようにすると共に、 (b) 上記第２の回路点の電圧が上記第１の電力端
    子の電圧に等しいか、それに近くなると、上記
    第２のトランジスタを導通状態としその導電路
    に電流が流れ得るようにし、 さらに、上記遅延した負帰還信号を発生する手
    段に印加される動作電位を変える制御回路を有す
    る、レベル移動回路。 ２ 第１および第２のトランジスタが一方の電導
    形であり、第３のトランジスタが相補電導形であ
    る特許請求の範囲１に記載したレベル移動回路。 ３ 第１のトランジスタが一方の電導形であり、
    第２および第３のトランジスタが相補電導形であ
    る特許請求の範囲１に記載したレベル移動回路。 ４ 第２の出力用回路点に生じた信号に応じて遅
    延した負帰還信号を発生し、この負帰還信号を第
    ２のトランジスタの制御電極に印加する手段が、 (a) 信号入力端子が第２の回路点に接続され、出
    力端子が第３の回路点に接続されたインバータ
    と、導電路が第３の電力端子と第２の回路点と
    の間に接続され、制御電極が第３の回路点に接
    続されたフイードバツク用トランジスタとを有
    し、第１および第３の電力端子間に作動的に接
    続されたラツチ回路、 (b) 第１および第３の電力端子間に作動的に接続
    され、信号入力端子が第３の回路点に接続さ
    れ、信号出力端子が第２のトランジスタの制御
    電極に接続されたインバータ手段、 を含むことからなる、特許請求の範囲２に記載し
    たレベル移動回路。 ５ 第１および第２の動作電圧間で振幅の変化す
    る別の信号を印加する別の入力回路点と、第１の
    トランジスタと同じ電導形の第４のトランジスタ
    および第３のトランジスタと同じ電導形の第５の
    トランジスタとを更に有し、第４および第５のト
    ランジスタはそれぞれ制御電極と導電路を有し、
    第４のトランジスタの導電路が第１のトランジス
    タの導電路と並列に接続され、第３のトランジス
    タの導電路が第５のトランジスタの導電路と直列
    に接続され、上記別の入力回路点が第４及び第５
    トランジスタの制御電極に接続された、特許請求
    の範囲１に記載したレベル移動回路。
JP60265951A 1984-11-26 1985-11-25 レベル移動回路 Granted JPS61136316A (ja)

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