JPS5974721A - シユミツト・トリガ回路 - Google Patents
シユミツト・トリガ回路Info
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- JPS5974721A JPS5974721A JP57185110A JP18511082A JPS5974721A JP S5974721 A JPS5974721 A JP S5974721A JP 57185110 A JP57185110 A JP 57185110A JP 18511082 A JP18511082 A JP 18511082A JP S5974721 A JPS5974721 A JP S5974721A
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- inverter
- input
- transistor
- waveform shaping
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はたとえばＭＯＳ集積回路に使用されるシュミッ
ト・トリガ回路に関するものである。
ト・トリガ回路に関するものである。
従来、シュミット・トリガ回路は入力信号と出力信号と
の間にヒステリシス特性を有していることから雑音余裕
度が大きく、入力信号に含まれる！Ｉ音等に対して誤動
作しに＜＜、また入力信号の立上がり及び立下がりのゆ
るやかなものを予め設定されたスレッシュホールド電圧
で急峻な立上がり及び立下がりをもつ波形に変換する時
などに広く用いられている。ここで、良好なヒステリシ
ス特性をもつシーミツト・トリガ回路として特公昭５５
−９０１３０号公報に開示されている従来のシュミット
・トリガ回路の一例を第１図に、その基本回路となる相
補形ＭＯＳインバータ（以下ＣＭＯＳインバータと略祢
する）回路全第２図に、第２図で示したＣＭＯＳインバ
ータの入出力特性曲ａ全第３図に、第１図のシュミット
・トリが回路の各信号のタイミングチャートを第４図に
示す。第１図において１０１１ Ｉｏｗ及び工。３はＰ
チャネルＭｏｓトランジスタ及びＮチャネルＭＯＳトラ
ンジスタからなるＣＭＯＳイン・々−タ回路である。Ｎ
ＯＩ及びＮ。２はＰチャ゛ネルＭＯ８トランジスタ及び
ＮチャネルＭｏ８ ｌ−ランジスタからなるＣＭＯＳナ
ンドｆ−トであり、それぞれの出力をクロス接続してセ
ット・リセット型フリッグ・フロツノ回路を構成してい
る。入力信号ＩＮＦｉＣＭＯＳインバータＩＯＩ及びｌ
１１２のｒ−ト入力に接続され、ＣＭＯＳインバータｌ
０１１の出力はＣ，ＭＯＳインパータエ◎３のｒ−）入
力に接続される。更にＣＭＯＳインノ々−夕Ｉ０１及び
１０Ｂの出力はそれぞれｃｖｏｓナンドｆ−トＮＯＩの
セット入力及びリセット入力に接続されている。第２図
において、ＴＰはＰチャネルＭＯ８）ランソスタ、ＴＮ
はＮチャネルＭＯＳトランジスタ、ｖＤＤは電；原電位
、ＧＮＤは接地電位を表わす。第２図のＣＭＯＳインバ
ータの入力ＶＩＮ対出力ＶＯＬＩＴの特性は第３図■に
示す曲線となシ、該入出力特性曲線とＶＩＮ ”” ｖ
ＯＵＴとの交点を回路閾値電圧ｖＴとすると、ＶＴは次
式で表わされる。。
の間にヒステリシス特性を有していることから雑音余裕
度が大きく、入力信号に含まれる！Ｉ音等に対して誤動
作しに＜＜、また入力信号の立上がり及び立下がりのゆ
るやかなものを予め設定されたスレッシュホールド電圧
で急峻な立上がり及び立下がりをもつ波形に変換する時
などに広く用いられている。ここで、良好なヒステリシ
ス特性をもつシーミツト・トリガ回路として特公昭５５
−９０１３０号公報に開示されている従来のシュミット
・トリガ回路の一例を第１図に、その基本回路となる相
補形ＭＯＳインバータ（以下ＣＭＯＳインバータと略祢
する）回路全第２図に、第２図で示したＣＭＯＳインバ
ータの入出力特性曲ａ全第３図に、第１図のシュミット
・トリが回路の各信号のタイミングチャートを第４図に
示す。第１図において１０１１ Ｉｏｗ及び工。３はＰ
チャネルＭｏｓトランジスタ及びＮチャネルＭＯＳトラ
ンジスタからなるＣＭＯＳイン・々−タ回路である。Ｎ
ＯＩ及びＮ。２はＰチャ゛ネルＭＯ８トランジスタ及び
ＮチャネルＭｏ８ ｌ−ランジスタからなるＣＭＯＳナ
ンドｆ−トであり、それぞれの出力をクロス接続してセ
ット・リセット型フリッグ・フロツノ回路を構成してい
る。入力信号ＩＮＦｉＣＭＯＳインバータＩＯＩ及びｌ
１１２のｒ−ト入力に接続され、ＣＭＯＳインバータｌ
０１１の出力はＣ，ＭＯＳインパータエ◎３のｒ−）入
力に接続される。更にＣＭＯＳインノ々−夕Ｉ０１及び
１０Ｂの出力はそれぞれｃｖｏｓナンドｆ−トＮＯＩの
セット入力及びリセット入力に接続されている。第２図
において、ＴＰはＰチャネルＭＯ８）ランソスタ、ＴＮ
はＮチャネルＭＯＳトランジスタ、ｖＤＤは電；原電位
、ＧＮＤは接地電位を表わす。第２図のＣＭＯＳインバ
ータの入力ＶＩＮ対出力ＶＯＬＩＴの特性は第３図■に
示す曲線となシ、該入出力特性曲線とＶＩＮ ”” ｖ
ＯＵＴとの交点を回路閾値電圧ｖＴとすると、ＶＴは次
式で表わされる。。
ここでＶｔｈＮ： ＮチャネルＭＯＳトランジスタの閾
値電圧、ｖｔｈＰ：Ｐチャネルｖ１ｏｓトランジスタの
閾値電圧、βＮ二ＮチャネルＭｏｓトランジスタの電流
増幅率、βＰ二ＰチャネルＭＯ８）ランノスタの電流増
幅率。
値電圧、ｖｔｈＰ：Ｐチャネルｖ１ｏｓトランジスタの
閾値電圧、βＮ二ＮチャネルＭｏｓトランジスタの電流
増幅率、βＰ二ＰチャネルＭＯ８）ランノスタの電流増
幅率。
上記（１）式でβＰ〈βＮ＝■とするとＶＴ ＝ Ｖｔ
ｈＮ、、、 （２） また（１）式を変形して 上記（３）式でβＮくβＰ＝ωとするとＶＴ ＝ ”Ｄ
Ｏ−１ｖｔｈｐ ｌ −（４）と
なる。
ｈＮ、、、 （２） また（１）式を変形して 上記（３）式でβＮくβＰ＝ωとするとＶＴ ＝ ”Ｄ
Ｏ−１ｖｔｈｐ ｌ −（４）と
なる。
以上のようにＣＭＯＳインバータ？ 構成する各ＭＯ８
）ランジスタの電流増幅率βに、βＰとの比によって回
路量ｆｆｉ ＶＴ ｔ−（２）式で得らレタｖｔｈＮ（
コの場合の入出力特性曲線は第３図■）から（４）式で
得られたＶＤＤ−１ｖｔｈｐｌ （この場合の入出力特
性面ｓＩ／′ｉ第３図＠）まで可変できる。ここで、前
記電流増幅率βはＭｏ８ ）ランノスタの寸法要素であ
るＷ／ｌ、 （Ｗ ニチャネル長、Ｌ：チャネル幅）に
比例する値として得られることから、Ｍｏ８ ）ランジ
スタの形状を変えることにより電流増幅率βを変化させ
ＣＭＯＳインバータの回路閾値７丁を可変させ得る。次
に、第１図のシュミット・トリガ回路の動作を説明する
。入力信号ＩＮが接続されたＣＭＯＳインバータ■す１
及び工◎２は、回可変し得ることに基づき、ＣＭＯＳイ
ンバータ■ｏ１は高い閾値に、またＩｏｗは低い閾値に
設定されているとする。このシュミット・トリが回路の
久方信号ＩＮ、出方信号ＯＵＴ ％ ０ＭＯ８＋ ７
Ｆ” ｌ’ ） Ｎｏ ｓの入力信号Ｓ、ＣＭＯＳ
インバータ回路■ｏ２の出力信号Ｐ及びＣＭＯＳナンド
ｒ−トＮｏ２の入力信号Ｒの各信号のタイミング・チャ
ートを第４図に示す。まず同図において時間Ｔ１の状＠
を考える。入力信号ＩＮの電位は充分低い、従ってフリ
ップ・フロツノ回路のセット入力Ｓはｏ１＃、リセット
人力Ｒは“０”となシ出カ信号ＯＵＴは“０”となる。
）ランジスタの電流増幅率βに、βＰとの比によって回
路量ｆｆｉ ＶＴ ｔ−（２）式で得らレタｖｔｈＮ（
コの場合の入出力特性曲線は第３図■）から（４）式で
得られたＶＤＤ−１ｖｔｈｐｌ （この場合の入出力特
性面ｓＩ／′ｉ第３図＠）まで可変できる。ここで、前
記電流増幅率βはＭｏ８ ）ランノスタの寸法要素であ
るＷ／ｌ、 （Ｗ ニチャネル長、Ｌ：チャネル幅）に
比例する値として得られることから、Ｍｏ８ ）ランジ
スタの形状を変えることにより電流増幅率βを変化させ
ＣＭＯＳインバータの回路閾値７丁を可変させ得る。次
に、第１図のシュミット・トリガ回路の動作を説明する
。入力信号ＩＮが接続されたＣＭＯＳインバータ■す１
及び工◎２は、回可変し得ることに基づき、ＣＭＯＳイ
ンバータ■ｏ１は高い閾値に、またＩｏｗは低い閾値に
設定されているとする。このシュミット・トリが回路の
久方信号ＩＮ、出方信号ＯＵＴ ％ ０ＭＯ８＋ ７
Ｆ” ｌ’ ） Ｎｏ ｓの入力信号Ｓ、ＣＭＯＳ
インバータ回路■ｏ２の出力信号Ｐ及びＣＭＯＳナンド
ｒ−トＮｏ２の入力信号Ｒの各信号のタイミング・チャ
ートを第４図に示す。まず同図において時間Ｔ１の状＠
を考える。入力信号ＩＮの電位は充分低い、従ってフリ
ップ・フロツノ回路のセット入力Ｓはｏ１＃、リセット
人力Ｒは“０”となシ出カ信号ＯＵＴは“０”となる。
次に入力信号ＩＮの電位が上昇していき時間Ｔ２に達す
るとまず低い閾値に設定されたＣＭＯＳインバータｔｏ
ｗが反転して０”となる。
るとまず低い閾値に設定されたＣＭＯＳインバータｔｏ
ｗが反転して０”となる。
しかし、この状態では出方信号ＯＵＴは変化しない。更
に入力信号ＩＮの電位が上昇するとやがて時間Ｔ３に達
し高い閾値をもつＣＭＯＳイン・−一タＩＯＩも反転し
て０”になる。これにより出力信号ＯＵＴが反転し”１
＃となる。入力信号ＩＮは最も高い電位に達した後、次
第に降下していく。やがて時間Ｔ４に達するとまず高い
閾匝ヲもつＣＩＶ１０８インバータＩＯＩが反転して“
１”となる。しかし、この状帽では出力信号ＯＵＴは変
化しない。更に入力信号ＩＮの電位が降下するとやがて
時間Ｔ５に達し低い閾値電位をもつＣＭＯＳインバータ
ＩＯ２も反転して１”になる。これにより出力信号ＯＵ
Ｔが反転して′１″となる。
に入力信号ＩＮの電位が上昇するとやがて時間Ｔ３に達
し高い閾値をもつＣＭＯＳイン・−一タＩＯＩも反転し
て０”になる。これにより出力信号ＯＵＴが反転し”１
＃となる。入力信号ＩＮは最も高い電位に達した後、次
第に降下していく。やがて時間Ｔ４に達するとまず高い
閾匝ヲもつＣＩＶ１０８インバータＩＯＩが反転して“
１”となる。しかし、この状帽では出力信号ＯＵＴは変
化しない。更に入力信号ＩＮの電位が降下するとやがて
時間Ｔ５に達し低い閾値電位をもつＣＭＯＳインバータ
ＩＯ２も反転して１”になる。これにより出力信号ＯＵ
Ｔが反転して′１″となる。
以上のようにセット・リセット型フリッグ・フロツノ回
路及びＣＭＯＳインバータ回路で構成される第１図の回
路は、それぞれのＣＭＯＳインノ々−タに設定された異
なる回路閾値により入力信号ＩＮと出力信号ＯＵＴとの
間にヒステリシス特性音もつシュミット・トリが回路と
して動作する。
路及びＣＭＯＳインバータ回路で構成される第１図の回
路は、それぞれのＣＭＯＳインノ々−タに設定された異
なる回路閾値により入力信号ＩＮと出力信号ＯＵＴとの
間にヒステリシス特性音もつシュミット・トリが回路と
して動作する。
〔１イ歌技術の問題点〕
上述したような第１図のシュミット・トリが回路は、３
個のＣＭＯＳインノ々−タそれぞれで２個ずつのＭＱＳ
トランジスタ素子全必要とし、またフリラグ・フロツ
ノ回路ｔ １１成する２（＠のＣＭＯＳナンｒ、ｒ−ト
それぞれで４個ずつのＭＱＳ トランジスタ素子を必要
とし、合計１４個の素子が必要となる。
個のＣＭＯＳインノ々−タそれぞれで２個ずつのＭＱＳ
トランジスタ素子全必要とし、またフリラグ・フロツ
ノ回路ｔ １１成する２（＠のＣＭＯＳナンｒ、ｒ−ト
それぞれで４個ずつのＭＱＳ トランジスタ素子を必要
とし、合計１４個の素子が必要となる。
しかし、多数のシュミット・トリが回路を集積回路の一
部として組み込もうとする場合、上述したように素子数
の多い第１図のシュミット・トリが回路を使用するとチ
ッゾサイズの増大につながるので、シュミット・トリガ
回路の使用素子数を極力抑える必要がある。
部として組み込もうとする場合、上述したように素子数
の多い第１図のシュミット・トリが回路を使用するとチ
ッゾサイズの増大につながるので、シュミット・トリガ
回路の使用素子数を極力抑える必要がある。
本発明は上記の事情に鑑みてなされたもので、素子数の
少ない簡単な回路構成であって、シーミツト幅を自由に
可変でき良好なヒステリシス特性を有するシュミット・
トリガ回路を提供するものである。
少ない簡単な回路構成であって、シーミツト幅を自由に
可変でき良好なヒステリシス特性を有するシュミット・
トリガ回路を提供するものである。
すなわち、本発明のシュミット・トリガ回路は、互いに
相異なる回路閾値に設定された第１、第２の波形整形回
路に共通の入力信号を導いて波形整形し、この各波形整
形回路の出力信号を選択回路の２人力として導き、ここ
で２人力の論理レベルが一致したタイミングで入力選択
ヲ切り換えて出力信号の論理レベルを反転させるように
したものである。
相異なる回路閾値に設定された第１、第２の波形整形回
路に共通の入力信号を導いて波形整形し、この各波形整
形回路の出力信号を選択回路の２人力として導き、ここ
で２人力の論理レベルが一致したタイミングで入力選択
ヲ切り換えて出力信号の論理レベルを反転させるように
したものである。
したがって、各波形整形回路はインバータあるいはノン
インバータにより構成でき、選択回路は２個の伝送ダー
トとこれを切り換え制御するだめのインバータとを用い
て構成できるので、使用素子数が少なくて済む。しかも
、前記回路閾値を可変することによ１、リシュミット幅
を自由に可変でき、良好なヒステリシス特性を得ること
ができる。
インバータにより構成でき、選択回路は２個の伝送ダー
トとこれを切り換え制御するだめのインバータとを用い
て構成できるので、使用素子数が少なくて済む。しかも
、前記回路閾値を可変することによ１、リシュミット幅
を自由に可変でき、良好なヒステリシス特性を得ること
ができる。
以下図面を参照して本発明の詳細な説明する。
第５図は本発明のシュミット・トリが回路の基本的なブ
ロック溝成金示しており、第１の波形整形回路５１およ
び第２の波形整形回路５２は相異なる回路閾値に設定さ
れており、巨いに共通の入力信号をそれぞれの回路閾値
で波形整形するものである。選択回路５３は、上記各整
形回路５１．５２の出力信号零それぞれ入力として導か
れ、この２個の入力の倫理レベルが一致したタイミング
で入力選択を切り換えて出力信号の論理レベルを反転さ
せるものである。
ロック溝成金示しており、第１の波形整形回路５１およ
び第２の波形整形回路５２は相異なる回路閾値に設定さ
れており、巨いに共通の入力信号をそれぞれの回路閾値
で波形整形するものである。選択回路５３は、上記各整
形回路５１．５２の出力信号零それぞれ入力として導か
れ、この２個の入力の倫理レベルが一致したタイミング
で入力選択を切り換えて出力信号の論理レベルを反転さ
せるものである。
上記第１、第２の波形整形回路５１．５２は、インバー
タ回路あるいはノンインバータ回路ニよシ実現でき、ま
た選択回路５３は伝送ｒ−）回路および１７７９７２回
路を用いて少ない素子数で実現できる。
タ回路あるいはノンインバータ回路ニよシ実現でき、ま
た選択回路５３は伝送ｒ−）回路および１７７９７２回
路を用いて少ない素子数で実現できる。
次に、第５図のシュミット・トリが回路の具体的な回路
構成の一例を第６図に示す。第６図において、Ｉｌ＋１
１及びＩ３はＰチャネルＭＯ８）ランゾスタ及びＮチャ
ネルＭｏＳトランジスタからなるＣＭＯＳインノｆ−夕
回路、Ｍｌ及びＭ２はＰチャネルＭＯ８）ランゾスタ及
びＮチャネルＭｏＳトランジスタからなる伝送ｒ−トで
ある。
構成の一例を第６図に示す。第６図において、Ｉｌ＋１
１及びＩ３はＰチャネルＭＯ８）ランゾスタ及びＮチャ
ネルＭｏＳトランジスタからなるＣＭＯＳインノｆ−夕
回路、Ｍｌ及びＭ２はＰチャネルＭＯ８）ランゾスタ及
びＮチャネルＭｏＳトランジスタからなる伝送ｒ−トで
ある。
入力信号ＶＩＮはＣＭＯＳインバータ１１及びＩ、のｒ
−ト入力に接続され、ＣＭＯ，Ｓ インバータ１．の
出力ｖＵは伝送ｒ−トＭ、の入力に、（ＪＩＯＳインパ
ーク■２の出力ｖＬは伝送ｒ−トＭ、の入力にそれぞれ
接続される。伝送ｆ−）Ｍ、及びＭ２の出力はワイアー
ド・オア接続され、ｃＶｉＯＳインΔ−タＩ３の入力に
接続されると共に伝送ダートＭｌのＮチャネルＭＯＳト
ランジスタのｒ −ト及び伝送ｒ−トＭ、のＰチャネル
ＭＯ８トランジスタのｒ−）へも接続される。ＣＭＯＳ
インバータＩ３の出力ＶＯＵＴは伝送ｒ−トＩＶ１．の
ＰチャネルＭＯ８）ランゾスタのダート及び伝送ｒ−）
Ｍ２のＮチャネルＭＯ８）ランゾスタの？−）に接続さ
れている。
−ト入力に接続され、ＣＭＯ，Ｓ インバータ１．の
出力ｖＵは伝送ｒ−トＭ、の入力に、（ＪＩＯＳインパ
ーク■２の出力ｖＬは伝送ｒ−トＭ、の入力にそれぞれ
接続される。伝送ｆ−）Ｍ、及びＭ２の出力はワイアー
ド・オア接続され、ｃＶｉＯＳインΔ−タＩ３の入力に
接続されると共に伝送ダートＭｌのＮチャネルＭＯＳト
ランジスタのｒ −ト及び伝送ｒ−トＭ、のＰチャネル
ＭＯ８トランジスタのｒ−）へも接続される。ＣＭＯＳ
インバータＩ３の出力ＶＯＵＴは伝送ｒ−トＩＶ１．の
ＰチャネルＭＯ８）ランゾスタのダート及び伝送ｒ−）
Ｍ２のＮチャネルＭＯ８）ランゾスタの？−）に接続さ
れている。
前記、従来例で述べたようにＣＭＯＳインバータの回路
閾値は、ＣＭＯＳインバータを構成するＰチャネルＭＯ
ＳトランジスタとＮチャネルＶＩＯＳトランゾスタの電
流増幅率βを変化させることで可変できることは周知で
ある。本発明の実施例においてもこの原理を利用し、前
記第６図におけるＣＭＯＳインバータＩ１は高い閾値に
、ＣＭＯＳインバータｉｓは低い閾直に設定されている
とする。
閾値は、ＣＭＯＳインバータを構成するＰチャネルＭＯ
ＳトランジスタとＮチャネルＶＩＯＳトランゾスタの電
流増幅率βを変化させることで可変できることは周知で
ある。本発明の実施例においてもこの原理を利用し、前
記第６図におけるＣＭＯＳインバータＩ１は高い閾値に
、ＣＭＯＳインバータｉｓは低い閾直に設定されている
とする。
次に、第６図のシュミット・トリガ回路の動作を説明す
る。シュミット・トリガ回路の入力信号ＶＩＮ 、出力
信号ＶＯＵＴ ｓ ０ＭＯ８インバータＩ １ （Ｄ出
力信号ｖｕ ％ ＣＭＯＳインバータＩ２の出方信号Ｖ
ｒ、 、 ＣＭＯＳインバータ■３０入力信号ｖＡそれ
ぞれのタイミング・チャートを第７図に示す。
る。シュミット・トリガ回路の入力信号ＶＩＮ 、出力
信号ＶＯＵＴ ｓ ０ＭＯ８インバータＩ １ （Ｄ出
力信号ｖｕ ％ ＣＭＯＳインバータＩ２の出方信号Ｖ
ｒ、 、 ＣＭＯＳインバータ■３０入力信号ｖＡそれ
ぞれのタイミング・チャートを第７図に示す。
−まず何回において時間Ｔ Ｉ （ＧＮＤ≦ＶｘＮ ＜
ＣＭＯＳインバータＩ、の回路閾値）の状態を考える
。
ＣＭＯＳインバータＩ、の回路閾値）の状態を考える
。
入力信号ＶｆＮの電位は接地電位近辺であるので充分に
低い。よってｃＭｏｓインパータエ凰及びＩ２の出力ｖ
Ｕ及びｖＬは共に１＃である。この時、伝送グー） Ｍ
ｒ −ｒ Ｍｔのいずれか一方が導通しており（伝送
ｆ ）Ｍｌ 、Ｍｌ のワイアード・オア出力″１
ｍにより伝送ｒ−トＭ、が導通、Ｍ２は非導通である）
、ＣＭＯＳインバータＩ３の入力は号Ｖムは、ＣＭＯＳ
インバータＩ１の出力＠１＃とな）出力信号ＶＯＵＴは
′０”となる。次に、時間Ｔ ２ （ＣＭＯＳインパー
タエ鵞の回路閾値≦ＶＩＨ（ＣＭＯＳインバータＩｌの
回路閾値）に達すると、まず低い閾値に設定されたＣＭ
ＯＳインバータＩ！の出力Ｖ、が反転し′０”となる。
低い。よってｃＭｏｓインパータエ凰及びＩ２の出力ｖ
Ｕ及びｖＬは共に１＃である。この時、伝送グー） Ｍ
ｒ −ｒ Ｍｔのいずれか一方が導通しており（伝送
ｆ ）Ｍｌ 、Ｍｌ のワイアード・オア出力″１
ｍにより伝送ｒ−トＭ、が導通、Ｍ２は非導通である）
、ＣＭＯＳインバータＩ３の入力は号Ｖムは、ＣＭＯＳ
インバータＩ１の出力＠１＃とな）出力信号ＶＯＵＴは
′０”となる。次に、時間Ｔ ２ （ＣＭＯＳインパー
タエ鵞の回路閾値≦ＶＩＨ（ＣＭＯＳインバータＩｌの
回路閾値）に達すると、まず低い閾値に設定されたＣＭ
ＯＳインバータＩ！の出力Ｖ、が反転し′０”となる。
しかし、この時伝送ｒ−）Ｍ２はそれまで通り非導通で
あるから、ｃｖｉｏｓインバータＩ、の出力ｖＬが変化
してもｃｑｏｓインバータ■３の出力信号ＶＯＵＴは変
化しない。更に、入力信号ＶＩＮが上昇していき、やが
て時間Ｔ ３ （ＣＭＯＳインバータ■１０回路閾値≦
ＶＩＮ≦Ｖｏｎ）に達し、高い閾値をもっＣＶ１０Ｓイ
ンバータＩＮの出力Ｖυも反転して′０″となる。この
時、伝送ｆ−トＭ１は導通であるから、ＣＭＯＳインパ
ータエ３０入カ信号ｖＡが１１”から′０＃へと変化し
出力信号ＶＯＵＴが反転し１１＃となる。これにより伝
送ｆ−トＭ、は導通から非導通に、Ｍ２は非導通がら導
通状態に変化する。入力信号ＶＺＮは最も高い電位（Ｖ
ｔｇ＝ＶＤＤ）に達した後、次第に降下していく。やが
て時間Ｔ ４ （（ＪＯＳインバータＩ、の回路閾値く
ＶＩＮ≦Ｃｖｉｏｓインバータ■１の回路閾値）に達す
ると、まず高い閾値をもつＣＭＯＳインバータＩ。
あるから、ｃｖｉｏｓインバータＩ、の出力ｖＬが変化
してもｃｑｏｓインバータ■３の出力信号ＶＯＵＴは変
化しない。更に、入力信号ＶＩＮが上昇していき、やが
て時間Ｔ ３ （ＣＭＯＳインバータ■１０回路閾値≦
ＶＩＮ≦Ｖｏｎ）に達し、高い閾値をもっＣＶ１０Ｓイ
ンバータＩＮの出力Ｖυも反転して′０″となる。この
時、伝送ｆ−トＭ１は導通であるから、ＣＭＯＳインパ
ータエ３０入カ信号ｖＡが１１”から′０＃へと変化し
出力信号ＶＯＵＴが反転し１１＃となる。これにより伝
送ｆ−トＭ、は導通から非導通に、Ｍ２は非導通がら導
通状態に変化する。入力信号ＶＺＮは最も高い電位（Ｖ
ｔｇ＝ＶＤＤ）に達した後、次第に降下していく。やが
て時間Ｔ ４ （（ＪＯＳインバータＩ、の回路閾値く
ＶＩＮ≦Ｃｖｉｏｓインバータ■１の回路閾値）に達す
ると、まず高い閾値をもつＣＭＯＳインバータＩ。
の出力Ｖｕが反転して１１”となる。しかし、この時伝
送？−）Ｍｌはそれまで通り非導通であるから、ＣＭＯ
ＳインバータＩｌの出力ＶＵが変化してもＣＭＯＳイン
バータＩ３ の出力信号ＶＯｔｌＴは変化しない。更に
入力信号ＶＩＮの電位が降下すると、やｙ）ｊ テ時間
Ｔ ５ （ＧＮＤ ≦ＶＩＮ ≦ＣｆＶＩＯ８イアバー
ＪＩ２の回路閾値）に達し、低い閾値をもつＣＭＯＳイ
ンバータＩ２の出力Ｖυも反転して＠１１１になる。こ
の時、伝送ｆ−）Ｍ２は導通であるから、ＣＭＯＳイン
バータＩ３の入力信号ｖＡが“ｏ″がら′１＃へと変化
し、出方信号ｖＯＵ’ｒが反転し“ｏ″となる。これに
より伝送グー）Ｍ！！′ｉ非導通から導通に、Ｍ２は導
通がら非導通に変化する。
送？−）Ｍｌはそれまで通り非導通であるから、ＣＭＯ
ＳインバータＩｌの出力ＶＵが変化してもＣＭＯＳイン
バータＩ３ の出力信号ＶＯｔｌＴは変化しない。更に
入力信号ＶＩＮの電位が降下すると、やｙ）ｊ テ時間
Ｔ ５ （ＧＮＤ ≦ＶＩＮ ≦ＣｆＶＩＯ８イアバー
ＪＩ２の回路閾値）に達し、低い閾値をもつＣＭＯＳイ
ンバータＩ２の出力Ｖυも反転して＠１１１になる。こ
の時、伝送ｆ−）Ｍ２は導通であるから、ＣＭＯＳイン
バータＩ３の入力信号ｖＡが“ｏ″がら′１＃へと変化
し、出方信号ｖＯＵ’ｒが反転し“ｏ″となる。これに
より伝送グー）Ｍ！！′ｉ非導通から導通に、Ｍ２は導
通がら非導通に変化する。
つまり時間Ｔ１０時と同一の状１服に実る。以上のよう
に伝送ダート回路及びＣＭＯＳインバータ回路で構成さ
れた第６図の回路は、それぞれ異なる閾値に設定された
ＣＭＯＳインバータにより伝送ｒ−トの切換え、をコン
トロールする事で入力信号ＶＩＮと出力信号ＶＯＵＴと
の間にヒステリシス特性をもつシュミット・トリが回路
として動作するＯ 上述した第６図のシュミット・トリガ回路によれば、３
個のＣＭＯＳインバータそれぞれで２個ずつのＭＯＳト
ランジスタ素子を使用し、２個の伝送ｒ−トそれぞれで
２個ずつのＭＯＳ ）ランジスタ素子を使用し、合計１
０個の素子を使用しており、前述した従来例では１４個
の素子を必要としたことに比べて使用素子数が約２Ａに
減少している。したがって、このように回路構成が１図
単な第６図のシュミット・トリが回路はＭＯＳ集積回路
の一部として多数使用する場合に、そのチップサイズを
極力曲えることが可能であり、集積回路化に適している
。しかも、第６図のシュミット・トリガ回路は、従来例
と同様に入力信号ＶＩＮが入力するＣＭＯＳインバータ
ＩＩ ＋Ｉｓ ’に構成する各ＶｉＯＳトランジスタ
のノ臂うメータを設定し、各電流増幅率βＮ、βＰの比
によって各インバータ１１ｙ１１の回路閾値を可変する
ことによって、シーミツト幅を自由に可変でき、良好な
ヒステリシス特性を得ることができる。
に伝送ダート回路及びＣＭＯＳインバータ回路で構成さ
れた第６図の回路は、それぞれ異なる閾値に設定された
ＣＭＯＳインバータにより伝送ｒ−トの切換え、をコン
トロールする事で入力信号ＶＩＮと出力信号ＶＯＵＴと
の間にヒステリシス特性をもつシュミット・トリが回路
として動作するＯ 上述した第６図のシュミット・トリガ回路によれば、３
個のＣＭＯＳインバータそれぞれで２個ずつのＭＯＳト
ランジスタ素子を使用し、２個の伝送ｒ−トそれぞれで
２個ずつのＭＯＳ ）ランジスタ素子を使用し、合計１
０個の素子を使用しており、前述した従来例では１４個
の素子を必要としたことに比べて使用素子数が約２Ａに
減少している。したがって、このように回路構成が１図
単な第６図のシュミット・トリが回路はＭＯＳ集積回路
の一部として多数使用する場合に、そのチップサイズを
極力曲えることが可能であり、集積回路化に適している
。しかも、第６図のシュミット・トリガ回路は、従来例
と同様に入力信号ＶＩＮが入力するＣＭＯＳインバータ
ＩＩ ＋Ｉｓ ’に構成する各ＶｉＯＳトランジスタ
のノ臂うメータを設定し、各電流増幅率βＮ、βＰの比
によって各インバータ１１ｙ１１の回路閾値を可変する
ことによって、シーミツト幅を自由に可変でき、良好な
ヒステリシス特性を得ることができる。
なお、第６図のシュミット・トリガ回路においては、Ｃ
ＭＯＳインバータＩ１およびＩｚが第５図における第１
の波形整形回路５１および第２の波形整形回路５２に対
応しており、伝送ｒ −トＭ１ ＊ Ｍ＠およびＣＭＯ
ＳインバータＩ３が第５図における選択回路５３に対応
している。
ＭＯＳインバータＩ１およびＩｚが第５図における第１
の波形整形回路５１および第２の波形整形回路５２に対
応しており、伝送ｒ −トＭ１ ＊ Ｍ＠およびＣＭＯ
ＳインバータＩ３が第５図における選択回路５３に対応
している。
第８図乃至第１４図は、それ、ぞれ本発明のシュミット
・トリガ回路の他の具体的回路例を示すものである。第
８図は、第６図に比べて伝送ｒ−トＭｌ として１個の
ＰチャネルＭＯ８）ランジスタ８１を用い、伝送’／”
−トＭ＝ として１個のＮチャネルＭＯＳ ）ランジス
タ８２を用いた点が異なり、その他は同じであるので第
６図中と同一符号を付している。第９図は、第８図に比
べて伝送ｒ−トＭ１ としてＮチャネルｔｌｉｌ［Ｏ８
）ランラスタ９１ｔｌ−用いると共にインバータＩ３の
後段にＣＭＯＳインバータＩ４を接続し、インパータエ
３の出力ＶＯＵＴを伝送ダートＭ１のｒ−）入力とし、
イン・々−タ■４の出力ｖｏｕｔを伝送ｒ −トＭ禦用
のトランジスタ９２のｒ−ト入力とした点が異なる。第
１０図は、ｓ■ｓ ９図に比べて伝送１’ ）Ｍｔ
ｅＭ意としてそれぞれＰチ′ヤネルＭＯ８）ランジス
タ１０１．１０２を用い、インバータＩ３の出力を伝送
ｒ−）Ｍ、用トランジスタ１０２のｒ−ト入力とし、イ
ンバータ■４の出力を伝送？−）Ｍ、用トランジスタ１
０１のｒ−）入力とした点が異なる。第１１図は、第６
図に比べてそのインバータＩ １ ＋ Ｉ ＊ ニ代
えてノンイン・ぐ−タＮ１１ ＋ ＮＩ２ ｋ用いた点
が異なる。第１２図乃至第１４図は第１１図に対する変
形例であり、前述した第６図に対する変形例である第８
図乃至第１０図と同様に変形されたものであり、この変
形部分に第８図乃至第１０図と同じ符号を付している。
・トリガ回路の他の具体的回路例を示すものである。第
８図は、第６図に比べて伝送ｒ−トＭｌ として１個の
ＰチャネルＭＯ８）ランジスタ８１を用い、伝送’／”
−トＭ＝ として１個のＮチャネルＭＯＳ ）ランジス
タ８２を用いた点が異なり、その他は同じであるので第
６図中と同一符号を付している。第９図は、第８図に比
べて伝送ｒ−トＭ１ としてＮチャネルｔｌｉｌ［Ｏ８
）ランラスタ９１ｔｌ−用いると共にインバータＩ３の
後段にＣＭＯＳインバータＩ４を接続し、インパータエ
３の出力ＶＯＵＴを伝送ダートＭ１のｒ−）入力とし、
イン・々−タ■４の出力ｖｏｕｔを伝送ｒ −トＭ禦用
のトランジスタ９２のｒ−ト入力とした点が異なる。第
１０図は、ｓ■ｓ ９図に比べて伝送１’ ）Ｍｔ
ｅＭ意としてそれぞれＰチ′ヤネルＭＯ８）ランジス
タ１０１．１０２を用い、インバータＩ３の出力を伝送
ｒ−）Ｍ、用トランジスタ１０２のｒ−ト入力とし、イ
ンバータ■４の出力を伝送？−）Ｍ、用トランジスタ１
０１のｒ−）入力とした点が異なる。第１１図は、第６
図に比べてそのインバータＩ １ ＋ Ｉ ＊ ニ代
えてノンイン・ぐ−タＮ１１ ＋ ＮＩ２ ｋ用いた点
が異なる。第１２図乃至第１４図は第１１図に対する変
形例であり、前述した第６図に対する変形例である第８
図乃至第１０図と同様に変形されたものであり、この変
形部分に第８図乃至第１０図と同じ符号を付している。
以上、第８図乃至第１４図の各シュミット・トリガ回路
は、第７図を参照して前述した第６図のシュミット・ト
リガ回路に準じた動作が行なわれる。
は、第７図を参照して前述した第６図のシュミット・ト
リガ回路に準じた動作が行なわれる。
第１５図乃至第２２図は、前記第６図乃至第１０図の各
シュミット・トリが回路に用いられる閾値可変インバー
タの相異なる具体的回路例を示すものである。第１５図
は、定電流源用のＮチャネルＷｉＯＳトランジスタ１５
１を有する差動型の電圧比較回路を利用したものであり
、ｖＤＤは電源電位、ＧＮＤは接地電位、ｖｒｌ、ｆは
問直可変用の基準１圧、ＩＮは入力信号、ＶＧは定覗流
決定用制御成圧、Ｔ１およびＴ３はＰチャネルＭＯ８）
ランジスタ、Ｉ２およびＴ４はＮチャネルＭＯＳ ）ラ
ンジスタである。第１６図は、第１５図の変形例であり
、ｖｒｅｆ入力用およびＩＮ入力用としてそれぞれＮチ
ャネルＭＯＳ トランジスタＴ １’ ｌ Ｔ ｉ
ｆｆ、用い、負荷用としてＰチャネルＭＯ８）ランゾス
タＴ７ ＊ Ｔ！ を用いている。
シュミット・トリが回路に用いられる閾値可変インバー
タの相異なる具体的回路例を示すものである。第１５図
は、定電流源用のＮチャネルＷｉＯＳトランジスタ１５
１を有する差動型の電圧比較回路を利用したものであり
、ｖＤＤは電源電位、ＧＮＤは接地電位、ｖｒｌ、ｆは
問直可変用の基準１圧、ＩＮは入力信号、ＶＧは定覗流
決定用制御成圧、Ｔ１およびＴ３はＰチャネルＭＯ８）
ランジスタ、Ｉ２およびＴ４はＮチャネルＭＯＳ ）ラ
ンジスタである。第１６図は、第１５図の変形例であり
、ｖｒｅｆ入力用およびＩＮ入力用としてそれぞれＮチ
ャネルＭＯＳ トランジスタＴ １’ ｌ Ｔ ｉ
ｆｆ、用い、負荷用としてＰチャネルＭＯ８）ランゾス
タＴ７ ＊ Ｔ！ を用いている。
第１７図は、第１５図に比べて定電流・原用トランゾス
タ１５１を省略したものであり、同様に第１８図は第１
６図に比べて定電流源用トランジスタ１５１を省略した
ものであり、いずれも゛電圧比較回路を利用している。
タ１５１を省略したものであり、同様に第１８図は第１
６図に比べて定電流源用トランジスタ１５１を省略した
ものであり、いずれも゛電圧比較回路を利用している。
第１９図および第２０図は、それぞれ２個のＮチャネル
ＭＯＳ ）ランゾスタ１９１．１９２および２０１．２
０２を用いており、ＩＮＮ入力用トランジスタ１９゜２
０１の閾値電圧を選択設定するものである。
ＭＯＳ ）ランゾスタ１９１．１９２および２０１．２
０２を用いており、ＩＮＮ入力用トランジスタ１９゜２
０１の閾値電圧を選択設定するものである。
同様（第２１図および第２２図は、それぞれ−ＶＤＤ電
位の電源と２個のＰチャネルＭＯ８）ランジスタ２１１
，２１２および２２１，２２２を用いておυ、ＩＮ入力
用トランジスタ２１１゜２２１の閾１ｆｉｆｔＥ圧を選
択設定するものである。
位の電源と２個のＰチャネルＭＯ８）ランジスタ２１１
，２１２および２２１，２２２を用いておυ、ＩＮ入力
用トランジスタ２１１゜２２１の閾１ｆｉｆｔＥ圧を選
択設定するものである。
第２３図乃至第２６図は、前記第１１図乃至第１４図の
各シュミット・トリガ回路に用いられる閾値可変ノンイ
ンバータの相異なる具体的回路例を示すものズあって、
それぞれ第１５図乃至第１８図のインバータにおけるｖ
ｒｅｆ入力とＩＮ入力とを入れ替えたものである。
各シュミット・トリガ回路に用いられる閾値可変ノンイ
ンバータの相異なる具体的回路例を示すものズあって、
それぞれ第１５図乃至第１８図のインバータにおけるｖ
ｒｅｆ入力とＩＮ入力とを入れ替えたものである。
なお、第２７図はシュミット・トリガ回路の変形例を示
している。即ち、第１の回路１０においては、電源電位
ＶＤＤと接立電位ＧＮＤとの間に伝送ｒ−ト用のＰチャ
ネルＭＯＳトランジスタ１１、インバータ用のＰチャネ
ルＭＯＳトランジスタ１２およびＮチャネルＶＩＯ８ト
ランジスタ１３、スイッチ用のＮチャネルＶｉＯ８）ラ
ンジスタ１４が直列に成続され、上記イン・々−タ用ト
ランジスタ１２．１３の各ダートが共通接続されて入力
端となり、この′９ンパータ用トランゾスタ１２゜１３
のＰレイン相１接続点とスイッチ用トランジスタ１４の
ｒ−）とが接続されて出力端となっている。同様に、第
２の回路２０もＰチャネルＭＯ８）ランゾスタ２１．２
２およびＮチャネ゛ルＭＯＳトランゾスタ２３．２４に
より溝成されているが、トランジスタ２２．２３のドレ
イン相互接続点とトランジスタ２１のｆ−）とが接続さ
れて出力端となっている。また、各回路１０゜２０の回
路閾値は相異なるよう゛に（たとえば第２の回路２０の
方が低くなるように）設定されている。そして、入力信
号ＶＩＮが上記各回路１θ。
している。即ち、第１の回路１０においては、電源電位
ＶＤＤと接立電位ＧＮＤとの間に伝送ｒ−ト用のＰチャ
ネルＭＯＳトランジスタ１１、インバータ用のＰチャネ
ルＭＯＳトランジスタ１２およびＮチャネルＶＩＯ８ト
ランジスタ１３、スイッチ用のＮチャネルＶｉＯ８）ラ
ンジスタ１４が直列に成続され、上記イン・々−タ用ト
ランジスタ１２．１３の各ダートが共通接続されて入力
端となり、この′９ンパータ用トランゾスタ１２゜１３
のＰレイン相１接続点とスイッチ用トランジスタ１４の
ｒ−）とが接続されて出力端となっている。同様に、第
２の回路２０もＰチャネルＭＯ８）ランゾスタ２１．２
２およびＮチャネ゛ルＭＯＳトランゾスタ２３．２４に
より溝成されているが、トランジスタ２２．２３のドレ
イン相互接続点とトランジスタ２１のｆ−）とが接続さ
れて出力端となっている。また、各回路１０゜２０の回
路閾値は相異なるよう゛に（たとえば第２の回路２０の
方が低くなるように）設定されている。そして、入力信
号ＶＩＮが上記各回路１θ。
２００Å力端に接続され、各回路１０．２０の出力端は
一括接続されてインバータ３０の入力端に接続され、こ
のインバータ３０の出力端は第１の回路１０の伝送ダー
ト用トランジスタ１１および第２の回路２０のスイッチ
用トランジスタ２４のデートに接続されている。
一括接続されてインバータ３０の入力端に接続され、こ
のインバータ３０の出力端は第１の回路１０の伝送ダー
ト用トランジスタ１１および第２の回路２０のスイッチ
用トランジスタ２４のデートに接続されている。
而して、いまＶＩＮレベルがパ０”のとき、第１の回路
１０のトランジスタ１２がオン、トランジスタ１３がオ
フ、第２の回路２０のトランジスタ２２がオン、トラン
ジスタ２３がオフになり、インバータ３００Å力は″′
１″レベル、出力ｖｏυ丁は“０”レベル、したがって
第１の回路１０のトランジスタ１１．１４は共にオンに
なり、第２の回路２ｏのトランジスタ２１．２４は共に
オフになっている。次に、■！Ｎし４ルが第２の回路２
０の回路閾値以上であって第１の回路１０の回路閾値よ
り低い値になると、第１の回路１０に変化はなく、第２
の回路２ｏにおいてはトランジスタ２２がオフ、トラン
ジスタ２３がオンになり得る状態になるが、インバータ
３０の入出力は変化しない。次に、■！Ｎレベルが第１
の回路１０の回路閾値以上になると、第１の回路１０の
トランジスタ１２がオフ、トランジスタ１３がオンにな
り、インバータ３０の入力は＠０“レベル、出力ｖｏυ
Ｔは′ｌ＃レベル、したがって第２の回路２０のトラン
ジスタ２１．２３＋２４は共にオンになり、第１の回路
１０のトランジスタ１１．１４は共にオフになる。次に
、ｖＩＮレベルが第１の回路１０の回路閾値より低くか
つ第２の回路２ｏの回路閾値以上の値になると、第２の
回路２ｏに変化はなく １．！１の回路ＩＯにおいては
トランジスタ１３がオフ、トランジスタ１２がオンにな
り得る状態になるが、インバータ３０の入出力は変化し
ない。次［、ＶＩＮレベルが第２の回路２ｏの回路閾値
よシ低くなると、第２の回路２ｏのトランジスタ２３が
オフ、トランジスタ２２がオンになり、インバータ３ｏ
の入力は′″１”レベル、出力ＶＯＬＩＴは＠ ０ ＃
レベル、したがって第１の回路１０のトランジスタ１１
．１２．１４は共にオンになυ、第２の回路２ｏのトラ
ンジスタ２）。
１０のトランジスタ１２がオン、トランジスタ１３がオ
フ、第２の回路２０のトランジスタ２２がオン、トラン
ジスタ２３がオフになり、インバータ３００Å力は″′
１″レベル、出力ｖｏυ丁は“０”レベル、したがって
第１の回路１０のトランジスタ１１．１４は共にオンに
なり、第２の回路２ｏのトランジスタ２１．２４は共に
オフになっている。次に、■！Ｎし４ルが第２の回路２
０の回路閾値以上であって第１の回路１０の回路閾値よ
り低い値になると、第１の回路１０に変化はなく、第２
の回路２ｏにおいてはトランジスタ２２がオフ、トラン
ジスタ２３がオンになり得る状態になるが、インバータ
３０の入出力は変化しない。次に、■！Ｎレベルが第１
の回路１０の回路閾値以上になると、第１の回路１０の
トランジスタ１２がオフ、トランジスタ１３がオンにな
り、インバータ３０の入力は＠０“レベル、出力ｖｏυ
Ｔは′ｌ＃レベル、したがって第２の回路２０のトラン
ジスタ２１．２３＋２４は共にオンになり、第１の回路
１０のトランジスタ１１．１４は共にオフになる。次に
、ｖＩＮレベルが第１の回路１０の回路閾値より低くか
つ第２の回路２ｏの回路閾値以上の値になると、第２の
回路２ｏに変化はなく １．！１の回路ＩＯにおいては
トランジスタ１３がオフ、トランジスタ１２がオンにな
り得る状態になるが、インバータ３０の入出力は変化し
ない。次［、ＶＩＮレベルが第２の回路２ｏの回路閾値
よシ低くなると、第２の回路２ｏのトランジスタ２３が
オフ、トランジスタ２２がオンになり、インバータ３ｏ
の入力は′″１”レベル、出力ＶＯＬＩＴは＠ ０ ＃
レベル、したがって第１の回路１０のトランジスタ１１
．１２．１４は共にオンになυ、第２の回路２ｏのトラ
ンジスタ２）。
２４は共にオフになる。
即ち、上述した第２７図の回路も入力ＶＩＮとと出力ｙ
ｏｕｒとの間にヒステリシス特性を持つシーミツト・ト
リガ回路として動作し、第１の回路１０および第２の回
路２ｏの回路閾値をそれぞれ可変設定することによって
シーミツ８幅を自由に可変でき、しかも使用判子数が少
なくて済む。
ｏｕｒとの間にヒステリシス特性を持つシーミツト・ト
リガ回路として動作し、第１の回路１０および第２の回
路２ｏの回路閾値をそれぞれ可変設定することによって
シーミツ８幅を自由に可変でき、しかも使用判子数が少
なくて済む。
上述したように本発明のシュミット・トリガ回路によれ
ば、使用素子数が少なく回路構成が簡単であり、かつシ
ュミット嘱を１由に可変でき良好なヒステリシス特ｉｔ
有するので、集積回路の一部として多数組み込む場合に
そのチラノサイズを甑力抑えることができるなどの利点
がある。
ば、使用素子数が少なく回路構成が簡単であり、かつシ
ュミット嘱を１由に可変でき良好なヒステリシス特ｉｔ
有するので、集積回路の一部として多数組み込む場合に
そのチラノサイズを甑力抑えることができるなどの利点
がある。
【図面の簡単な説明】
第１図は従来のシュミット・トリが回路を示す回路図、
第２図は第１図のＣＭＯＳインバータを取り出して示す
回路図、ｊＪ／Ｉ、３図は第２図のインバータの特性曲
線図、第４図は第１図の回路動作を示すタイミングチャ
ート、第５図は本発明に係るシーミツト・トリガ回路の
基本構成を示すブロック図、第６図は本発明の一実施例
に係るシュミット・トリガ回路を示す回路図、第７図は
第６図の回路動作を示すタイミングチャート、第８図乃
至第１４図はそれぞれ本発明の他の実施例に係るシュミ
ット・トリガ回路を示す回路図、ＩＪ１５図乃至第２２
図はそれぞれ閾値可変インバータを示す回路図、第２３
図の至第２６図はそれぞれ閾値可変ノンインバータを示
す回路図、第２７図はシュミット・トリガ回路の変形例
を示す回路図である。 ５１・・・第１の波形整形回路、５２・・・第２の波形
整形回路、５３・・・選択回路、１１〜工４・・・イン
バータ、Ｎ１１＋Ｎ１１・・・ノンインバータ、Ｍ１＋
Ｍ２・・・伝送ｒ−ト。 出願人代理人 弁理士 伶 江 武 彦ヒ Ｚ （１） ＣＬαフ −０ 第１５図 第１６図 第１９図 第２０″Ｉ 笛１７図 第１８図 第２１図 第２２図 第２３図 第２４図 第２７図 第２５図 ｆＨ２６＠ ＯＵＴ
第２図は第１図のＣＭＯＳインバータを取り出して示す
回路図、ｊＪ／Ｉ、３図は第２図のインバータの特性曲
線図、第４図は第１図の回路動作を示すタイミングチャ
ート、第５図は本発明に係るシーミツト・トリガ回路の
基本構成を示すブロック図、第６図は本発明の一実施例
に係るシュミット・トリガ回路を示す回路図、第７図は
第６図の回路動作を示すタイミングチャート、第８図乃
至第１４図はそれぞれ本発明の他の実施例に係るシュミ
ット・トリガ回路を示す回路図、ＩＪ１５図乃至第２２
図はそれぞれ閾値可変インバータを示す回路図、第２３
図の至第２６図はそれぞれ閾値可変ノンインバータを示
す回路図、第２７図はシュミット・トリガ回路の変形例
を示す回路図である。 ５１・・・第１の波形整形回路、５２・・・第２の波形
整形回路、５３・・・選択回路、１１〜工４・・・イン
バータ、Ｎ１１＋Ｎ１１・・・ノンインバータ、Ｍ１＋
Ｍ２・・・伝送ｒ−ト。 出願人代理人 弁理士 伶 江 武 彦ヒ Ｚ （１） ＣＬαフ −０ 第１５図 第１６図 第１９図 第２０″Ｉ 笛１７図 第１８図 第２１図 第２２図 第２３図 第２４図 第２７図 第２５図 ｆＨ２６＠ ＯＵＴ
Claims (3)
- （１）乱いに相異なる回路閾値に設定されており、斤い
に共通の入力信号をそれぞれの回路閾値で波形整形する
第１の波形整形回路および第２の波形整形回路と、これ
らの各波形整形回路の出力信号がそれぞれ入力として導
かれ、この２個の入力の各論理レベルが一致したタイミ
ングで入力選択を切り換えて出力信号の論理レベルを反
転させる選択回路とを具備することを特徴とするシュミ
ット・トリガ回路。 - （２）前記第１の波形整形回路および第２の波形整形回
路は、それぞれインバータあるいはノンインバー夕であ
ることを特徴とする特許請求の範囲第１項記載のシーミ
ツト・トリガ回路。 - （３）前記選択回路は、前記２個の波形整形囲路の各出
力信号が対応して入力となる２個の伝送ｒ−１と、この
２個の伝送ｒ−トの各出力の共通接続点に入力端が接続
され、その出力が前記２個の伝送ｒ−｝の少なくとも一
方のｒ−ト入力となるインバータとを有する，こと全特
徴とする前記特許請求の範囲ｇｉ項記載のシュミット・
トリガ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185110A JPS5974721A (ja) | 1982-10-21 | 1982-10-21 | シユミツト・トリガ回路 |
| US06/543,294 US4571504A (en) | 1982-10-21 | 1983-10-19 | Schmitt trigger circuit with selection circuit |
| DE8383110534T DE3378736D1 (de) | 1982-10-21 | 1983-10-21 | Schmitt trigger circuit |
| EP83110534A EP0107189B1 (en) | 1982-10-21 | 1983-10-21 | Schmitt trigger circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57185110A JPS5974721A (ja) | 1982-10-21 | 1982-10-21 | シユミツト・トリガ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5974721A true JPS5974721A (ja) | 1984-04-27 |
Family
ID=16165027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57185110A Pending JPS5974721A (ja) | 1982-10-21 | 1982-10-21 | シユミツト・トリガ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4571504A (ja) |
| EP (1) | EP0107189B1 (ja) |
| JP (1) | JPS5974721A (ja) |
| DE (1) | DE3378736D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07193471A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体波形変換回路 |
| DE10017070B4 (de) * | 1999-09-14 | 2006-12-14 | Samsung Electronics Co., Ltd., Suwon | Pufferschaltkreis |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4687954A (en) * | 1984-03-06 | 1987-08-18 | Kabushiki Kaisha Toshiba | CMOS hysteresis circuit with enable switch or natural transistor |
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