JPH0775317B2 - デュアルスロープ波形発生回路 - Google Patents
デュアルスロープ波形発生回路Info
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- JPH0775317B2 JPH0775317B2 JP63251010A JP25101088A JPH0775317B2 JP H0775317 B2 JPH0775317 B2 JP H0775317B2 JP 63251010 A JP63251010 A JP 63251010A JP 25101088 A JP25101088 A JP 25101088A JP H0775317 B2 JPH0775317 B2 JP H0775317B2
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- Japan
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- transistor
- input
- pull
- gate
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はメモリセンスアンプ等のドライバー回路に適用
することができるデュアルスロープ（Dual Slope）波形
発生回路に関し、特にドライブ端のプルアップ（pull u
p）またはプルダウン（pull down）トランジスタのゲー
ト側入力信号の時差を用いたデュアルスロープ（Dual S
lope）波形発生回路に関するものである。
することができるデュアルスロープ（Dual Slope）波形
発生回路に関し、特にドライブ端のプルアップ（pull u
p）またはプルダウン（pull down）トランジスタのゲー
ト側入力信号の時差を用いたデュアルスロープ（Dual S
lope）波形発生回路に関するものである。
（従来の技術） 一般的なデュアルスロープ（Dual Slope）波形発生回路
は、時差を持つ二つの同一位相の入力信号を使用するよ
うになる。これらの二つの入力信号は、第５図に示され
ているごとく、トランジスタM6とトランジスタM7とを順
次タンオン（Turn on）させ、出力信号OUTcにデュアル
スロープ（Dual Slope）を与えるようになる。すなわ
ち、入力信号INがロウレベルからハイレベルに切り換え
時、入力信号INaによってはトランジスタM7がタンオン
（Turn on）されて出力信号OUTcに一時スロープを与
え、次に上記入力信号INaに対して同相であり、かつ一
定な時差を持つ入力信号INbによってはトランジスタM6
がタンオン（Turn on）されて出力信号OUTcに二次スロ
ープを与えるようになる。また、上記入力信号INaと入
力信号INbとの時差が逆となる場合にも、出力信号OUTc
には上記と同様のデュアルスロープ（Dual Slope）を示
すようになる。
は、時差を持つ二つの同一位相の入力信号を使用するよ
うになる。これらの二つの入力信号は、第５図に示され
ているごとく、トランジスタM6とトランジスタM7とを順
次タンオン（Turn on）させ、出力信号OUTcにデュアル
スロープ（Dual Slope）を与えるようになる。すなわ
ち、入力信号INがロウレベルからハイレベルに切り換え
時、入力信号INaによってはトランジスタM7がタンオン
（Turn on）されて出力信号OUTcに一時スロープを与
え、次に上記入力信号INaに対して同相であり、かつ一
定な時差を持つ入力信号INbによってはトランジスタM6
がタンオン（Turn on）されて出力信号OUTcに二次スロ
ープを与えるようになる。また、上記入力信号INaと入
力信号INbとの時差が逆となる場合にも、出力信号OUTc
には上記と同様のデュアルスロープ（Dual Slope）を示
すようになる。
一方、他のデュアルスロープ（Dual Slope）波形発生回
路であって、第６図に図示したようにDCパス（path）を
使用する回路がある。ここでは、先ず入力信号INaでト
ランジスタM8，M9をタンオン（Turn on）させて出力信
号OUTcに上記トランジスタM8，M9の抵抗比による一時ス
ロープを与え、上記入力信号INaに対して時差を持って
入る入力信号INbでトランジスタM6をタンオン（Turn o
n）させて出力信号OUTcに二次スロープを与える。
路であって、第６図に図示したようにDCパス（path）を
使用する回路がある。ここでは、先ず入力信号INaでト
ランジスタM8，M9をタンオン（Turn on）させて出力信
号OUTcに上記トランジスタM8，M9の抵抗比による一時ス
ロープを与え、上記入力信号INaに対して時差を持って
入る入力信号INbでトランジスタM6をタンオン（Turn o
n）させて出力信号OUTcに二次スロープを与える。
（発明が解決しようとする課題） しかしながら、上記のごとく従来のデュアルスロープ
（Dual Slope）波形発生回路では、同一位相の二つの入
力信号に時差を与えるための遅延回路が必要となるので
回路を設計する際、レイアウトの面積が増加される問題
がある。特に、遅延手段で抵抗素子を用いる場合にレイ
アウト面積の増加は極めて甚だしい問題になる。また、
DCパス（path）を使用する場合の例は、動作電流の増加
による不必要な電力消耗を招来するようになる。
（Dual Slope）波形発生回路では、同一位相の二つの入
力信号に時差を与えるための遅延回路が必要となるので
回路を設計する際、レイアウトの面積が増加される問題
がある。特に、遅延手段で抵抗素子を用いる場合にレイ
アウト面積の増加は極めて甚だしい問題になる。また、
DCパス（path）を使用する場合の例は、動作電流の増加
による不必要な電力消耗を招来するようになる。
本発明はこのような点を解消するもので、本発明の目的
は、回路動作時DCパス（path）の形成による不必要な電
力消耗が防止され、回路の集積化時、そのレイアウト面
積が減るデュアルスロープ（Dual Slope）波形発生回路
を提供することにある。
は、回路動作時DCパス（path）の形成による不必要な電
力消耗が防止され、回路の集積化時、そのレイアウト面
積が減るデュアルスロープ（Dual Slope）波形発生回路
を提供することにある。
（課題を解決するための手段） 本発明の特徴は、プルアップ（pull up）ダウン（Dow
n）トランジスタのドライバー出力端を持つデュアルス
ロープ（Dual Slope）波形発生回路において、プルアッ
プ（pull up）トランジスタ又はプルダウン（pull dow
n）トランジスタのゲートに伝達トランジスタを通過し
た入力信号が入力されるようにし、上記伝達トランジス
タはインバータによって遅延され、かつ逆位相となる入
力信号とフィードバックされる出力信号とで各々順次的
に制御するようにして、遅延反転される入力信号によっ
て出力信号に一次スロープを与え、フィードバックされ
る出力信号によって出力信号に二次スロープを与えるデ
ュアルスロープ（Dual Slope）波形回路にある。
n）トランジスタのドライバー出力端を持つデュアルス
ロープ（Dual Slope）波形発生回路において、プルアッ
プ（pull up）トランジスタ又はプルダウン（pull dow
n）トランジスタのゲートに伝達トランジスタを通過し
た入力信号が入力されるようにし、上記伝達トランジス
タはインバータによって遅延され、かつ逆位相となる入
力信号とフィードバックされる出力信号とで各々順次的
に制御するようにして、遅延反転される入力信号によっ
て出力信号に一次スロープを与え、フィードバックされ
る出力信号によって出力信号に二次スロープを与えるデ
ュアルスロープ（Dual Slope）波形回路にある。
（実施例） 以下、添付した本発明の一実施例の図示を参照して本発
明を詳細に説明する。
明を詳細に説明する。
第１図に示すように、PMOSのプルアップ（pul up）トラ
ンジスタM5のゲートには入力信号INが直接入力するよう
に連結され、NMOSのプルダウン（pull down）トランジ
スタM6のゲートには入力信号INが伝達トランジスタＢを
通って入力するように連結され、上記伝達トランジスタ
ＢはインバータＡを経りながら遅延され、かつ逆位相と
なる入力信号INとフィードバックされる出力信号UOTと
で制御するように連結される。上記遅延及び逆位相を得
るためのインバータＡはP,NMOSトランジスタM1，M2から
構成され、上記伝達トランジスタＢは並列接続のP,NMOS
トランジスタM4，M3から構成される。上記P,NMOSトラン
ジスタM4，M3の各ゲートには各々フィードバックされる
出力信号OUTと、インバータＡによって遅延反転される
入力信号INが入力するように連結される。
ンジスタM5のゲートには入力信号INが直接入力するよう
に連結され、NMOSのプルダウン（pull down）トランジ
スタM6のゲートには入力信号INが伝達トランジスタＢを
通って入力するように連結され、上記伝達トランジスタ
ＢはインバータＡを経りながら遅延され、かつ逆位相と
なる入力信号INとフィードバックされる出力信号UOTと
で制御するように連結される。上記遅延及び逆位相を得
るためのインバータＡはP,NMOSトランジスタM1，M2から
構成され、上記伝達トランジスタＢは並列接続のP,NMOS
トランジスタM4，M3から構成される。上記P,NMOSトラン
ジスタM4，M3の各ゲートには各々フィードバックされる
出力信号OUTと、インバータＡによって遅延反転される
入力信号INが入力するように連結される。
また、第２図は本発明の他の実施例示図であって、伝達
トランジスタＢをプルアップ（pull up）トランジスタM
5のゲート側におき、上記伝達トランジスタＢを構成す
るP,NMOSトランジスタM4′，M3′は各々上記インバータ
Ａを経た入力信号INとフィードバックされる出力信号OU
Tで制御するように連結される。
トランジスタＢをプルアップ（pull up）トランジスタM
5のゲート側におき、上記伝達トランジスタＢを構成す
るP,NMOSトランジスタM4′，M3′は各々上記インバータ
Ａを経た入力信号INとフィードバックされる出力信号OU
Tで制御するように連結される。
以下、このような本発明の作用及び効果を説明する。
第１図において、入力信号INがロウレベルからハイレベ
ルに切り換わると、プルアップ（pull up）トランジス
タM5はオフされ、伝達トランジスタＢのNMOSトランジス
タM3のゲートには、インバータＡによる遅延時間の間ハ
イレベルが入力される。
ルに切り換わると、プルアップ（pull up）トランジス
タM5はオフされ、伝達トランジスタＢのNMOSトランジス
タM3のゲートには、インバータＡによる遅延時間の間ハ
イレベルが入力される。
これによって、プルダウン（pull down）トランジスタM
6のゲート側にはチャージが蓄積され、このチャージに
よって上記プルダウン（pull down）トランジスタM6が
オンにされてドライブ出力端のチャージを徐々に取り出
せるようになる。
6のゲート側にはチャージが蓄積され、このチャージに
よって上記プルダウン（pull down）トランジスタM6が
オンにされてドライブ出力端のチャージを徐々に取り出
せるようになる。
この際、出力信号OUTは第３図に示すごとく、一次スロ
ープを持つようになる。
ープを持つようになる。
この後、ドライブ出力端のチャージが引出されて、出力
信号OUTのレベルが入力信号INのレベルから伝達トラン
ジスタＢのPMOSトランジスタM4のスレッショルド電圧VT
ほど降下されたレベルとなると、上記PMOSトランジスタ
M4がタンオン（Turn on）される。
信号OUTのレベルが入力信号INのレベルから伝達トラン
ジスタＢのPMOSトランジスタM4のスレッショルド電圧VT
ほど降下されたレベルとなると、上記PMOSトランジスタ
M4がタンオン（Turn on）される。
従って、上記プルダウン（pull down）トランジスタM6
が完全にオンされてドライブ出力端の残りのチャージを
迅速に取り出すので、出力信号OUTは第３図に示すよう
な二次スロープ２を持つようになる。
が完全にオンされてドライブ出力端の残りのチャージを
迅速に取り出すので、出力信号OUTは第３図に示すよう
な二次スロープ２を持つようになる。
一方、本発明の他の実施例の第２図に示すごとき回路で
は入力信号INがハイレベルからロウレベルに切り換わる
時、出力信号OUTにはデュアルスロープ（Dual Slope）
が現わるようになる。これを説明すると次の通りであ
る。
は入力信号INがハイレベルからロウレベルに切り換わる
時、出力信号OUTにはデュアルスロープ（Dual Slope）
が現わるようになる。これを説明すると次の通りであ
る。
入力信号INがロウレベルにされると、プルダウン（pull
down）トランジスタM6はオフされ伝達トランジスタＢ
のPMOSトランジスタＭ′4のゲートにはインバータＡに
よる遅延時間の間ロウレベルが入力される。これによっ
て、プルアップ（pull up）トランジスタM5のゲート側
に蓄積されたチャージは徐々に入力端側に引出されるの
で、上記プルアップ（pull up）トランジスタM5は徐々
にオンされ、第４図に示すように、ドライブ出力端に
は、Vccによるチャージの量が徐々に増加するようにな
る。この際、出力信号OUTの一次スロープ１′が得られ
る。この後、ドライブ出力端のチャージが増加されて出
力信号OUTのレベルが入力信号INのレベルより伝達トラ
ンジスタＢのNMOSトランジスタM3′のスレッショルド電
圧VT′ほど上昇されたレベルとなると、上記NMOSトラン
ジスタM3′がタンオン（Turn on）される。
down）トランジスタM6はオフされ伝達トランジスタＢ
のPMOSトランジスタＭ′4のゲートにはインバータＡに
よる遅延時間の間ロウレベルが入力される。これによっ
て、プルアップ（pull up）トランジスタM5のゲート側
に蓄積されたチャージは徐々に入力端側に引出されるの
で、上記プルアップ（pull up）トランジスタM5は徐々
にオンされ、第４図に示すように、ドライブ出力端に
は、Vccによるチャージの量が徐々に増加するようにな
る。この際、出力信号OUTの一次スロープ１′が得られ
る。この後、ドライブ出力端のチャージが増加されて出
力信号OUTのレベルが入力信号INのレベルより伝達トラ
ンジスタＢのNMOSトランジスタM3′のスレッショルド電
圧VT′ほど上昇されたレベルとなると、上記NMOSトラン
ジスタM3′がタンオン（Turn on）される。
従って上記プルアップ（pull up）トランジスタM5のゲ
ート側チャージは迅速に取り出されるので、上記プルア
ップ（pull up）トランジスタM5が完全にオンされてド
ライブ出力端の出力信号OUTは、第４図に示すように、
急激な二次スロープ２′をなしてVccレベルに達するこ
とになる。
ート側チャージは迅速に取り出されるので、上記プルア
ップ（pull up）トランジスタM5が完全にオンされてド
ライブ出力端の出力信号OUTは、第４図に示すように、
急激な二次スロープ２′をなしてVccレベルに達するこ
とになる。
上記のように、添付図面によって説明された本発明は一
実施例示のものだけであり、プルアップ（pull up）ト
ランジスタ又はプルダウン（pull down）トランジスタ
のゲート側に伝達トランジスタをおき、この伝達トラン
ジスタを制御する信号で、入力信号に対して位相が逆に
なりながら遅延させる如何なる手段と、ドライブ出力信
号をフィードバックさせる如何なる手段とを用いること
ができるのはいうまでもない。
実施例示のものだけであり、プルアップ（pull up）ト
ランジスタ又はプルダウン（pull down）トランジスタ
のゲート側に伝達トランジスタをおき、この伝達トラン
ジスタを制御する信号で、入力信号に対して位相が逆に
なりながら遅延させる如何なる手段と、ドライブ出力信
号をフィードバックさせる如何なる手段とを用いること
ができるのはいうまでもない。
［発明の効果］ 以上で説明したのごとき、本発明は回路動作時、パス
（path）が防止されることによって不必要な電力消耗を
防止することができ、かつ別の遅延回路を必要としない
回路構成の単純化によって、レイアウト面積を減少する
ことができる等の効果があるのである。
（path）が防止されることによって不必要な電力消耗を
防止することができ、かつ別の遅延回路を必要としない
回路構成の単純化によって、レイアウト面積を減少する
ことができる等の効果があるのである。
第１図は本発明の一実施例の回路図、 第２図は本発明の他の実施例の回路図、 第３図は第１図の入、出力信号波形図、 第４図は第２図の入、出力信号波形図、 第５図及び第６図は従来の回路図である。 Ａ…インバータ Ｂ…伝達トランジスタ M5…プルアップ（pull up）トランジスタ M6…プルダウン（pull down）トランジスタ
Claims (3)
- 【請求項１】ステップ波形の信号を受け、デュアルスロ
ープ波形の信号を出力するデュアルスロープ波形発生回
路にして、 第１端子、第２端子、ゲート端子を有し、第１端子はハ
イレベル電位に保持され、ゲート端子にローレベル信号
が入力されるとき第１、第２端子が導通されるプルアッ
プトランジスタ（M5）と、 第１端子、第２端子、ゲート端子を有し、第１端子は前
記プルアップトランジスタ（M5）の第２端子に接続さ
れ、第２端子はローレベル電位に保持され、ゲート端子
にハイレベル信号が入力されるとき第１、第２端子が導
通されるプルダウントランジスタ（M6）と、 第１端子、第２端子、第１ゲート端子、第２ゲート端子
を有し、第２端子は前記プルダウントランジスタ（M6）
のゲート端子に接続され、第２ゲート端子は前記プルア
ップトランジスタ（M5）の第２端子とプルダウントラン
ジスタ（M6）の第１端子の接続点に接続され、第１ゲー
ト端子にハイレベル信号が入力されるときまたは第２ゲ
ート端子にローレベル信号が入力されるとき第１、第２
端子が導通される伝達トランジスタ（Ｂ）と、 入力端子および出力端子を有し、出力端子は前記伝達ト
ランジスタ（Ｂ）の第１ゲート端子に接続され、入力端
子に信号が入力されると所定遅延時間のあと前記入力信
号と逆位相の信号を出力端子に出力するインバータ
（Ａ）と、を供え、 前記プルアップトランジスタ（M5）のゲート端子、イン
バータ（Ａ）の入力端子、および伝達トランジスタ
（Ｂ）の第１端子を相互に接続して入力端子とし、前記
前記プルアップトランジスタ（M5）の第２端子とプルダ
ウントランジスタ（M6）の第１端子の接続点を出力端子
とすることを特徴とするデュアルスロープ波形発生回
路。 - 【請求項２】ステップ波形の信号を受け、デュアルスロ
ープ波形の信号を出力するデュアルスロープ波形発生回
路にして、 第１端子、第２端子、ゲート端子を有し、第１端子はハ
イレベル電位に保持され、ゲート端子にローレベル信号
が入力されるとき第１、第２端子が導通されるプルアッ
プトランジスタ（M5）と、 第１端子、第２端子、ゲート端子を有し、第１端子は前
記プルアップトランジスタ（M5）の第２端子に接続さ
れ、第２端子はローレベル電位に保持され、ゲート端子
にハイレベル信号が入力されるとき第１、第２端子が導
通されるプルダウントランジスタ（M6）と、 第１端子、第２端子、第１ゲート端子、第２ゲート端子
を有し、第２端子は前記プルアップトランジスタ（M5）
のゲート端子に接続され、第１ゲート端子は前記プルア
ップトランジスタ（M5）の第２端子とプルダウントラン
ジスタ（M6）の第１端子の接続点に接続され、第１ゲー
ト端子にハイレベル信号が入力されるときまたは第２ゲ
ート端子にローレベル信号が入力されるとき第１、第２
端子が導通される伝達トランジスタ（Ｂ）と、 入力端子および出力端子を有し、出力端子は前記伝達ト
ランジスタ（Ｂ）の第２ゲート端子に接続され、入力端
子に信号が入力されると所定遅延時間のあと前記入力信
号と逆位相の信号を出力端子に出力するインバータ
（Ａ）と、を供え、 前記プルダウントランジスタ（M6）のゲート端子、イン
バータ（Ａ）の入力端子、および伝達トランジスタ
（Ｂ）の第１端子を相互に接続して入力端子とし、前記
前記プルアップトランジスタ（M5）の第２端子とプルダ
ウントランジスタ（M6）の第１端子の接続点を出力端子
とすることを特徴とするデュアルスロープ波形発生回
路。 - 【請求項３】前記伝達トランジスタ（Ｂ）は、NMOSトラ
ンジスタ（M3）とPMOSトランジスタ（M4）とを並列接続
してなり、前記第１ゲート端子は、NMOSトランジスタ
（M3）のゲート端子からなり、第２ゲート端子は、PMOS
トランジスタ（M4）のゲート端子からなることを特徴と
する請求項１又は２に記載のデュアルスロープ波形発生
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019870014053A KR900008436B1 (ko) | 1987-12-08 | 1987-12-08 | 듀얼 슬로프 파형 발생회로 |
| KR87-14053 | 1987-12-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01174010A JPH01174010A (ja) | 1989-07-10 |
| JPH0775317B2 true JPH0775317B2 (ja) | 1995-08-09 |
Family
ID=19266795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63251010A Expired - Lifetime JPH0775317B2 (ja) | 1987-12-08 | 1988-10-06 | デュアルスロープ波形発生回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4894560A (ja) |
| JP (1) | JPH0775317B2 (ja) |
| KR (1) | KR900008436B1 (ja) |
| FR (1) | FR2624328B1 (ja) |
| GB (1) | GB2213668B (ja) |
| NL (1) | NL193335C (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5004936A (en) * | 1989-03-31 | 1991-04-02 | Texas Instruments Incorporated | Non-loading output driver circuit |
| US4958093A (en) * | 1989-05-25 | 1990-09-18 | International Business Machines Corporation | Voltage clamping circuits with high current capability |
| US5121013A (en) * | 1990-02-12 | 1992-06-09 | Advanced Micro Devices, Inc. | Noise reducing output buffer circuit with feedback path |
| KR920010346B1 (ko) * | 1990-05-23 | 1992-11-27 | 삼성전자 주식회사 | 반도체 메모리의 센스앰프 구동회로 |
| US5241221A (en) * | 1990-07-06 | 1993-08-31 | North American Philips Corp., Signetics Div. | CMOS driver circuit having reduced switching noise |
| US5319252A (en) * | 1992-11-05 | 1994-06-07 | Xilinx, Inc. | Load programmable output buffer |
| US5448181A (en) * | 1992-11-06 | 1995-09-05 | Xilinx, Inc. | Output buffer circuit having reduced switching noise |
| JP3194636B2 (ja) * | 1993-01-12 | 2001-07-30 | 三菱電機株式会社 | レベル変換回路、レベル変換回路を内蔵したエミュレータ用マイクロコンピュータ、レベル変換回路を内蔵したピギーバックマイクロコンピュータ、レベル変換回路を内蔵したエミュレートシステム及びレベル変換回路を内蔵したｌｓｉテストシステム |
| US5481500A (en) * | 1994-07-22 | 1996-01-02 | International Business Machines Corporation | Precharged bit decoder and sense amplifier with integrated latch usable in pipelined memories |
| JP3442149B2 (ja) * | 1994-07-28 | 2003-09-02 | 富士通株式会社 | 半導体回路 |
| FR2847354B1 (fr) * | 2002-11-18 | 2005-01-28 | Atmel Nantes Sa | Circuit tampon de sortie a commande en tension differee, et composant integre correspondant |
| JP4015937B2 (ja) * | 2002-12-06 | 2007-11-28 | 松下電器産業株式会社 | デューティ比補正回路 |
| US9162255B1 (en) * | 2010-01-13 | 2015-10-20 | Fujifilm Sonosite, Inc. | Tunable ultrasound transmitter |
| US8188773B1 (en) * | 2011-03-29 | 2012-05-29 | King Fahd University Of Petroleum & Minerals | Voltage-controlled dual-slope square and triangular waveform generator |
| US9467143B1 (en) | 2015-09-24 | 2016-10-11 | Qualcomm Incorporated | Inversely proportional voltage-delay buffers for buffering data according to data voltage levels |
| DE102021111796A1 (de) * | 2021-03-19 | 2022-09-22 | Infineon Technologies Ag | Hochgeschwindigkeitsdigitalsignaltreiber mit niedrigem leistungsverbrauch |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5974721A (ja) * | 1982-10-21 | 1984-04-27 | Toshiba Corp | シユミツト・トリガ回路 |
| JPH07107978B2 (ja) * | 1985-11-07 | 1995-11-15 | ロ−ム株式会社 | Ｃ−ｍｏｓ回路 |
-
1987
- 1987-12-08 KR KR1019870014053A patent/KR900008436B1/ko not_active IP Right Cessation
-
1988
- 1988-09-16 US US07/247,048 patent/US4894560A/en not_active Expired - Lifetime
- 1988-09-28 GB GB8822742A patent/GB2213668B/en not_active Expired - Lifetime
- 1988-09-29 NL NL8802390A patent/NL193335C/nl not_active IP Right Cessation
- 1988-10-06 JP JP63251010A patent/JPH0775317B2/ja not_active Expired - Lifetime
- 1988-10-07 FR FR8813175A patent/FR2624328B1/fr not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2213668B (en) | 1991-11-27 |
| FR2624328A1 (fr) | 1989-06-09 |
| KR890011209A (ko) | 1989-08-14 |
| KR900008436B1 (ko) | 1990-11-20 |
| JPH01174010A (ja) | 1989-07-10 |
| NL193335B (nl) | 1999-02-01 |
| US4894560A (en) | 1990-01-16 |
| GB8822742D0 (en) | 1988-11-02 |
| GB2213668A (en) | 1989-08-16 |
| NL8802390A (nl) | 1989-07-03 |
| FR2624328B1 (fr) | 1992-10-30 |
| NL193335C (nl) | 1999-06-02 |
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