JPH07254850A - 同相信号出力回路、逆相信号出力回路及び二相信号出力回路 - Google Patents
同相信号出力回路、逆相信号出力回路及び二相信号出力回路Info
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- JPH07254850A JPH07254850A JP6045778A JP4577894A JPH07254850A JP H07254850 A JPH07254850 A JP H07254850A JP 6045778 A JP6045778 A JP 6045778A JP 4577894 A JP4577894 A JP 4577894A JP H07254850 A JPH07254850 A JP H07254850A
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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Abstract
(57)【要約】
【目的】 １相信号から２相信号を生成して出力するに
当たり、ＢｉＣＭＯＳによる素子の入力信号の極性を利
用して、必要最小限の信号の通過経路で、２相信号のデ
ィレイを略等しくすることを可能にする。 【構成】 入力端子３からの信号／ＥＮと逆相の信号／
φをインバータ１で作り、入力端子３からの信号／ＥＮ
と同相の信号φをインバータ８、２で作り出す回路にお
いて、信号／ＥＮのハイレベルからロウレベルへの遷移
時には、バイポーラトランジスタトランジスタ３５を瞬
間的にオンさせて、強制的に出力端子５をロウレベルに
確定させ、信号／ＥＮをロウレベルからハイレベルに遷
移した場合には、他の回路に先がけてトランジスタ１０
をオンさせて、強制的に出力端子５をハイレベルに確定
することにより、信号／ＥＮのレベル遷移から、出力端
子４の信号／φのレベル遷移までのディレイ時間と、出
力端子５の信号φのレベル遷移までのディレイ時間を、
ほぼ同じに合わせることにより、信号φと信号／φの位
相関係を理想的にもってゆく。
当たり、ＢｉＣＭＯＳによる素子の入力信号の極性を利
用して、必要最小限の信号の通過経路で、２相信号のデ
ィレイを略等しくすることを可能にする。 【構成】 入力端子３からの信号／ＥＮと逆相の信号／
φをインバータ１で作り、入力端子３からの信号／ＥＮ
と同相の信号φをインバータ８、２で作り出す回路にお
いて、信号／ＥＮのハイレベルからロウレベルへの遷移
時には、バイポーラトランジスタトランジスタ３５を瞬
間的にオンさせて、強制的に出力端子５をロウレベルに
確定させ、信号／ＥＮをロウレベルからハイレベルに遷
移した場合には、他の回路に先がけてトランジスタ１０
をオンさせて、強制的に出力端子５をハイレベルに確定
することにより、信号／ＥＮのレベル遷移から、出力端
子４の信号／φのレベル遷移までのディレイ時間と、出
力端子５の信号φのレベル遷移までのディレイ時間を、
ほぼ同じに合わせることにより、信号φと信号／φの位
相関係を理想的にもってゆく。
Description
【０００１】
【産業上の利用分野】この発明は信号出力装置に係り、
ＢｉＣＭＯＳ回路において、１相入力を受けて生成され
る２相信号の位相制御に関する。
ＢｉＣＭＯＳ回路において、１相入力を受けて生成され
る２相信号の位相制御に関する。
【０００２】
従来例１．図４は、従来例１の信号出力装置の回路図で
ある。図において示すように、入力端子３に入力された
信号はインバータ１で反転され、出力端子４に、入力信
号と逆相の信号／φとして出力される。また、入力信号
は、インバータ１で反転され、更にインバータ２で反転
され、入力信号と同相の信号φとして出力端子５に出力
される。
ある。図において示すように、入力端子３に入力された
信号はインバータ１で反転され、出力端子４に、入力信
号と逆相の信号／φとして出力される。また、入力信号
は、インバータ１で反転され、更にインバータ２で反転
され、入力信号と同相の信号φとして出力端子５に出力
される。
【０００３】以上述べたような構成において、次にその
動作を説明する。入力端子３から入力された信号はイン
バータ１で反転され、入力とは逆相の信号として、出力
端子４に信号／φとして出力される。
動作を説明する。入力端子３から入力された信号はイン
バータ１で反転され、入力とは逆相の信号として、出力
端子４に信号／φとして出力される。
【０００４】一方、インバータ１で反転された入力信号
は、インバータ２で更に反転され、出力端子４に出力さ
れる信号／φとは逆相の信号φとして、出力端子５に出
力される。
は、インバータ２で更に反転され、出力端子４に出力さ
れる信号／φとは逆相の信号φとして、出力端子５に出
力される。
【０００５】したがって、論理的には、出力端子４に出
力される信号／φと、出力端子５に出力される信号φ
は、完全に逆相になっているはずであるが、実際には、
インバータ２のディレイにより、相互の位相関係は正確
ではない。
力される信号／φと、出力端子５に出力される信号φ
は、完全に逆相になっているはずであるが、実際には、
インバータ２のディレイにより、相互の位相関係は正確
ではない。
【０００６】つまり、図６の波形図に示すように、同図
（Ａ）に示すような入力信号ＩＮに対して、出力端子４
からの出力信号／φは、インバータ１のディレイ時間分
遅れ、出力端子５からの出力信号φはインバータ１、２
のディレイ時間分遅れる。
（Ａ）に示すような入力信号ＩＮに対して、出力端子４
からの出力信号／φは、インバータ１のディレイ時間分
遅れ、出力端子５からの出力信号φはインバータ１、２
のディレイ時間分遅れる。
【０００７】したがって、同図（Ａ）に示すように、時
刻ｔ１に入力信号が立ち上がり、時刻ｔ４に入力信号が
立ち下がるとすると、出力端子４からの信号／φは、同
図（Ｂ）に示すように、インバータ１のディレイに対応
するディレイ時間Ｔ１だけ遅れて、時刻ｔ２に立ち下が
り、時刻ｔ５に立ち上がる。また、出力端子５からの信
号φは、同図（Ｃ）に示すように、インバータ１とイン
バータ２のディレイの合計に対応するディレイ時間Ｔ２
だけ遅れて、時刻ｔ３に立ち上がり、時刻ｔ６に立ち下
がる。
刻ｔ１に入力信号が立ち上がり、時刻ｔ４に入力信号が
立ち下がるとすると、出力端子４からの信号／φは、同
図（Ｂ）に示すように、インバータ１のディレイに対応
するディレイ時間Ｔ１だけ遅れて、時刻ｔ２に立ち下が
り、時刻ｔ５に立ち上がる。また、出力端子５からの信
号φは、同図（Ｃ）に示すように、インバータ１とイン
バータ２のディレイの合計に対応するディレイ時間Ｔ２
だけ遅れて、時刻ｔ３に立ち上がり、時刻ｔ６に立ち下
がる。
【０００８】従来例２．図５は、従来例２の信号出力装
置の回路図である。図において示すように、入力端子３
からの入力信号ＩＮはインバータ１、８、６に与えられ
る。インバータ６の出力はＮＰＮトランジスタ９のベー
スに与えられる。トランジスタ９のコレクタは電源電位
Ｖｃｃにプルアップされ、エミッタはインバータ１の出
力と共に出力端子４に接続される。一方、インバータ８
の出力はインバータ７、２に与えられる。そして、イン
バータ７の出力はＮＰＮトランジスタ１０のベースに与
えられる。トランジスタ１０のコレクタは電源電位Ｖｃ
ｃにプルアップされ、インバータ２の出力と共に出力端
子５に接続される。
置の回路図である。図において示すように、入力端子３
からの入力信号ＩＮはインバータ１、８、６に与えられ
る。インバータ６の出力はＮＰＮトランジスタ９のベー
スに与えられる。トランジスタ９のコレクタは電源電位
Ｖｃｃにプルアップされ、エミッタはインバータ１の出
力と共に出力端子４に接続される。一方、インバータ８
の出力はインバータ７、２に与えられる。そして、イン
バータ７の出力はＮＰＮトランジスタ１０のベースに与
えられる。トランジスタ１０のコレクタは電源電位Ｖｃ
ｃにプルアップされ、インバータ２の出力と共に出力端
子５に接続される。
【０００９】以上述べたような構成において、次にその
動作を説明する。入力端子３の入力信号ＩＮが、ハイレ
ベルからロウレベルに立ち下がると、インバータ１、８
はそれぞれの出力をハイレベルにする。インバータ６の
出力がハイレベルになると、トランジスタ９がオンし
て、インバータ１の出力端子、つまり、出力端子４の信
号／φを電源電位Ｖｃｃに向かってハイレベルに引き上
げる。つまり、トランジスタ９は出力端子４をロウレベ
ルからハイレベルに引き上げる場合に、そのドライブ能
力を高め、出力端子４に接続される負荷が重い場合に、
スピードアップのために作用する。
動作を説明する。入力端子３の入力信号ＩＮが、ハイレ
ベルからロウレベルに立ち下がると、インバータ１、８
はそれぞれの出力をハイレベルにする。インバータ６の
出力がハイレベルになると、トランジスタ９がオンし
て、インバータ１の出力端子、つまり、出力端子４の信
号／φを電源電位Ｖｃｃに向かってハイレベルに引き上
げる。つまり、トランジスタ９は出力端子４をロウレベ
ルからハイレベルに引き上げる場合に、そのドライブ能
力を高め、出力端子４に接続される負荷が重い場合に、
スピードアップのために作用する。
【００１０】一方、入力端子３への入力信号ＩＮが、ハ
イレベルからロウレベルに立ち下がると、インバータ８
はその出力をハイレベルにする。その結果、インバータ
７、２はその出力をロウレベルとする。したがって、イ
ンバータ７の出力がベースに与えられているトランジス
タ１０はオフし、出力端子５に出力される信号φはロウ
レベルとなる。
イレベルからロウレベルに立ち下がると、インバータ８
はその出力をハイレベルにする。その結果、インバータ
７、２はその出力をロウレベルとする。したがって、イ
ンバータ７の出力がベースに与えられているトランジス
タ１０はオフし、出力端子５に出力される信号φはロウ
レベルとなる。
【００１１】これに対して、入力端子３への入力信号Ｉ
Ｎが、ロウレベルからハイレベルに立ち下がると、イン
バータ１、８はそれぞれの出力をロウレベルにする。イ
ンバータ６の出力がロウレベルになると、トランジスタ
９がオフして、インバータ１の出力端子を電源電位Ｖｃ
ｃから切り離す。一方、出力端子５にはインバータ１を
通じて、ロウレベルの信号／φが出力される。
Ｎが、ロウレベルからハイレベルに立ち下がると、イン
バータ１、８はそれぞれの出力をロウレベルにする。イ
ンバータ６の出力がロウレベルになると、トランジスタ
９がオフして、インバータ１の出力端子を電源電位Ｖｃ
ｃから切り離す。一方、出力端子５にはインバータ１を
通じて、ロウレベルの信号／φが出力される。
【００１２】一方、入力端子３への入力信号ＩＮが、ロ
ウレベルからハイレベルに立ち上がると、インバータ８
はその出力をロウレベルにする。その結果、インバータ
７、２はその出力をハイレベルとする。したがって、イ
ンバータ７の出力がベースに与えられているトランジス
タ１０はオンし、インバータ２の出力側、つまり出力端
子５をロウレベルからハイレベルに引き上げる。その結
果、出力端子５に出力される信号φがハイレベルとな
る。この場合、トランジスタ１０によりそのドライブ能
力が高まり、出力端子４に接続される負荷が重い場合
に、スピードアップのために作用する。
ウレベルからハイレベルに立ち上がると、インバータ８
はその出力をロウレベルにする。その結果、インバータ
７、２はその出力をハイレベルとする。したがって、イ
ンバータ７の出力がベースに与えられているトランジス
タ１０はオンし、インバータ２の出力側、つまり出力端
子５をロウレベルからハイレベルに引き上げる。その結
果、出力端子５に出力される信号φがハイレベルとな
る。この場合、トランジスタ１０によりそのドライブ能
力が高まり、出力端子４に接続される負荷が重い場合
に、スピードアップのために作用する。
【００１３】しかし、以上のような構成においても、図
４の構成と同様に、出力端子４に至る系に直挿されるイ
ンバータの数と、出力端子５に至る系に直挿されるイン
バータの数が異なるので、トランジスタ９、１０によ
り、ドライブ能力が高まったとしても、基本的なところ
でのディレイ時間の差が変わらないので、図６に示すよ
うに、出力端子４に出力される信号／φと出力端子５に
出力される信号φの間の位相関係は正確に逆相とはなら
ない。
４の構成と同様に、出力端子４に至る系に直挿されるイ
ンバータの数と、出力端子５に至る系に直挿されるイン
バータの数が異なるので、トランジスタ９、１０によ
り、ドライブ能力が高まったとしても、基本的なところ
でのディレイ時間の差が変わらないので、図６に示すよ
うに、出力端子４に出力される信号／φと出力端子５に
出力される信号φの間の位相関係は正確に逆相とはなら
ない。
【００１４】従来例３．図７は、従来例３としてあげる
信号出力装置の回路図である。図において示すように、
入力端子３から入力されたイネーブル信号／ＥＮはイン
バータ１で反転され、出力端子４を通じて、ナンド回路
１１、１２とインバータ２に与えられる。インバータ２
の出力は、出力端子５を通じて、ノア回路１３、１４に
与えられる。一方、入力端子４４から入力されたデータ
信号Ｄ−Ｉｎはナンド回路１１に与えられる。ナンド回
路１１の出力はノア回路１３、１４、インバータ１５に
与えられる。インバータ１５の出力はノア回路１４に与
えられる。ノア回路１３の出力はＮＰＮトランジスタ２
２のベースに与えられる。トランジスタ２２のコレクタ
は電源電位Ｖｃｃにプルアップされ、エミッタはトラン
ジスタ２３のベースに接続される。トランジスタ２３の
コレクタは電源電位Ｖｃｃにプルアップされ、エミッタ
は出力端子４５に接続される。ノア回路１４の出力はＮ
ＭＯＳトランジスタ１７のゲートに与えられる。また、
ナンド回路１２の出力はＮＭＯＳトランジスタ１６のゲ
ートに与えられる。ＭＯＳトランジスタ１７のドレイン
は抵抗２１を介して電源電位Ｖｃｃにプルアップされ
る。また、ＭＯＳトランジスタ１７のソースはＭＯＳト
ランジスタ１６のドレインに接続され、ＭＯＳトランジ
スタ１６のソースはＧＮＤに落とされる。ＭＯＳトラン
ジスタ１７のドレインはツエナーダイオード１９を介し
てトランジスタ２２のエミッタに接続され、ツエナーダ
イオード１８を介してトランジスタ２３のエミッタに接
続される。トランジスタ２２のエミッタとトランジスタ
２３のエミッタの間には抵抗２０が介挿される。また、
ＭＯＳトランジスタ１７のソースとＭＯＳトランジスタ
１６のドレインの接続点は、ＮＰＮトランジスタ２４の
ベースに接続される。なお、トランジスタ２４のエミッ
タはＧＮＤに接続され、コレクタはトランジスタ２３の
エミッタと共に出力端子４５に接続される。そして、出
力端子４５には、信号Ｑが出力される。
信号出力装置の回路図である。図において示すように、
入力端子３から入力されたイネーブル信号／ＥＮはイン
バータ１で反転され、出力端子４を通じて、ナンド回路
１１、１２とインバータ２に与えられる。インバータ２
の出力は、出力端子５を通じて、ノア回路１３、１４に
与えられる。一方、入力端子４４から入力されたデータ
信号Ｄ−Ｉｎはナンド回路１１に与えられる。ナンド回
路１１の出力はノア回路１３、１４、インバータ１５に
与えられる。インバータ１５の出力はノア回路１４に与
えられる。ノア回路１３の出力はＮＰＮトランジスタ２
２のベースに与えられる。トランジスタ２２のコレクタ
は電源電位Ｖｃｃにプルアップされ、エミッタはトラン
ジスタ２３のベースに接続される。トランジスタ２３の
コレクタは電源電位Ｖｃｃにプルアップされ、エミッタ
は出力端子４５に接続される。ノア回路１４の出力はＮ
ＭＯＳトランジスタ１７のゲートに与えられる。また、
ナンド回路１２の出力はＮＭＯＳトランジスタ１６のゲ
ートに与えられる。ＭＯＳトランジスタ１７のドレイン
は抵抗２１を介して電源電位Ｖｃｃにプルアップされ
る。また、ＭＯＳトランジスタ１７のソースはＭＯＳト
ランジスタ１６のドレインに接続され、ＭＯＳトランジ
スタ１６のソースはＧＮＤに落とされる。ＭＯＳトラン
ジスタ１７のドレインはツエナーダイオード１９を介し
てトランジスタ２２のエミッタに接続され、ツエナーダ
イオード１８を介してトランジスタ２３のエミッタに接
続される。トランジスタ２２のエミッタとトランジスタ
２３のエミッタの間には抵抗２０が介挿される。また、
ＭＯＳトランジスタ１７のソースとＭＯＳトランジスタ
１６のドレインの接続点は、ＮＰＮトランジスタ２４の
ベースに接続される。なお、トランジスタ２４のエミッ
タはＧＮＤに接続され、コレクタはトランジスタ２３の
エミッタと共に出力端子４５に接続される。そして、出
力端子４５には、信号Ｑが出力される。
【００１５】以上述べたような構成において、次にその
動作を説明する。図７の回路は、３ステート機能を備え
るバッファ回路を構成しており、入力端子３からの信号
／ＥＮと、入力端子４４からの信号Ｄ−Ｉｎに基づい
て、出力端子４５の状態を、ハイレベル、ロウレベルま
たはハイインピーダンスと、３つの状態に制御するもの
である。
動作を説明する。図７の回路は、３ステート機能を備え
るバッファ回路を構成しており、入力端子３からの信号
／ＥＮと、入力端子４４からの信号Ｄ−Ｉｎに基づい
て、出力端子４５の状態を、ハイレベル、ロウレベルま
たはハイインピーダンスと、３つの状態に制御するもの
である。
【００１６】今、入力端子４４からの入力データＤ−Ｉ
ｎがロウレベルの場合、ナンド回路１１の出力はハイレ
ベル、したがって、ノア回路１３の出力はロウレベル、
インバータ１５の出力はロウレベルとなる。つまり、ノ
ア回路１４とナンド回路１２は他の端子からの入力信号
に対して、インバータとして作用することになる。
ｎがロウレベルの場合、ナンド回路１１の出力はハイレ
ベル、したがって、ノア回路１３の出力はロウレベル、
インバータ１５の出力はロウレベルとなる。つまり、ノ
ア回路１４とナンド回路１２は他の端子からの入力信号
に対して、インバータとして作用することになる。
【００１７】この状態で、トランジスタ２２はベース入
力がロウレベルであるので、オフ状態であり、したがっ
て、トランジスタ２３もオフ状態である。
力がロウレベルであるので、オフ状態であり、したがっ
て、トランジスタ２３もオフ状態である。
【００１８】この状態で、入力端子３からの信号／ＥＮ
がロウレベルの場合、インバータ１の出力はハイレベル
となり、インバータ２の出力はロウレベルとなる。
がロウレベルの場合、インバータ１の出力はハイレベル
となり、インバータ２の出力はロウレベルとなる。
【００１９】その結果、ナンド回路１２の出力がロウレ
ベルとなり、この信号をゲートに受けているＭＯＳトラ
ンジスタ１６はオフする。
ベルとなり、この信号をゲートに受けているＭＯＳトラ
ンジスタ１６はオフする。
【００２０】一方、ノア回路１４の出力はハイレベルと
なり、この信号をゲートに受けているＭＯＳトランジス
タ１７はオンする。その結果、トランジスタ２４のベー
スに抵抗２１を介して電源電位Ｖｃｃからベース電流が
供給される。その結果、トランジスタ２４がオンして、
出力端子４５への出力信号Ｑをロウレベルとする。
なり、この信号をゲートに受けているＭＯＳトランジス
タ１７はオンする。その結果、トランジスタ２４のベー
スに抵抗２１を介して電源電位Ｖｃｃからベース電流が
供給される。その結果、トランジスタ２４がオンして、
出力端子４５への出力信号Ｑをロウレベルとする。
【００２１】一方、入力端子３からの入力信号／ＥＮが
ハイレベルの場合、インバータ１の出力はロウレベルと
なり、インバータ２の出力はハイレベルとなる。
ハイレベルの場合、インバータ１の出力はロウレベルと
なり、インバータ２の出力はハイレベルとなる。
【００２２】その結果、ナンド回路１２の出力がハイレ
ベルとなり、この信号をゲートに受けているＭＯＳトラ
ンジスタ１６はオンする。
ベルとなり、この信号をゲートに受けているＭＯＳトラ
ンジスタ１６はオンする。
【００２３】一方、ノア回路１４の出力はロウレベルと
なり、この信号をゲートに受けているＭＯＳトランジス
タ１７はオフする。
なり、この信号をゲートに受けているＭＯＳトランジス
タ１７はオフする。
【００２４】その結果、トランジスタ２４のベースはＭ
ＯＳトランジスタ１６を介して、ＧＮＤに接続されるの
で、トランジスタ２４はオフする。一方、トランジスタ
２３もオフ状態であるので、出力端子４５はハイインピ
ーダンス出力状態となる。
ＯＳトランジスタ１６を介して、ＧＮＤに接続されるの
で、トランジスタ２４はオフする。一方、トランジスタ
２３もオフ状態であるので、出力端子４５はハイインピ
ーダンス出力状態となる。
【００２５】これに対して、入力端子４４からの入力デ
ータＤ−Ｉｎがハイレベルの場合、ナンド回路１１は他
の入力に対してインバータとして作用することになる。
ータＤ−Ｉｎがハイレベルの場合、ナンド回路１１は他
の入力に対してインバータとして作用することになる。
【００２６】この状態で、入力端子３の信号／ＥＮがロ
ウレベルの場合、インバータ１の出力はハイレベル、ナ
ンド回路１１の出力はロウレベル、インバータ１５の出
力はハイレベルとなる。つまり、ノア回路１４はその出
力をロウレベルとし、ナンド回路１２はその出力をハイ
レベルとする。
ウレベルの場合、インバータ１の出力はハイレベル、ナ
ンド回路１１の出力はロウレベル、インバータ１５の出
力はハイレベルとなる。つまり、ノア回路１４はその出
力をロウレベルとし、ナンド回路１２はその出力をハイ
レベルとする。
【００２７】その結果、ＭＯＳトランジスタ１７のゲー
トはロウレベル、ＭＯＳトランジスタ１６のゲートはハ
イレベルとなる。その結果、ＭＯＳトランジスタ１７が
オフ、ＭＯＳトランジスタ１６がオンして、トランジス
タ２４のベースをＧＮＤとするので、トランジスタ２４
はオフする。
トはロウレベル、ＭＯＳトランジスタ１６のゲートはハ
イレベルとなる。その結果、ＭＯＳトランジスタ１７が
オフ、ＭＯＳトランジスタ１６がオンして、トランジス
タ２４のベースをＧＮＤとするので、トランジスタ２４
はオフする。
【００２８】一方、インバータ２の出力はロウレベルと
なるので、ノア回路１３の出力はハイレベルとなる。
なるので、ノア回路１３の出力はハイレベルとなる。
【００２９】この状態で、トランジスタ２２はベース入
力がハイレベルであるので、オン状態であり、そのエミ
ッタを通じて、トランジスタ２３のベースに電源電位Ｖ
ｃｃからベース電流を供給する。その結果、出力端子４
５には出力信号Ｑとしてハイレベルの信号が出力され
る。
力がハイレベルであるので、オン状態であり、そのエミ
ッタを通じて、トランジスタ２３のベースに電源電位Ｖ
ｃｃからベース電流を供給する。その結果、出力端子４
５には出力信号Ｑとしてハイレベルの信号が出力され
る。
【００３０】一方、この状態で、入力端子３の信号／Ｅ
Ｎがハイレベルになると、インバータ１の出力はロウレ
ベルとなり、結果として、インバータ２、ナンド回路１
１の各出力はハイレベルとなる。その結果、ノア回路１
３の出力はロウレベル、インバータ１５の出力はロウレ
ベル、ノア回路１４の出力はロウレベル、ナンド回路１
２の出力はハイレベルとなる。
Ｎがハイレベルになると、インバータ１の出力はロウレ
ベルとなり、結果として、インバータ２、ナンド回路１
１の各出力はハイレベルとなる。その結果、ノア回路１
３の出力はロウレベル、インバータ１５の出力はロウレ
ベル、ノア回路１４の出力はロウレベル、ナンド回路１
２の出力はハイレベルとなる。
【００３１】この状態で、トランジスタ２２はノア回路
１３からのベース入力がロウレベルであるので、オフ状
態であり、したがって、トランジスタ２３のエミッタを
ベースに接続されるトランジスタ２３もオフ状態であ
る。
１３からのベース入力がロウレベルであるので、オフ状
態であり、したがって、トランジスタ２３のエミッタを
ベースに接続されるトランジスタ２３もオフ状態であ
る。
【００３２】一方、ＭＯＳトランジスタ１７のゲートは
ロウレベル、ＭＯＳトランジスタ１６のゲートはハイレ
ベルとなる。その結果、ＭＯＳトランジスタ１７がオ
フ、ＭＯＳトランジスタ１６がオンして、トランジスタ
２４のベースをＧＮＤとするので、トランジスタ２４は
オフする。
ロウレベル、ＭＯＳトランジスタ１６のゲートはハイレ
ベルとなる。その結果、ＭＯＳトランジスタ１７がオ
フ、ＭＯＳトランジスタ１６がオンして、トランジスタ
２４のベースをＧＮＤとするので、トランジスタ２４は
オフする。
【００３３】その結果、トランジスタ２３、２４共に、
オフ状態となり、出力端子４５はハイインピーダンス状
態になる。
オフ状態となり、出力端子４５はハイインピーダンス状
態になる。
【００３４】つまり、入力端子３からの信号／ＥＮと、
入力端子４４からの信号Ｄ−Ｉｎの２相の信号の状態に
より、出力端子４５への出力状態をトライステート制御
している。ここで、インバータ１の出力を信号／φ、イ
ンバータ２の出力を信号φとして、回路の動きに着目す
る。
入力端子４４からの信号Ｄ−Ｉｎの２相の信号の状態に
より、出力端子４５への出力状態をトライステート制御
している。ここで、インバータ１の出力を信号／φ、イ
ンバータ２の出力を信号φとして、回路の動きに着目す
る。
【００３５】３ステート制御を内部の２相信号、つまり
／φやφを使うロジックを構築すれば、必ず、信号φと
信号／φのうち遅い方の信号、つまり信号／ＥＮと同相
の信号の変化によって、そのスピードが決定される。
／φやφを使うロジックを構築すれば、必ず、信号φと
信号／φのうち遅い方の信号、つまり信号／ＥＮと同相
の信号の変化によって、そのスピードが決定される。
【００３６】具体的には、信号／ＥＮがハイレベルから
ロウレベルに変化し、信号／φがハイレベルとなること
で、ナンド回路１１、１２はディスエーブルからイネー
ブル状態になるが、出力端子４５にハイレベルもしくは
ロウレベルが現れるためには、ノア回路１３、１４が正
規の信号を出力していないと、実現できない。
ロウレベルに変化し、信号／φがハイレベルとなること
で、ナンド回路１１、１２はディスエーブルからイネー
ブル状態になるが、出力端子４５にハイレベルもしくは
ロウレベルが現れるためには、ノア回路１３、１４が正
規の信号を出力していないと、実現できない。
【００３７】したがって、図７の回路のスピードは、入
力端子３から入力された信号／ＥＮからインバータ１、
２を通じて得られる信号φまでのディレイ時間に依存す
ることがわかる。つまり、信号／ＥＮの１相入力反転信
号による制御であればディレイは最も小さくなるが、１
相入力同相信号制御もしくは２相信号を扱うロジックで
は、必ずディレイが大きい方のスピードに引きずられて
しまい、回路の応答スピードが遅くなる。
力端子３から入力された信号／ＥＮからインバータ１、
２を通じて得られる信号φまでのディレイ時間に依存す
ることがわかる。つまり、信号／ＥＮの１相入力反転信
号による制御であればディレイは最も小さくなるが、１
相入力同相信号制御もしくは２相信号を扱うロジックで
は、必ずディレイが大きい方のスピードに引きずられて
しまい、回路の応答スピードが遅くなる。
【００３８】
【発明が解決しようとする課題】従来の信号出力装置
は、以上のように構成されるので、１相の信号入力を受
けて２相信号を生成して、これをラッチ、フリップフロ
ップ、３ステートロジックなどに適用しようとした場
合、基本的な交流特性があるので、内部回路の遅れのア
ンバランスが生じてくることは避けられず、生成された
２相信号の位相関係が所期を状態とすることは困難であ
る。特に、これらの２相信号をクロックとして用いる場
合、回路の誤動作の原因となり、大きな問題となってく
る。特に、回路スピードが上がってくると、極端な場
合、２相信号が同相となってしまう可能性もあり、これ
をクロック信号として用いているデバイスでは、ハザー
ドやデータ抜け等の誤動作の危険性が高い。このような
不具合は、進相側の信号を積極的に遅らせて、遅相側に
合わせる等の手法で解消できるが、回路動作を高速化し
たい場合には望ましい方策ではない。このため、従来か
ら、多相クロックにより回路を高速動作させる場合の効
果的な対応方法が大きな課題とされてきた。
は、以上のように構成されるので、１相の信号入力を受
けて２相信号を生成して、これをラッチ、フリップフロ
ップ、３ステートロジックなどに適用しようとした場
合、基本的な交流特性があるので、内部回路の遅れのア
ンバランスが生じてくることは避けられず、生成された
２相信号の位相関係が所期を状態とすることは困難であ
る。特に、これらの２相信号をクロックとして用いる場
合、回路の誤動作の原因となり、大きな問題となってく
る。特に、回路スピードが上がってくると、極端な場
合、２相信号が同相となってしまう可能性もあり、これ
をクロック信号として用いているデバイスでは、ハザー
ドやデータ抜け等の誤動作の危険性が高い。このような
不具合は、進相側の信号を積極的に遅らせて、遅相側に
合わせる等の手法で解消できるが、回路動作を高速化し
たい場合には望ましい方策ではない。このため、従来か
ら、多相クロックにより回路を高速動作させる場合の効
果的な対応方法が大きな課題とされてきた。
【００３９】本発明は、以上のような従来技術の問題点
を解消し、２相信号を出力するに当たり、ＢｉＣＭＯＳ
による素子の入力信号の極性を利用して、必要最小限の
信号の通過経路で、２相信号のディレイを略等しくする
ことを可能とした信号出力装置を提供することを目的と
する。
を解消し、２相信号を出力するに当たり、ＢｉＣＭＯＳ
による素子の入力信号の極性を利用して、必要最小限の
信号の通過経路で、２相信号のディレイを略等しくする
ことを可能とした信号出力装置を提供することを目的と
する。
【００４０】
【課題を解決するための手段】本発明の同相信号出力回
路は、第１入力端子に加えた入力信号と同相の出力信号
を第１出力端子から出力する同相信号出力回路であっ
て、高圧側電源と低圧側電源との間に、第１スイッチン
グ素子及び第２スイッチング素子を直列に接続し、前記
第１、第２スイッチング素子の接続中点を前記第１出力
端子に接続し、前記第１入力端子がＨ／Ｌレベルのとき
にオン／オフする第３スイッチング素子を、前記第３ス
イッチング素子のオン状態時に前記第１スイッチング素
子がオンするように、高圧側電源と前記第１スイッチン
グ素子の制御端子との間に接続し、前記第１入力端子と
前記第１出力端子との間に、偶数段のインバータを接続
し、前記第１入力端子と前記第２スイッチング素子の制
御端子との間に、前記第１入力端子への入力の定常状態
においては前記第２スイッチング素子をオンさせる信号
は出力しないものの、前記第１入力端子がＨレベルから
Ｌレベルへレベル変化する第１変化時に前記第２スイッ
チング素子をオフからオンへ変化させる、前記第１変化
時に過渡的に動作する入力インバータを接続し、この第
２スイッチング素子がこの後そのオン状態を維持するよ
うに、この第２スイッチング素子の制御端子に前記複数
段のインバータの出力に応じた信号を加える回路を設け
たものとして構成される。
路は、第１入力端子に加えた入力信号と同相の出力信号
を第１出力端子から出力する同相信号出力回路であっ
て、高圧側電源と低圧側電源との間に、第１スイッチン
グ素子及び第２スイッチング素子を直列に接続し、前記
第１、第２スイッチング素子の接続中点を前記第１出力
端子に接続し、前記第１入力端子がＨ／Ｌレベルのとき
にオン／オフする第３スイッチング素子を、前記第３ス
イッチング素子のオン状態時に前記第１スイッチング素
子がオンするように、高圧側電源と前記第１スイッチン
グ素子の制御端子との間に接続し、前記第１入力端子と
前記第１出力端子との間に、偶数段のインバータを接続
し、前記第１入力端子と前記第２スイッチング素子の制
御端子との間に、前記第１入力端子への入力の定常状態
においては前記第２スイッチング素子をオンさせる信号
は出力しないものの、前記第１入力端子がＨレベルから
Ｌレベルへレベル変化する第１変化時に前記第２スイッ
チング素子をオフからオンへ変化させる、前記第１変化
時に過渡的に動作する入力インバータを接続し、この第
２スイッチング素子がこの後そのオン状態を維持するよ
うに、この第２スイッチング素子の制御端子に前記複数
段のインバータの出力に応じた信号を加える回路を設け
たものとして構成される。
【００４１】本発明の逆相信号出力回路は、入力端子に
加えた入力信号と逆相の出力信号を第２出力端子から出
力する逆相信号出力回路であって、高圧側電源と低圧側
電源との間に、第４スイッチング素子及び第５スイッチ
ンク素子を直列に接続し、前記第４、第５スイッチング
素子の接続中点を前記第２出力端子に接続し、前記第２
入力端子を第１インバータを介して前記第４スイッチン
グ素子の制御端子に接続し、前記第２入力端子を第２イ
ンバータを介して前記第２出力端子に接続し、前記第２
入力端子と前記第５スイッチング素子の制御端子との間
に、前記第２入力端子への入力の定常状態においては、
前記第２スイッチング素子をオンさせる信号は出力しな
いものの、前記第２入力端子がＬレベルからＨレベルに
変化したときに前記第５スイッチング素子を過渡的にオ
ンさせる、スイッチング手段を接続し、この第５スイッ
チング素子がこの後そのオン状態を維持するように、こ
の第５スイッチング素子の制御端子に前記第２出力端子
の電位に応じた信号を加える回路を設けたものとして構
成される。
加えた入力信号と逆相の出力信号を第２出力端子から出
力する逆相信号出力回路であって、高圧側電源と低圧側
電源との間に、第４スイッチング素子及び第５スイッチ
ンク素子を直列に接続し、前記第４、第５スイッチング
素子の接続中点を前記第２出力端子に接続し、前記第２
入力端子を第１インバータを介して前記第４スイッチン
グ素子の制御端子に接続し、前記第２入力端子を第２イ
ンバータを介して前記第２出力端子に接続し、前記第２
入力端子と前記第５スイッチング素子の制御端子との間
に、前記第２入力端子への入力の定常状態においては、
前記第２スイッチング素子をオンさせる信号は出力しな
いものの、前記第２入力端子がＬレベルからＨレベルに
変化したときに前記第５スイッチング素子を過渡的にオ
ンさせる、スイッチング手段を接続し、この第５スイッ
チング素子がこの後そのオン状態を維持するように、こ
の第５スイッチング素子の制御端子に前記第２出力端子
の電位に応じた信号を加える回路を設けたものとして構
成される。
【００４２】本発明の第１の二相信号出力回路は、入力
端子に加えた入力信号と同相の出力信号を第１出力端子
から出力する同相信号出力回路と、前記入力端子に加え
た入力信号と逆相の出力信号を第２出力端子から出力す
る逆相信号出力回路と、を備え、前記同相信号出力回路
として請求項１に記載の同相信号出力回路を用い、前記
入力端子は、請求項１に記載の同相信号出力回路におけ
る第１入力端子と、請求項２に記載の逆相信号出力回路
における第２入力端子とを、兼用するものであるものと
して構成される。
端子に加えた入力信号と同相の出力信号を第１出力端子
から出力する同相信号出力回路と、前記入力端子に加え
た入力信号と逆相の出力信号を第２出力端子から出力す
る逆相信号出力回路と、を備え、前記同相信号出力回路
として請求項１に記載の同相信号出力回路を用い、前記
入力端子は、請求項１に記載の同相信号出力回路におけ
る第１入力端子と、請求項２に記載の逆相信号出力回路
における第２入力端子とを、兼用するものであるものと
して構成される。
【００４３】本発明の第２の二相信号出力回路は、入力
端子に加えた入力信号と同相の出力信号を第１出力端子
から出力する同相信号出力回路と、前記入力端子に加え
た入力信号と逆相の出力信号を第２出力端子から出力す
る逆相信号出力回路と、を備え、前記逆相信号出力回路
として請求項２に記載の逆相信号出力回路を用い、前記
入力端子は、請求項１に記載の同相信号出力回路におけ
る第１入力端子と、請求項２に記載の逆相信号出力回路
における第２入力端子とを、兼用するものであるものと
して構成される。
端子に加えた入力信号と同相の出力信号を第１出力端子
から出力する同相信号出力回路と、前記入力端子に加え
た入力信号と逆相の出力信号を第２出力端子から出力す
る逆相信号出力回路と、を備え、前記逆相信号出力回路
として請求項２に記載の逆相信号出力回路を用い、前記
入力端子は、請求項１に記載の同相信号出力回路におけ
る第１入力端子と、請求項２に記載の逆相信号出力回路
における第２入力端子とを、兼用するものであるものと
して構成される。
【００４４】本発明の第３の二相信号出力回路は、入力
端子に加えた入力信号と同相の出力信号を第１出力端子
から出力する同相信号出力回路と、前記入力端子に加え
た入力信号と逆相の出力信号を第２出力端子から出力す
る逆相信号出力回路と、を備え、前記同相信号出力回路
として請求項１に記載の同相信号出力回路を用い、前記
逆相信号出力回路として請求項２に記載の逆相信号出力
回路を用い、前記入力端子は、請求項１に記載の同相信
号出力回路における第１入力端子と、請求項２に記載の
逆相信号出力回路における第２入力端子とを、兼用する
ものであるものとして構成される。
端子に加えた入力信号と同相の出力信号を第１出力端子
から出力する同相信号出力回路と、前記入力端子に加え
た入力信号と逆相の出力信号を第２出力端子から出力す
る逆相信号出力回路と、を備え、前記同相信号出力回路
として請求項１に記載の同相信号出力回路を用い、前記
逆相信号出力回路として請求項２に記載の逆相信号出力
回路を用い、前記入力端子は、請求項１に記載の同相信
号出力回路における第１入力端子と、請求項２に記載の
逆相信号出力回路における第２入力端子とを、兼用する
ものであるものとして構成される。
【００４５】
【作用】同相／逆相信号出力回路において、第１／第２
入力端子での入力信号にレベル変化があった際には、そ
の入力信号が、少ない段数回路を介して、第１／第４又
は第２／第５スイッチング素子の制御端子に加わる。こ
れにより、先ず高圧側電源と低圧側電源との間に接続さ
れた２つのスイッチング素子のいずれかがレベル変化に
応答性良く追随してオンし、第１／第２出力端子の出力
を応答性良く変化させる。この後は、入力信号が、それ
よりも多い段数の回路を介して、制御端子に加わり、そ
のオン状態が安定的に維持される。
入力端子での入力信号にレベル変化があった際には、そ
の入力信号が、少ない段数回路を介して、第１／第４又
は第２／第５スイッチング素子の制御端子に加わる。こ
れにより、先ず高圧側電源と低圧側電源との間に接続さ
れた２つのスイッチング素子のいずれかがレベル変化に
応答性良く追随してオンし、第１／第２出力端子の出力
を応答性良く変化させる。この後は、入力信号が、それ
よりも多い段数の回路を介して、制御端子に加わり、そ
のオン状態が安定的に維持される。
【００４６】二相信号出力回路においては、上記のよう
に、同相／逆相２つの信号出力回路の出力が入力信号の
レベル変化に応答性良く追随して変化するので、同相及
び逆相の２つの出力が位相ずれのない状態で出力され
る。
に、同相／逆相２つの信号出力回路の出力が入力信号の
レベル変化に応答性良く追随して変化するので、同相及
び逆相の２つの出力が位相ずれのない状態で出力され
る。
【００４７】
【実施例】以下、図面を参照しながら、本発明の実施例
を説明する。 実施例１．図１は、本発明の実施例１の信号出力装置の
回路図である。
を説明する。 実施例１．図１は、本発明の実施例１の信号出力装置の
回路図である。
【００４８】図において示すように、入力端子３に与え
られた入力信号／ＥＮはインバータ６、１、８およびＮ
ＭＯＳトランジスタ３０、３１のゲート、ＰＭＯＳトラ
ンジスタ２９のゲートに与えられる。インバータ１の出
力は出力端子４に接続され、インバータ６の出力はトラ
ンジスタ９のベースに与えられる。トランジスタ９はコ
レクタを電源電位Ｖｃｃにエミッタを出力端子４に接続
される。
られた入力信号／ＥＮはインバータ６、１、８およびＮ
ＭＯＳトランジスタ３０、３１のゲート、ＰＭＯＳトラ
ンジスタ２９のゲートに与えられる。インバータ１の出
力は出力端子４に接続され、インバータ６の出力はトラ
ンジスタ９のベースに与えられる。トランジスタ９はコ
レクタを電源電位Ｖｃｃにエミッタを出力端子４に接続
される。
【００４９】一方、インバータ８の出力はインバータ
２、７に与えられる。そして、インバータ２の出力は出
力端子５に接続され、インバータ７の出力はトランジス
タ１０のエミッタに与えられる。トランジスタ１０はコ
レクタを電源電位Ｖｃｃにエミッタを出力端子５に接続
される。
２、７に与えられる。そして、インバータ２の出力は出
力端子５に接続され、インバータ７の出力はトランジス
タ１０のエミッタに与えられる。トランジスタ１０はコ
レクタを電源電位Ｖｃｃにエミッタを出力端子５に接続
される。
【００５０】また、ＮＭＯＳトランジスタ３１はドレイ
ンを電源電位Ｖｃｃにソースをインバータ７の出力側、
つまりトランジスタ１０のベースに接続される。
ンを電源電位Ｖｃｃにソースをインバータ７の出力側、
つまりトランジスタ１０のベースに接続される。
【００５１】なお、出力端子５には、そのエミッタをＧ
ＮＤに接続されるＮＰＮトランジスタ３５のコレクタが
接続される。このトランジスタ３５のベースにはＭＯＳ
トランジスタ３０およびＮＭＯＳトランジスタ３２のド
レインが接続される。ＭＯＳトランジスタ３０、３２共
にソースをＧＮＤに接続され、トランジスタ３５のベー
スをＧＮＤレベルにする機能を有する。
ＮＤに接続されるＮＰＮトランジスタ３５のコレクタが
接続される。このトランジスタ３５のベースにはＭＯＳ
トランジスタ３０およびＮＭＯＳトランジスタ３２のド
レインが接続される。ＭＯＳトランジスタ３０、３２共
にソースをＧＮＤに接続され、トランジスタ３５のベー
スをＧＮＤレベルにする機能を有する。
【００５２】ＭＯＳトランジスタ３２のゲートには、出
力端子５の信号を入力されるインバータ２８の出力が与
えられる。なお、このインバータ２８の出力はＰＭＯＳ
トランジスタ３３のゲートにも与えられる。
力端子５の信号を入力されるインバータ２８の出力が与
えられる。なお、このインバータ２８の出力はＰＭＯＳ
トランジスタ３３のゲートにも与えられる。
【００５３】ＭＯＳトランジスタ３３は、そのソースを
電源電位Ｖｃｃに接続され、そのドレインをＭＯＳトラ
ンジスタ２９のソースに接続される。
電源電位Ｖｃｃに接続され、そのドレインをＭＯＳトラ
ンジスタ２９のソースに接続される。
【００５４】ＭＯＳトランジスタ２９、３０、３２はド
レインを共通接続され、ＭＯＳトランジスタ３０のソー
スはＧＮＤに接続される。
レインを共通接続され、ＭＯＳトランジスタ３０のソー
スはＧＮＤに接続される。
【００５５】図１の回路は、入力端子３に入力された信
号／ＥＮに基づいて、出力端子４に信号／φを、出力端
子５に信号／φと逆相の信号φを出力するように構成さ
れるが、信号／ＥＮと同相の信号φは、回路ブロック３
７を通じて生成され、出力端子５に出力される。
号／ＥＮに基づいて、出力端子４に信号／φを、出力端
子５に信号／φと逆相の信号φを出力するように構成さ
れるが、信号／ＥＮと同相の信号φは、回路ブロック３
７を通じて生成され、出力端子５に出力される。
【００５６】以上述べたような構成において、次にその
動作を説明する。まず、信号／ＥＮと逆相の信号／φを
作る系統は、図５の構成と同様のオーソドックスな構成
であり、インバータ１を通じて信号／ＥＮを反転して出
力すると共に、インバータ６を通じてトランジスタ９を
動作させ、出力端子４の出力がハイレベルの場合に、こ
れをプルアップするように作用する。
動作を説明する。まず、信号／ＥＮと逆相の信号／φを
作る系統は、図５の構成と同様のオーソドックスな構成
であり、インバータ１を通じて信号／ＥＮを反転して出
力すると共に、インバータ６を通じてトランジスタ９を
動作させ、出力端子４の出力がハイレベルの場合に、こ
れをプルアップするように作用する。
【００５７】一方、信号／ＥＮと同相の信号φは回路ブ
ロック３７によって作られる。
ロック３７によって作られる。
【００５８】まず、信号／ＥＮがハイレベルの場合、こ
れをゲートに受けているＭＯＳトランジスタ３１はオン
である。また、インバータ８の出力はロウレベルとな
り、したがって、インバータ７、２の出力はいずれもハ
イレベルとなる。したがって、出力端子５に出力される
信号φはハイレベルとなる。
れをゲートに受けているＭＯＳトランジスタ３１はオン
である。また、インバータ８の出力はロウレベルとな
り、したがって、インバータ７、２の出力はいずれもハ
イレベルとなる。したがって、出力端子５に出力される
信号φはハイレベルとなる。
【００５９】一方、トランジスタ１０のベースにはＭＯ
Ｓトランジスタ３１およびインバータ７からベース電流
が供給されるので、トランジスタ１０は導通し、出力端
子５を電源電位Ｖｃｃにプルアップする。
Ｓトランジスタ３１およびインバータ７からベース電流
が供給されるので、トランジスタ１０は導通し、出力端
子５を電源電位Ｖｃｃにプルアップする。
【００６０】一方、ＭＯＳトランジスタ２９、３０のゲ
ートは、入力端子３からの信号／ＥＮによりハイレベル
となるので、ＭＯＳトランジスタ２９はオフ、ＭＯＳト
ランジスタ３０はオンとなる。
ートは、入力端子３からの信号／ＥＮによりハイレベル
となるので、ＭＯＳトランジスタ２９はオフ、ＭＯＳト
ランジスタ３０はオンとなる。
【００６１】一方、出力端子５はハイレベルとなるの
で、インバータ２８の出力はロウレベルとなり、ＭＯＳ
トランジスタ３２のゲートはロウレベルとなる。したが
って、ＭＯＳトランジスタ３２はオフである。
で、インバータ２８の出力はロウレベルとなり、ＭＯＳ
トランジスタ３２のゲートはロウレベルとなる。したが
って、ＭＯＳトランジスタ３２はオフである。
【００６２】つまり、トランジスタ３５のベースはＭＯ
Ｓトランジスタ３０によってＧＮＤレベルとされるの
で、トランジスタ３５はオフである。
Ｓトランジスタ３０によってＧＮＤレベルとされるの
で、トランジスタ３５はオフである。
【００６３】また、インバータ２８の出力がゲート入力
されるＭＯＳトランジスタ３３はオンする。しかし、Ｍ
ＯＳトランジスタ２９がオフであるので、ＭＯＳトラン
ジスタ３３のオン状態は何の影響もない。
されるＭＯＳトランジスタ３３はオンする。しかし、Ｍ
ＯＳトランジスタ２９がオフであるので、ＭＯＳトラン
ジスタ３３のオン状態は何の影響もない。
【００６４】さて、ここで、入力端子３からの信号／Ｅ
Ｎがハイレベルからロウレベルに遷移する場合の動作を
説明する。
Ｎがハイレベルからロウレベルに遷移する場合の動作を
説明する。
【００６５】信号／ＥＮのロウレベルは、まず、ＭＯＳ
トランジスタ３１をオフさせ、トランジスタ１０のベー
ス電流をインバータ７からのみの供給とさせる。一方、
インバータ７はインバータ８のレベル遷移を受けて、ロ
ウレベルに向けて落ち込み始めるが、この状態で、イン
バータ７からトランジスタ１０に供給されるベース電流
は十分ではないので、トランジスタ１０は半導通状態と
なる。
トランジスタ３１をオフさせ、トランジスタ１０のベー
ス電流をインバータ７からのみの供給とさせる。一方、
インバータ７はインバータ８のレベル遷移を受けて、ロ
ウレベルに向けて落ち込み始めるが、この状態で、イン
バータ７からトランジスタ１０に供給されるベース電流
は十分ではないので、トランジスタ１０は半導通状態と
なる。
【００６６】一方、信号／ＥＮのロウレベルは、ＭＯＳ
トランジスタ２９をオンさせ、ＭＯＳトランジスタ３０
をオフさせる。
トランジスタ２９をオンさせ、ＭＯＳトランジスタ３０
をオフさせる。
【００６７】その結果、トランジスタ３５には、ＭＯＳ
トランジスタ３３、２９を通じて十分なベース電流が供
給され、トランジスタ３５は完全にオンして出力端子５
をロウレベルに向かってプルダウンする。
トランジスタ３３、２９を通じて十分なベース電流が供
給され、トランジスタ３５は完全にオンして出力端子５
をロウレベルに向かってプルダウンする。
【００６８】その結果、出力端子５の信号φは急速にロ
ウレベルに落ち、高速で次の段のＣＭＯＳロジックの動
作しきい値であるＶｔｈ−Ｃに達する。
ウレベルに落ち、高速で次の段のＣＭＯＳロジックの動
作しきい値であるＶｔｈ−Ｃに達する。
【００６９】その後で、インバータ８、７を通じて、ト
ランジスタ１０に対するベース電流が完全にカットさ
れ、トランジスタ１０は完全にオフする。一方、インバ
ータ２を通じて、出力端子５のロウレベルが確定する。
ランジスタ１０に対するベース電流が完全にカットさ
れ、トランジスタ１０は完全にオフする。一方、インバ
ータ２を通じて、出力端子５のロウレベルが確定する。
【００７０】一方、出力端子５のロウレベルはインバー
タ２８を通じてＭＯＳトランジスタ３３、３２のゲート
をハイレベルとするので、ＭＯＳトランジスタ３３がオ
フして、トランジスタ３５に対するベース電流の供給を
カットすると共に、ＭＯＳトランジスタ３２がオンして
トランジスタ３５のベースをＧＮＤに固定する。その結
果、トランジスタ３５はオフする。
タ２８を通じてＭＯＳトランジスタ３３、３２のゲート
をハイレベルとするので、ＭＯＳトランジスタ３３がオ
フして、トランジスタ３５に対するベース電流の供給を
カットすると共に、ＭＯＳトランジスタ３２がオンして
トランジスタ３５のベースをＧＮＤに固定する。その結
果、トランジスタ３５はオフする。
【００７１】つまり、出力端子５の信号φのロウレベル
は、インバータ２によって保持されることになる。
は、インバータ２によって保持されることになる。
【００７２】今度は、入力端子３の信号／ＥＮがロウレ
ベルからハイレベルに遷移する場合の動作を説明する。
ベルからハイレベルに遷移する場合の動作を説明する。
【００７３】信号／ＥＮのハイレベルは、まず、ＭＯＳ
トランジスタ３１をオンさせ、トランジスタ１０に十分
なベース電流を供給する。この状態で、インバータ２の
出力のみによって、ロウレベルにされている出力端子５
は急速にハイレベルに向かって引き上げられ、高速で次
の段のＣＭＯＳロジックの動作しきい値であるＶｔｈ−
Ｃに達する。
トランジスタ３１をオンさせ、トランジスタ１０に十分
なベース電流を供給する。この状態で、インバータ２の
出力のみによって、ロウレベルにされている出力端子５
は急速にハイレベルに向かって引き上げられ、高速で次
の段のＣＭＯＳロジックの動作しきい値であるＶｔｈ−
Ｃに達する。
【００７４】一方、信号／ＥＮのハイレベルは、ＭＯＳ
トランジスタ２９をオフさせ、ＭＯＳトランジスタ３０
をオンさせる。また、この時点でＭＯＳトランジスタ３
３はオフであるので、トランジスタ３５のベースはＧＮ
Ｄレベルのままである。
トランジスタ２９をオフさせ、ＭＯＳトランジスタ３０
をオンさせる。また、この時点でＭＯＳトランジスタ３
３はオフであるので、トランジスタ３５のベースはＧＮ
Ｄレベルのままである。
【００７５】その後で、インバータ８の出力がロウレベ
ルになり、インバータ７、２の出力がハイレベルになる
ので、出力端子５の出力信号φのハイレベルが確定す
る。
ルになり、インバータ７、２の出力がハイレベルになる
ので、出力端子５の出力信号φのハイレベルが確定す
る。
【００７６】出力端子５のハイレベルは、インバータ２
８を通じて、ＭＯＳトランジスタ３３、３２をオンさせ
るが、ＭＯＳトランジスタ２９がオフであるので、トラ
ンジスタ３５のベースは、ＭＯＳトランジスタ３２、３
０を通じて、ＧＮＤレベルのままであり、したがってト
ランジスタ３５はオフである。
８を通じて、ＭＯＳトランジスタ３３、３２をオンさせ
るが、ＭＯＳトランジスタ２９がオフであるので、トラ
ンジスタ３５のベースは、ＭＯＳトランジスタ３２、３
０を通じて、ＧＮＤレベルのままであり、したがってト
ランジスタ３５はオフである。
【００７７】以上のようにして、出力端子５のハイレベ
ルがインバータ２の出力およびトランジスタ１０による
プルアップに寄り確定し保持される。
ルがインバータ２の出力およびトランジスタ１０による
プルアップに寄り確定し保持される。
【００７８】つまり、入力端子３からの信号／ＥＮがハ
イレベルからロウレベルに遷移する場合、入力端子３に
直結されるＭＯＳトランジスタ３１を通じて、トランジ
スタ１０を半導通状態にすると共に、入力端子３に直結
されたＭＯＳトランジスタ２９、３０を通じて、トラン
ジスタ３５を瞬間的にオンすることによって、出力端子
５がハイレベルからロウレベルに移行する遷移速度を稼
いでいる。
イレベルからロウレベルに遷移する場合、入力端子３に
直結されるＭＯＳトランジスタ３１を通じて、トランジ
スタ１０を半導通状態にすると共に、入力端子３に直結
されたＭＯＳトランジスタ２９、３０を通じて、トラン
ジスタ３５を瞬間的にオンすることによって、出力端子
５がハイレベルからロウレベルに移行する遷移速度を稼
いでいる。
【００７９】逆に、信号／ＥＮがロウレベルからハイレ
ベルに遷移する場合、入力端子３に直結されるＭＯＳト
ランジスタ３１を通じて、トランジスタ１０をオンさせ
ることにより、出力端子５がロウレベルからハイレベル
に移行する遷移速度を早くしている。
ベルに遷移する場合、入力端子３に直結されるＭＯＳト
ランジスタ３１を通じて、トランジスタ１０をオンさせ
ることにより、出力端子５がロウレベルからハイレベル
に移行する遷移速度を早くしている。
【００８０】その後、遅れて遷移するインバータ２の出
力により、直流的な出力保持を行うことになる。
力により、直流的な出力保持を行うことになる。
【００８１】以上の動作は、図３の波形図に示す通りで
ある。同図（Ａ）は図１の従来例１の場合の信号の遷移
を示し、同図（Ｂ）は実施例１の場合の信号の遷移を示
している。
ある。同図（Ａ）は図１の従来例１の場合の信号の遷移
を示し、同図（Ｂ）は実施例１の場合の信号の遷移を示
している。
【００８２】まず、同図（Ａ）に示すように、入力信号
がハイレベルからロウレベルに遷移した場合、これと逆
相の信号／φは遅延時間Ｔ１遅れてロウレベルからハイ
レベルに遷移する。これに対して、入力信号と同相の信
号φは遅延時間Ｔ２遅れてハイレベルからロウレベルに
遷移する。つまり、間に介在する回路の段数により、信
号／φに対して、信号φは大幅に遅れてしまう。
がハイレベルからロウレベルに遷移した場合、これと逆
相の信号／φは遅延時間Ｔ１遅れてロウレベルからハイ
レベルに遷移する。これに対して、入力信号と同相の信
号φは遅延時間Ｔ２遅れてハイレベルからロウレベルに
遷移する。つまり、間に介在する回路の段数により、信
号／φに対して、信号φは大幅に遅れてしまう。
【００８３】これに対して、実施例１の構成では、入力
信号／ＥＮがハイレベルからロウレベルに遷移した場
合、これと逆相の信号／φは、図１の構成の場合と同じ
く、遅延時間Ｔ１遅れてロウレベルからハイレベルに遷
移する。しかし、入力信号／ＥＮと同相の信号φは、間
に介在する回路の段数が少ない信号遷移に関する回路、
つまりトランジスタ３５を含む信号遷移回路により、強
制的にプルダウンされるので、非常に少ない遅延時間Ｔ
３でハイレベルからロウレベルに遷移する。その結果、
出力端子５に出力される信号／φと信号φの位相関係
を、次の段のＣＭＯＳロジックのしきい値Ｖｔｈ−Ｃレ
ベルで見た場合、かなり理想的な関係に保持することが
できる。
信号／ＥＮがハイレベルからロウレベルに遷移した場
合、これと逆相の信号／φは、図１の構成の場合と同じ
く、遅延時間Ｔ１遅れてロウレベルからハイレベルに遷
移する。しかし、入力信号／ＥＮと同相の信号φは、間
に介在する回路の段数が少ない信号遷移に関する回路、
つまりトランジスタ３５を含む信号遷移回路により、強
制的にプルダウンされるので、非常に少ない遅延時間Ｔ
３でハイレベルからロウレベルに遷移する。その結果、
出力端子５に出力される信号／φと信号φの位相関係
を、次の段のＣＭＯＳロジックのしきい値Ｖｔｈ−Ｃレ
ベルで見た場合、かなり理想的な関係に保持することが
できる。
【００８４】実施例２．図２は、本発明の実施例２の信
号出力装置の回路図である。図において示すように、入
力端子３に与えられた入力信号／ＥＮはインバータ１、
６、ＮＭＯＳトランジスタ４０のゲート、および図１で
示したのと同様の構成を有する回路ブロック３７に供給
される。インバータ１の出力は出力端子４に供給され、
インバータ６の出力は、エミッタを電源電位Ｖｃｃに接
続されるトランジスタ９のベースに供給される。
号出力装置の回路図である。図において示すように、入
力端子３に与えられた入力信号／ＥＮはインバータ１、
６、ＮＭＯＳトランジスタ４０のゲート、および図１で
示したのと同様の構成を有する回路ブロック３７に供給
される。インバータ１の出力は出力端子４に供給され、
インバータ６の出力は、エミッタを電源電位Ｖｃｃに接
続されるトランジスタ９のベースに供給される。
【００８５】出力端子４には、エミッタをＧＮＤに接続
されるＮＰＮトランジスタ４２のコレクタと、インバー
タ３８が接続される。
されるＮＰＮトランジスタ４２のコレクタと、インバー
タ３８が接続される。
【００８６】インバータ３８の出力は、ソースを電源電
位Ｖｃｃに接続されるＰＭＯＳトランジスタ３９のゲー
トと、ソースをＧＮＤに接続されるＮＭＯＳトランジス
タ４１のゲートに接続される。
位Ｖｃｃに接続されるＰＭＯＳトランジスタ３９のゲー
トと、ソースをＧＮＤに接続されるＮＭＯＳトランジス
タ４１のゲートに接続される。
【００８７】ＭＯＳトランジスタ３９のドレインはＭＯ
Ｓトランジスタ４０のドレインに接続され、ＭＯＳトラ
ンジスタ４０のソースは、ＭＯＳトランジスタ４１のド
レインと共にトランジスタ４２のベースに接続される。
Ｓトランジスタ４０のドレインに接続され、ＭＯＳトラ
ンジスタ４０のソースは、ＭＯＳトランジスタ４１のド
レインと共にトランジスタ４２のベースに接続される。
【００８８】図２の回路は、入力端子３に入力された信
号／ＥＮに基づいて、出力端子４に信号／φを、出力端
子５に信号／φと逆相の信号φを出力するように構成さ
れるが、信号／ＥＮと同相の信号φは、回路ブロック３
７を通じて生成され、出力端子５に出力される。一方、
信号／ＥＮと逆相の信号／φは、回路ブロック４３を通
じて、出力端子４に出力されるように構成される。
号／ＥＮに基づいて、出力端子４に信号／φを、出力端
子５に信号／φと逆相の信号φを出力するように構成さ
れるが、信号／ＥＮと同相の信号φは、回路ブロック３
７を通じて生成され、出力端子５に出力される。一方、
信号／ＥＮと逆相の信号／φは、回路ブロック４３を通
じて、出力端子４に出力されるように構成される。
【００８９】以上述べたような構成において、次にその
動作を説明する。入力端子３の入力信号／ＥＮと同相の
信号φを作る回路ブロック３７の動作については、図１
の構成とまったく同様であり、出力端子５に信号φとし
て出力する。
動作を説明する。入力端子３の入力信号／ＥＮと同相の
信号φを作る回路ブロック３７の動作については、図１
の構成とまったく同様であり、出力端子５に信号φとし
て出力する。
【００９０】一方、入力端子３の入力信号／ＥＮと逆相
の信号／φを作るためには、回路ブロック４３が動作
し、出力端子４に信号／φとして出力する。
の信号／φを作るためには、回路ブロック４３が動作
し、出力端子４に信号／φとして出力する。
【００９１】いま、入力端子３の信号／ＥＮがハイレベ
ルの場合、インバータ１を通じて出力端子４はロウレベ
ルにされている。一方、インバータ６の出力もロウレベ
ルであり、トランジスタ９はオフ状態である。
ルの場合、インバータ１を通じて出力端子４はロウレベ
ルにされている。一方、インバータ６の出力もロウレベ
ルであり、トランジスタ９はオフ状態である。
【００９２】出力端子４のロウレベル状態はインバータ
３８を通じてＭＯＳトランジスタ３９とＭＯＳトランジ
スタ４１のゲートをハイレベルとするが、その結果、Ｍ
ＯＳトランジスタ３９はオフ、ＭＯＳトランジスタ４１
はオンである。なお、この時、ＭＯＳトランジスタ４０
は入力端子３につながるゲートがハイレベルであるの
で、オン状態であるが、ＭＯＳトランジスタ３９がオフ
であるので、トランジスタ４２のベースは、ＭＯＳトラ
ンジスタ４１によってＧＮＤレベルに保持されている。
このため、トランジスタ４２もオフ状態である。
３８を通じてＭＯＳトランジスタ３９とＭＯＳトランジ
スタ４１のゲートをハイレベルとするが、その結果、Ｍ
ＯＳトランジスタ３９はオフ、ＭＯＳトランジスタ４１
はオンである。なお、この時、ＭＯＳトランジスタ４０
は入力端子３につながるゲートがハイレベルであるの
で、オン状態であるが、ＭＯＳトランジスタ３９がオフ
であるので、トランジスタ４２のベースは、ＭＯＳトラ
ンジスタ４１によってＧＮＤレベルに保持されている。
このため、トランジスタ４２もオフ状態である。
【００９３】ここで、入力端子３の信号／ＥＮがハイレ
ベルからロウレベルに遷移する場合を説明する。
ベルからロウレベルに遷移する場合を説明する。
【００９４】入力端子３がハイレベルからロウレベルに
遷移すると、まずＭＯＳトランジスタ４０がオフとな
り、続いて、インバータ１、６の出力がハイレベルにな
る。
遷移すると、まずＭＯＳトランジスタ４０がオフとな
り、続いて、インバータ１、６の出力がハイレベルにな
る。
【００９５】その結果、出力端子４はインバータ１によ
りハイレベルになり、インバータ６によりトランジスタ
９がオンして、ハイレベルにプルアップされる。
りハイレベルになり、インバータ６によりトランジスタ
９がオンして、ハイレベルにプルアップされる。
【００９６】しかる後に、インバータ３８の出力がロウ
レベルになり、ＭＯＳトランジスタ３９がオンして、Ｍ
ＯＳトランジスタ４１がオフするが、その前にＭＯＳト
ランジスタ４０がオフとなっているので、トランジスタ
４２にはベース電流の供給はなく、トランジスタ４２は
オフ状態のままである。
レベルになり、ＭＯＳトランジスタ３９がオンして、Ｍ
ＯＳトランジスタ４１がオフするが、その前にＭＯＳト
ランジスタ４０がオフとなっているので、トランジスタ
４２にはベース電流の供給はなく、トランジスタ４２は
オフ状態のままである。
【００９７】一方、入力端子３がロウレベルからハイレ
ベルに遷移すると、まずＭＯＳトランジスタ４０がオン
となる。その結果、この時点ではまだオン状態のＭＯＳ
トランジスタ３９からＭＯＳトランジスタ４０を通じて
トランジスタ４２のベースに十分なベース電流が供給さ
れることになる。
ベルに遷移すると、まずＭＯＳトランジスタ４０がオン
となる。その結果、この時点ではまだオン状態のＭＯＳ
トランジスタ３９からＭＯＳトランジスタ４０を通じて
トランジスタ４２のベースに十分なベース電流が供給さ
れることになる。
【００９８】その結果、出力端子４のレベルは急速にロ
ウレベルに向かってプルダウンされる。
ウレベルに向かってプルダウンされる。
【００９９】その後で、インバータ１、６の出力がロウ
レベルになるので、トランジスタ９はオフし、出力端子
４のロウレベルが確定する。その結果、インバータ３８
の出力はハイレベルとなり、ＭＯＳトランジスタ３９を
オフすると共に、ＭＯＳトランジスタ４１をオンする。
レベルになるので、トランジスタ９はオフし、出力端子
４のロウレベルが確定する。その結果、インバータ３８
の出力はハイレベルとなり、ＭＯＳトランジスタ３９を
オフすると共に、ＭＯＳトランジスタ４１をオンする。
【０１００】その結果、トランジスタ４２に対するベー
ス電流の供給が絶たれるので、トランジスタ４２はオフ
する。
ス電流の供給が絶たれるので、トランジスタ４２はオフ
する。
【０１０１】そして、その後は、インバータ１により出
力端子４のロウレベルが維持されることになる。
力端子４のロウレベルが維持されることになる。
【０１０２】図２の構成においては、出力端子４の信号
／φがハイレベルからロウレベルに遷移する場合の遷移
時間を、ＭＯＳトランジスタ４０とトランジスタ４２の
動作が、他の回路に比べて先行することを利用して、大
幅に短縮している。
／φがハイレベルからロウレベルに遷移する場合の遷移
時間を、ＭＯＳトランジスタ４０とトランジスタ４２の
動作が、他の回路に比べて先行することを利用して、大
幅に短縮している。
【０１０３】以上のように、本発明の信号出力装置は、
ＢｉＣＭＯＳに組み込まれるバイポーラトランジスタの
ベース電圧Ｖｂｅが比較的低いレベルであり、ＣＭＯＳ
のしきい値Ｖｔｈ−Ｃが電源電位ＶｃｃとＧＮＤレベル
の中間にあることをうまく組み合わせて、バイポーラト
ランジスタに先行的に出力端子４や出力端子５のレベル
確定を行わせ、レベル確定後はＣＭＯＳによりレベル保
持を行わせるようにすることで、入力端子３のレベル遷
移に対する出力端子４、５のレベル遷移までの遅延時間
を大幅に短縮することを実現した。
ＢｉＣＭＯＳに組み込まれるバイポーラトランジスタの
ベース電圧Ｖｂｅが比較的低いレベルであり、ＣＭＯＳ
のしきい値Ｖｔｈ−Ｃが電源電位ＶｃｃとＧＮＤレベル
の中間にあることをうまく組み合わせて、バイポーラト
ランジスタに先行的に出力端子４や出力端子５のレベル
確定を行わせ、レベル確定後はＣＭＯＳによりレベル保
持を行わせるようにすることで、入力端子３のレベル遷
移に対する出力端子４、５のレベル遷移までの遅延時間
を大幅に短縮することを実現した。
【０１０４】本発明の実施例の信号出力装置は、出力信
号のレベルを維持するための回路と、出力信号のレベル
遷移に作用する回路を分けて、レベル遷移用の回路を高
負荷駆動能力をもつバイポーラ回路で構成するようにし
たので、ロジック通過段数を低減でき、ディレイ時間を
短縮でき、１相入力に対して２相入力を作る場合も相間
の位相関係を理想的に設計することができるので、クロ
ックドライバや３ステート制御等のロジックに効果的に
適用できるという効果がある。
号のレベルを維持するための回路と、出力信号のレベル
遷移に作用する回路を分けて、レベル遷移用の回路を高
負荷駆動能力をもつバイポーラ回路で構成するようにし
たので、ロジック通過段数を低減でき、ディレイ時間を
短縮でき、１相入力に対して２相入力を作る場合も相間
の位相関係を理想的に設計することができるので、クロ
ックドライバや３ステート制御等のロジックに効果的に
適用できるという効果がある。
【０１０５】
【発明の効果】本発明によれば、入力信号を少ない段数
の回路を通した信号で出力回路を制御するようにしたの
で、入力信号のレベル変化に応答性良く追随した位相遅
れのない出力の得ることのできる一相又は二相出力信号
出力回路を得ることができる。
の回路を通した信号で出力回路を制御するようにしたの
で、入力信号のレベル変化に応答性良く追随した位相遅
れのない出力の得ることのできる一相又は二相出力信号
出力回路を得ることができる。
【図１】発明の実施例１の信号出力装置の回路図であ
る。
る。
【図２】発明の実施例２の信号出力装置の回路図であ
る。
る。
【図３】図１の構成の動作を、図４の構成と比較して示
す波形図である。
す波形図である。
【図４】従来例１の信号出力装置の回路図である。
【図５】従来例２の信号出力装置の回路図である。
【図６】図４の構成の動作を示す波形図である。
【図７】従来例３の信号出力装置の回路図である。
１、２、６、７、８、１５、２８、３８ インバータ ３ 入力端子 ４、５ 出力端子 １１、１２ ナンド回路 １３、１４ ノア回路 ３７、４３ 回路ブロック
Claims (5)
- 【請求項１】第１入力端子に加えた入力信号と同相の出
力信号を第１出力端子から出力する同相信号出力回路で
あって、 高圧側電源と低圧側電源との間に、第１スイッチング素
子及び第２スイッチング素子を直列に接続し、前記第
１、第２スイッチング素子の接続中点を前記第１出力端
子に接続し、 前記第１入力端子がＨ／Ｌレベルのときにオン／オフす
る第３スイッチング素子を、前記第３スイッチング素子
のオン状態時に前記第１スイッチング素子がオンするよ
うに、高圧側電源と前記第１スイッチング素子の制御端
子との間に接続し、 前記第１入力端子と前記第１出力端子との間に、偶数段
のインバータを接続し、 前記第１入力端子と前記第２スイッチング素子の制御端
子との間に、前記第１入力端子への入力の定常状態にお
いては前記第２スイッチング素子をオンさせる信号は出
力しないものの、前記第１入力端子がＨレベルからＬレ
ベルへレベル変化する第１変化時に前記第２スイッチン
グ素子をオフからオンへ変化させる、前記第１変化時に
過渡的に動作する入力インバータを接続し、この第２ス
イッチング素子がこの後そのオン状態を維持するよう
に、この第２スイッチング素子の制御端子に前記複数段
のインバータの出力に応じた信号を加える回路を設け
た、ことを特徴とする同相信号出力回路。 - 【請求項２】入力端子に加えた入力信号と逆相の出力信
号を第２出力端子から出力する逆相信号出力回路であっ
て、 高圧側電源と低圧側電源との間に、第４スイッチング素
子及び第５スイッチンク素子を直列に接続し、前記第
４、第５スイッチング素子の接続中点を前記第２出力端
子に接続し、 前記第２入力端子を第１インバータを介して前記第４ス
イッチング素子の制御端子に接続し、 前記第２入力端子を第２インバータを介して前記第２出
力端子に接続し、 前記第２入力端子と前記第５スイッチング素子の制御端
子との間に、前記第２入力端子への入力の定常状態にお
いては、前記第２スイッチング素子をオンさせる信号は
出力しないものの、前記第２入力端子がＬレベルからＨ
レベルに変化したときに前記第５スイッチング素子を過
渡的にオンさせる、スイッチング手段を接続し、この第
５スイッチング素子がこの後そのオン状態を維持するよ
うに、この第５スイッチング素子の制御端子に前記第２
出力端子の電位に応じた信号を加える回路を設けた、 ことを特徴とする逆相信号出力回路。 - 【請求項３】入力端子に加えた入力信号と同相の出力信
号を第１出力端子から出力する同相信号出力回路と、 前記入力端子に加えた入力信号と逆相の出力信号を第２
出力端子から出力する逆相信号出力回路と、 を備え、 前記同相信号出力回路として請求項１に記載の同相信号
出力回路を用い、前記入力端子は、請求項１に記載の同
相信号出力回路における第１入力端子と、請求項２に記
載の逆相信号出力回路における第２入力端子とを、兼用
するものである、 ことを特徴とする二相信号出力回路。 - 【請求項４】入力端子に加えた入力信号と同相の出力信
号を第１出力端子から出力する同相信号出力回路と、 前記入力端子に加えた入力信号と逆相の出力信号を第２
出力端子から出力する逆相信号出力回路と、 を備え、 前記逆相信号出力回路として請求項２に記載の逆相信号
出力回路を用い、前記入力端子は、請求項１に記載の同
相信号出力回路における第１入力端子と、請求項２に記
載の逆相信号出力回路における第２入力端子とを、兼用
するものである、 ことを特徴とする二相信号出力回路。 - 【請求項５】入力端子に加えた入力信号と同相の出力信
号を第１出力端子から出力する同相信号出力回路と、 前記入力端子に加えた入力信号と逆相の出力信号を第２
出力端子から出力する逆相信号出力回路と、 を備え、 前記同相信号出力回路として請求項１に記載の同相信号
出力回路を用い、前記逆相信号出力回路として請求項２
に記載の逆相信号出力回路を用い、前記入力端子は、請
求項１に記載の同相信号出力回路における第１入力端子
と、請求項２に記載の逆相信号出力回路における第２入
力端子とを、兼用するものである、 ことを特徴とする二相信号出力回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04577894A JP3190199B2 (ja) | 1994-03-16 | 1994-03-16 | 同相信号出力回路、逆相信号出力回路、二相信号出力回路及び信号出力回路 |
| KR1019950005729A KR0142985B1 (ko) | 1994-03-16 | 1995-03-16 | 동상신호 출력회로, 역상신호 출력회로 및 2상신호 출력회로 |
| US08/405,009 US5596295A (en) | 1994-03-16 | 1995-03-16 | In-phase signal output circuit, opposite-phase signal output circuit, and two-phase signal output circuit |
| EP95103853A EP0673116A1 (en) | 1994-03-16 | 1995-03-16 | In-phase signal output circuit, opposite-phase signal output circuit, and two-phase signal output circuit |
| TW084102955A TW272339B (ja) | 1994-03-16 | 1995-03-27 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04577894A JP3190199B2 (ja) | 1994-03-16 | 1994-03-16 | 同相信号出力回路、逆相信号出力回路、二相信号出力回路及び信号出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07254850A true JPH07254850A (ja) | 1995-10-03 |
| JP3190199B2 JP3190199B2 (ja) | 2001-07-23 |
Family
ID=12728759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04577894A Expired - Fee Related JP3190199B2 (ja) | 1994-03-16 | 1994-03-16 | 同相信号出力回路、逆相信号出力回路、二相信号出力回路及び信号出力回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5596295A (ja) |
| EP (1) | EP0673116A1 (ja) |
| JP (1) | JP3190199B2 (ja) |
| KR (1) | KR0142985B1 (ja) |
| TW (1) | TW272339B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5805123A (en) * | 1995-03-16 | 1998-09-08 | Texas Instruments Incorporated | Display panel driving circuit having an integrated circuit portion and a high power portion attached to the integrated circuit |
| JP3851893B2 (ja) * | 2003-08-27 | 2006-11-29 | 株式会社東芝 | 半導体集積回路装置 |
| US20100331958A1 (en) * | 2007-12-20 | 2010-12-30 | Trivascular, Inc. | Hinged endovascular device |
| US9093549B2 (en) | 2013-07-02 | 2015-07-28 | Kulicke And Soffa Industries, Inc. | Bond heads for thermocompression bonders, thermocompression bonders, and methods of operating the same |
| CN107844075A (zh) * | 2017-10-27 | 2018-03-27 | 上海歌尔泰克机器人有限公司 | 一种地线开关控制电路和一种电子设备 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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