JPH06350430A - 回路および回路を動作させる方法 - Google Patents

回路および回路を動作させる方法

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JPH06350430A
JPH06350430A JP6117363A JP11736394A JPH06350430A JP H06350430 A JPH06350430 A JP H06350430A JP 6117363 A JP6117363 A JP 6117363A JP 11736394 A JP11736394 A JP 11736394A JP H06350430 A JPH06350430 A JP H06350430A
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node
inverter
reset
signal
stage
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Dennis L Wendell
デニス・エル・ウェンデル
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Sun Microsystems Inc
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Abstract

(57)【要約】 【目的】高速インバータ回路を得ることである。 【構成】このインバータは、静止状態と、入力パルスを
受け、それに応じてセット・パルスを発生するためのセ
ット状態と、同じ入力パルスの遅延されたものを用いて
インバータをリセットするためのリセット状態と、新し
い入力パルスの到達のために準備済とするための回復状
態とを有する。インバータをセットするために入力信号
の利用可能なエネルギーのほとんど全てを用いるから、
このインバータのスイッチング速度は極めて高い。電気
信号を迅速に伝えさせるために、このインバータをイン
バータ・チエーンおいて使用できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はインバータに関するもの
であり、更に詳しくいえば、極めて高速のスイッチング
特性を持ち、数多くの高速回路応用においてビルディン
グ・ブロックとして使用できるインバータに関するもの
である。
【０００２】
【従来の技術】ＣＭＯＳインバータは最近のマイクロエ
レクトロニクスにおける基本的なビルディング・ブロッ
クである。ＮＡＮＤゲートおよびＮＯＲゲートのような
標準的な論理ゲートを構成するために多数のインバータ
が用いられる。ブロック発生器回路または復号器回路の
ような数多くのその他の応用にインバータを用いること
もできる。
【０００３】標準的なＣＭＯＳインバータはＮＭＯＳト
ランジスタとＰＭＯＳトランジスタを含む。２つのトラ
ンジスタのゲートが入力ノードへ結合される。ＰＭＯＳ
トランジスタのソース・ドレイン電流チャネルがＶｃｃ
と出力ノードの間に結合される。ＮＭＯＳトランジスタ
のソース・ドレイン電流路がＶｃｃとアースの間に結合
される。入力ノードへ論理的に高い信号が加えられる
と、ＰＭＯＳトランジスタはターンオフされ、ＮＭＯＳ
トランジスタはターンオンされる。その結果、出力ノー
ドは反転され、アースへ引き下げられる。入力ノードへ
論理的に低い信号が加えられると、上記とは逆の関係の
現象が起き、出力ノードはＶｃｃへ引き上げられる。
【０００４】標準的なＣＭＯＳインバータにはスイッチ
ング速度に関しては重大な問題がある。チャネル幅およ
びターンオン電圧が同一であると、ＮＭＯＳトランジス
タの導通し易すさはＰＭＯＳトランジスタの、導通し易
すさのおよそ２倍である。高から低への遷移と、低から
高への遷移の両方でインバータでの遅延をほぼ同じにす
るために、ＰＭＯＳトランジスタのチャネル幅をＮＭＯ
Ｓトランジスタのチャネル幅の２倍にするのが典型的で
ある。その結果、与えられた任意の入力信号に対して、
ＮＭＯＳトランジスタを駆動するために電荷の３分の１
が用いられ、ＰＭＯＳトランジスタを駆動するために電
荷の３分の２が用いられる。利用可能な電荷の大部分が
非生産的な作業、すなわち、１つのトランジスタのター
ンオフ、に用いられるから、ＣＭＯＳインバータのスイ
ッチング速度は低下してしまう。したがって、高速マイ
クロプロセッサのような、多くの回路応用に使用するた
めには、通常のＣＭＯＳインバータはもはや理想的では
ない。
【０００５】速度特性を改善したＣＭＯＳ回路の１つの
態様が、ロバート・ジェー・プロエブスティング（Ｒｏ
ｂｃｒｔ Ｊ．Ｐｒｏｅｂｓｔｉｎｇ）へ付与された米
国特許第４，９８５，６４３号明細書に記載されている
「ポスト電荷論理」技術である。この米国特許明細書に
は論理段（ロジック・ステージ）のチェーンが記載され
ている。各段はセット・トランジスタとリセット・トラ
ンジスタを含む。各段のセット・トランジスタは入力パ
ルスをチエーンの順方向へ伝える。一実施例において
は、各段のリセットはチエーン中の後の段のセット・ト
ランジスタからの帰還信号により行われる。第２の実施
例においては、各段をリセットするために４段インバー
タ・チエーン（以下リセット・チエーンと呼ぶ）が用い
られる。リセット・チエーンは段のセット段階中に能動
パルスを受け、４遅延後に、そのパルスが用いられて次
のパルスを予測して段をリセットする。両方の構成は、
能動段のセット・トランジスタの順方向に信号パルスを
伝えさせる間は、その段のリセット・トランジスタをタ
ーンオフする必要を解消するという利点を有する。しか
し、それら２つのポスト電荷論理構成には大きな欠点が
ある。
【０００６】帰還実施例においては、チエーン中のあら
ゆる段に金属トレース帰還相互接続路が必要となる。数
多くの金属トレース帰還路は非常に複雑であり、ダイの
上でのレイアウトが困難であり、ダイの上における貴重
なスペースを消費する。別の欠点は、順方向へ伝わる信
号の一部が、通常のＣＭＯＳにおけるものより少ないと
はいえ、非生産的な作業に依然として用いられているこ
とである。各段ごとに、帰還相互接続路を介して前の段
をリセットするために利用可能なエネルギーのある割合
が用いられる。最後に、次の段、前の段のリセット・ノ
ード、およびある状況においては、回路負荷、を駆動す
ることにある特定の段が責任を負うものとすると、回路
設計者は、チエーン中の別の段のファンアウト遅延に等
しくするために、その特定の段のファンアウト遅延を計
算せねばならない。これは、多数の電荷論理回路および
段を含むチップでは時間のかかる作業になることがあ
る。
【０００７】インバータ・チエーン実施例にもいくつか
の欠点がある。各段の各リセット・チエーンに対して全
部で４つの従来のインバータ（トランジスタ８個に等し
い）を必要とする。それらの追加トランジスタはダイの
上の貴重なスペースを使用し、レイアウトの問題をひき
起こす。ある用途においては、それらの追加トランジス
タはチップにおいて利用できる限られた電力を消費する
ことにもなる。また、各段のリセット時間が同じである
ように各リセット・チエーンを調整することも非常に困
難である。段のチエーンを初段からたどっていくにつれ
て、各段（リセット・チエーンを含む）のトランジスタ
は一般に物理的に大きくなる。温度変化、製造工程の変
動、電源電圧変動、および入力信号の立上がり時間と立
下がり時間の違いもトランジスタのスイッチング速度に
影響を及ぼす。それらの要因のおのおのは調整作業を複
雑にする。
【０００８】多くのポスト電荷論理段を持つ複雑な回路
においては、ファンアウト遅延問題と調整問題の少なく
とも一方を克服するための作業は厄介である。ポスト電
荷論理回路におけるトランジスタの最適寸法および最適
スイッチング速度を決定するためには、長い時間を必要
とする。したがって、多くの回路設計者がこの技術の使
用を断念してきた。
【０００９】
【発明の概要】本発明は、高速回路応用のために有用で
あるＣＭＯＳインバータを提供するものである。本発明
の基本的なインバータはセット・トランジスタとリセッ
ト回路を含む。セット・トランジスタは、セット・ノー
ドにおけるセット信号を、入力信号の受けとりに応じて
順方向に伝えさせる。リセット回路へ入力信号が到達す
ることを遅延させるために遅延回路も設けられる。遅延
は、セット・トランジスタがセット信号を順方向へ伝え
られるようにするために十分な時間である。リセット回
路は遅延後にセット回路をリセットし、リセット・ノー
ドにおけるリセット信号を順方向へ伝えさせる。インバ
ータがリセットされた後でそのインバータが新しい入力
信号を受けるように、回復回路がそのインバータを準備
済状態にさせる。
【００１０】本発明の一実施例においては、チエーンに
複数のインバータが配置される。そのようなチエーンに
おいて、第１のインバータは上記インバータに類似す
る。以後のインバータはセット・トランジスタとリセッ
ト・トランジスタを含む。以後の段には遅延回路は不必
要である。セット・トランジスタは前のインバータから
セット信号を受け、それに応じてそれ自身のセット信号
を発生する。このセット信号はチエーン中の次のインバ
ータを駆動するために用いられる。それからリセット・
トランジスタは遅延されたリセット信号を前のインバー
タから受け、インバータをリセットする。それからリセ
ット信号はチエーン中の次のインバータへ順方向に伝え
させられ、そこでセット・トランジスタはターンオフさ
れる。このようにして、セット信号とリセット信号がチ
エーンをそれぞれ伝わるにつれて、チエーン中の各段は
迅速にセットされ、そしてリセットされる。
【００１１】本発明のインバータ・チエーンは従来技術
より優れている。各インバータ段において、セット・ト
ランジスタを駆動するためにセット信号のほとんど全て
の電力が用いられる。この結果として、リセット機能に
電力が費やされないから、段から段へ伝わる時間が例外
的に短くなる。第１の段の遅延回路により遅延させられ
たリセット信号は、セット信号の後でチエーン中の各段
を伝わって、各段をリセットする。各段の帰還路または
リセット・チエーンに関連するファンアウト問題および
調整問題が解消されるから、これは有利である。インバ
ータにおける寸法特性およびスイッチング特性を、イン
バータが駆動する負荷により決定できる。したがって、
本発明のインバータを、マイクロプロセッサ、半導体記
憶装置、または高速論理を要する任意のチップにおける
回路設計のためのような、今日の高速応用の多くにおけ
る基本的なビルディング・ブロックとして容易に使用で
きる。
【００１２】
【実施例】まず、本発明のＣＭＯＳインバータが示され
ている図１を参照する。本発明の一実施例に従ってイン
バータ２０をインバータのチエーンに使用できる。この
第１のインバータを図１に関して詳しく説明する。チエ
ーン中の他のインバータについてはこの出願の別の図を
参照して詳しく説明する。
【００１３】インバータ２０は、ＮＭＯＳトランジスタ
Ｎ２２と、ＮＭＯＳトランジスタＮ２４と、ＮＭＯＳト
ランジスタＮ２６と、インバータ２８と、ＰＭＯＳトラ
ンジスタＰ３０と、ＰＭＯＳトランジスタＰ３２と、Ｐ
ＭＯＳトランジスタＰ３４と、ＰＭＯＳトランジスタＰ
３６と、遅延時間がΔｔである遅延回路３８とを含む。
ＮＭＯＳトランジスタＮ２２のゲートは入力ノードへ結
合され、それのソース・ドレイン電流路はノードＡ（セ
ット・ノード）とアースの間に結合される。ＮＭＯＳト
ランジスタＮ２４のゲートはノードＢへ結合され、それ
のソース・ドレイン電流路はノードＤとアースの間に結
合される。ＮＭＯＳトランジスタＮ２６のゲートはノー
ドＥ（リセット入力ノード）へ結合され、それのソース
・ドレイン電流路はノードＣとノードＤの間に結合され
る。インバータ２８の入力端子はノードＡへ結合され、
それの出力端子はノードＢへ結合される。ＰＭＯＳトラ
ンジスタＰ３０のゲートはノードＢへ結合され、それの
ソース・ドレイン電流路はＶｃｃとノードＣの間に結合
される。ＰＭＯＳトランジスタＰ３２のゲートはノード
Ｅへ結合され、それのソース・ドレイン電流路はＶｃｃ
とノードＣの間に結合される。ＰＭＯＳトランジスタＰ
３４のゲートはノードＣへ結合され、それのソース・ド
レイン電流路はＶｃｃとノードＡの間に結合される。Ｐ
ＭＯＳトランジスタＰ３６のゲートは入力ノードへ結合
され、それのソース・ドレイン電流路はＶｃｃとノード
Ａの間に結合される。遅延回路３８は入力ノードとノー
ドＥの間に結合される。
【００１４】遅延回路３８の遅延Δｔが、インバータの
入力端子に受けるパルスＰ（ｔ１−ｔ２）の幅に等しい
か、それより僅かに長いことに留意すべきである。遅延
回路３８は、１つまたは複数の従来のインバータ、また
はＲＣ遅延回路、シュミット・トリガ、カウンタ等のよ
うな任意の他の種類の遅延回路を含むことができる。イ
ンバータ２８のタイミングはパルス幅Ｐに等しいか、そ
れより短くなければならない。
【００１５】インバータ２０は、静止状態と、セット状
態と、リセット状態と、回復状態との４つの状態で動作
する。静止状態においては、インバータ２０は動作せ
ず、入力ノードへのパルスＰを待つ。インバータ２０が
入力ノードにパルスＰの正への遷移を受けた時にセット
状態が起き、それに応答して、セット・ノードＡに負へ
の遷移を生ずる。遅延回路３８により遅延された入力パ
ルスＰの正への遷移がリセット入力ノードＥに到達した
時に、リセット状態が起きる。そうするとノードＣにお
いて負への遷移が生じさせられる。最後に、回復状態に
おいては、インバータ２０は静止状態への遷移により新
しいパルスを受けるための準備をさせられる。動作の４
つの状態については以下に詳しく説明する。
【００１６】静止状態においては、入力ノードにはパル
スＰは存在しないから、インバータ２０は動作しない。
ＰＭＯＳトランジスタＰ３６は導通状態にあり、ＮＭＯ
ＳトランジスタＮ２２は非導通状態にあって、セットノ
ードＡをＶｃｃへ引き上げている。インバータ２８は、
その入力が高いから、ノードＢをアースへ引き下げる。
したがって、ＮＭＯＳトランジスタＮ２４はターンオフ
され、ＰＭＯＳトランジスタＰ３０はターンオンされて
リセット・ノードＣをＶｃｃへ引き上げる。そうすると
ＰＭＯＳトランジスタＰ３４はターンオフされる。ノー
ドＥも低レベルであるから、ＮＭＯＳトランジスタＮ２
６はターンオフされ、ＰＭＯＳトランジスタＰ３２はタ
ーンオンされ、それによりリセット・ノードＣの引き上
げが強められる結果となる。したがって、インバ−タ２
０の静止状態においては、入力ノードが低い間セット・
ノードＡとノードＣは両方とも高く保持される。
【００１７】入力ノードにパルスＰが到達することによ
りセット状態がトリガされる。入力ノードにパルスＰが
到達すると、ＮＭＯＳトランジスタＮ２２はターンオン
されてセット・ノードＡがアースへ引き下げられる（立
ち下がり縁部）。したがって、時間（ｔ１−ｔ２）の間
にセット・ノードＡのパルスＰは反転させられる。セッ
ト状態においてインバータ２０の他のトランジスタの状
態に注目することは有用である。ノードＢはインバータ
２８のためにアースからＶｃｃへ遷移する。そうすると
ＰＭＯＳトランジスタＰ３０がターンオフされ、ＮＭＯ
ＳトランジスタＮ２４がターンオンされて、ノードＤは
アースへ引き下げられる。しかし、遅延回路３８が入力
パルスＰを遅延させるから、セット状態中はノードＥは
低いままである。したがって、ＮＭＯＳトランジスタＮ
２６は非導通状態のままであり、ＰＭＯＳトランジスタ
Ｐ３２は導通状態を保って、ノードＣをＶｃｃに保つ。
そうするとＰＭＯＳトランジスタＰ３４は非導通状態を
保つ。
【００１８】遅延されたパルスＰがノードＥに到達する
ことによりリセット状態がトリガされる。この時点で
は、パルスＰは入力ノードにはもはや存在しない。その
理由は、遅延回路３４の遅延時間が入力パルスの持続時
間に等しいか、それより僅かに長いからである。したが
って、ＮＭＯＳトランジスタＮ２２はターンオフされ
る。リセット入力ノードＥにおけるパルスＰはＮＭＯＳ
トランジスタＮ２６をターンオンさせ、ＰＭＯＳトラン
ジスタＰ３２をターンオフさせる。セット状態中にＰＭ
ＯＳトランジスタＰ３０は既にターンオフされていて、
インバータのリセットの準備済となっている。ＮＭＯＳ
トランジスタＮ２４とＮ２６が導通状態にあるからリセ
ット・ノードＣはアースへ引き下げられる。その結果、
ＰＭＯＳトランジスタＰ３４はターンオンされ、ノード
ＡはＶｃｃへ引き上げられるからそのノードＡはリセッ
トされる。インバータ２０がリセットされると、ノード
Ａにおける反転されたパルスＰが終了させられる（立上
がり縁部）。
【００１９】回復状態は新しい入力パルスＰに対してイ
ンバータ２０を準備するために必要とされる。回路のリ
セット後に回復が起きる。回復はインバータ２８により
制御される。ノードＡがアースからＶｃｃへリセットさ
れると、ノードＢはインバータ２８によりアースへ引き
下げられる。その結果、ＰＭＯＳトランジスタＰ３０は
ターンオンされ、リセット・ノードＣはＶｃｃへ引き上
げられ、ノードＡの電位を制御するＰＭＯＳトランジス
タＰ３４はターンオフされる。したがって、回路は静止
状態になり、入力ノードにおける別のパルスＰに対する
準備が整う。
【００２０】インバータのセット路およびリセット路に
対する遅延特性とファンアウト特性が同一であることに
注目することは有用である。ノードＣにおける負パルス
（リセット・パルス）は、ノードＡにおける負パルスに
約Δｔの遅れで追従する。
【００２１】次に、２つのインバータのチエーンが示さ
れている図２を参照する。このチエーンは第１のインバ
ータ２０と第２のインバータ６０を含む。第１のインバ
ータのノードＡに発生されるセット・パルスは、後のイ
ンバータ６０をセット状態へ駆動するために用いられ、
ノードＣに発生される遅延されたリセット・パルスは、
セット・パルスの後で第２のインバータ６０をリセット
するために用いられる。
【００２２】第２のインバータ６０はＰＭＯＳトランジ
スタＰ６２と、ＮＭＯＳトランジスタＮ６３と、ＮＭＯ
ＳトランジスタＮ６４と、ＮＭＯＳトランジスタＮ６６
と、ＮＭＯＳトランジスタＮ６７と、インバータ６８
と、ＰＭＯＳトランジスタＰ７０と、ＰＭＯＳトランジ
スタＰ７２とを含む。ＰＭＯＳトランジスタＰ６２のゲ
ートはノードＡへ結合され、それのソース・ドレイン電
流路はＶｃｃとセット・ノードＧの間に結合される。Ｎ
ＭＯＳトランジスタＮ６３のゲートはノードＡへ結合さ
れ、それのソース−ドレイン電流路はノードＧとアース
の間に結合される。ＮＭＯＳトランジスタＮ６４のゲー
トはリセット・ノードＪへ結合され、それのソース・ド
レイン電流路はセット・ノードＧとアースの間に結合さ
れる。ＮＭＯＳトランジスタＮ６６のゲートはノードＩ
へ結合され、それのソース・ドレイン電流路はリセット
・ノードＪとアースの間に結合される。ＮＭＯＳトラン
ジスタＮ６７のゲートはノードＣへ結合され、それのソ
ース・ドレイン電流路はノードＨとアースの間に結合さ
れる。インバータ６８の入力端子はセット・ノードＧへ
結合され、それの出力端子はノードＩへ結合される。Ｐ
ＭＯＳトランジスタＰ７０のゲートはノードＣへ結合さ
れ、それのソース・ドレイン電流路はノードＫとリセッ
ト・ノードＪの間に結合される。ＰＭＯＳトランジスタ
Ｐ７２のゲートはノードＩへ結合され、それのソース・
ドレイン電流路はＶｃｃとノードＫの間に結合される。
第２のインバータ６０はノードＡとＣから負パルスを受
けるから、そのインバータはインバータ２０の相補的な
ものである。
【００２３】静止状態においては、入力ノードにはパル
スＰは存在しないから、インバータ６０は動作しない。
セット・パルスＰがノードＡに生ずるとインバータ６０
はセット状態に入る。そうするとＰＭＯＳトランジスタ
Ｐ６２はターンオンし、セット・ノードＧはＶｃｃまで
急速に引き上げられる。ノードＣに遅延されたリセット
・パルスが生じた時に、第２のインバータ６０はリセッ
ト状態へトリガされる。そのリセット・パルスはＰＭＯ
ＳトランジスタＰ７０をターンオフし、そうするとその
ＰＭＯＳトランジスタはリセット・ノードＪをＶｃｃへ
引き上げる。ＮＭＯＳトランジスタＮ６４はターンオフ
され、セット・ノードＧはアースへ引き下げられる。し
たがって、セット・パルスは終了させられる。ノードＧ
がアースへリセットされるにつれてノードＩはインバー
タ６８によりＶｃｃへ引き上げられる。それからノード
Ｊはアースへ引き下げられ、その結果、リセット・パル
スは終了させられる。このようにしてインバータは回復
され、それの静止状態へ戻される。
【００２４】リセット・ノードＪにおける正パルスＰの
ファンアウト特性が、セット・ノードＧにおけるセット
・パルスのファンアウト特性と同一であることに注目す
ることは、再び有用である。ノードＪにおけるセット・
パルスは（Δｔ）の時間だけノードＧにおけるそれに従
う。ノードＧにおけるセット・パルスを、第３のインバ
ータをセット動作へ駆動するために再び必要とすること
があり、ノードＪにおける遅延されたリセット・パルス
を用いてその同じインバータをリセットできる。必要と
するだけのインバータを一緒に一列に並べて高速回路を
構成できることが当業者には明らかであろう。
【００２５】次に、インバータ２０および６０の種々の
ノードの電位のタイミング関係を示す波形図が示されて
いる図３を参照する。インバータ２０の静止状態におい
ては、入力ノードとノードＥは低く、セット・ノードＡ
とリセット・ノードＣはＶｃｃにある。インバータ２０
のセット状態においては、入力ノードはパルスＰの幅の
持続する間上昇して、セット・ノードＡをＶｃｃからア
ースへ遷移させる。セット状態においては、リセット・
ノードＣとノードＥは不変のままである。リセット状態
においては、ノードＥはアースからＶｃｃへ遷移する。
そのためにセット・ノードＡはアースからＶｃｃへ遷移
させられ、リセット・ノードＣはＶｃｃからアースへ変
化させられる。回復段階においては、リセット・ノード
ＣはＶｃｃへ戻る。インバータ２０の他のノードは不変
のままである。
【００２６】第１のインバータ２０のセット・ノードＡ
におけるＶｃｃからアースへの遷移のために、インバー
タ６０のセット・ノードＧはアースからＶｃｃへ遷移さ
せられる。ノードＣがＶｃｃからアースへ遷移すると、
インバータ６０はリセット状態に入れられ、セット・ノ
ードＧはアースへ戻り、その間にリセット・ノードＪは
アースからＶｃｃへ変化する。ノードＣがアースからＶ
ｃｃへ遷移すると、第２のインバータがノードＧにおけ
る別の順方向セット信号に対して準備させられる。
【００２７】論理ゲートを構成するために本発明のイン
バータ・チエーンを容易に変更できる。次に、第１のイ
ンバータ２０を基にして構成したＮＡＮＤゲート５０が
示されている図４を参照する。ＮＡＮＤゲート５０の機
能を行わせるために、追加のＮＭＯＳトランジスタＮ５
２がインバータ回路２０へ付加される。ＮＭＯＳトラン
ジスタＮ２２のゲートがＸ入力信号を受けるために結合
され、ソース・ドレイン電流路がノードＡとノードＦの
間に結合される。ＮＭＯＳトランジスタＮ５２のゲート
がＹ入力信号を受けるために結合され、ソース・ドレイ
ン電流路がノードＦとアースの間に結合される。この構
成はＮＡＮＤゲート機能を実現する。Ｘ入力とＹ入力が
真の時だけ、セット・ノードＡがアースへ引き下げられ
て、インバータ２０をセット状態に入れる。他の可能な
入力の組合わせの全て（Ｘ＝真、Ｙ＝偽）、（Ｘ＝偽、
Ｙ＝真）、または（Ｘ＝偽、Ｙ＝偽）に対して、インバ
ータ２０は静止状態を維持する。それから第２のインバ
ータ６０はＮＡＮＤゲート５０の出力を反転させてＡＮ
Ｄ機能を得る。
【００２８】ＯＲゲートと、ＮＯＲゲートと、論理回路
のその他の組合わせとの製造は当業者には直ちに明らか
であろう。別の論理ゲートの設計においては、ゲートの
別の入力端子に追加の遅延回路を付加して、リセット・
ネットワークを修正する必要があるかもしれない。クロ
ック・パルス発生器および復号器のような、各種の高速
回路を製造するためにそれらのインバータを使用するこ
ともできる。数多くの用途のためにこの回路技術を使用
することが当業者には明らかであろう。
【００２９】別の実施例においては、ＮＡＮＤゲート５
０の遅延回路３８の代わりに標準ＣＭＯＳインバータを
使用できる。この変更によりいくつかの利点が得られ
る。ＮＡＮＤゲート５０はもはや厳密にはパルスで駆動
されない。その代わりに、それはほぼ同時に生ずる２つ
の入力信号により駆動できる。更に、入力信号の持続時
間の間ＮＡＮＤゲートを１つの状態（セットまたはリセ
ット）に留めることができる。その持続時間はシステム
のサイクル時間より長いことがある。インバータ１０
と、ここで説明している基本技術を用いて組み立てられ
るＯＲゲートのようなその他の回路とを、同様なやり方
で修正できる。
【００３０】以後の段がダイの上でチエーン中の前の段
から離れている点に物理的に配置されているような状況
においては、ＣＭＯＳインバータは別の利点も提供す
る。それらの状況においては、２つの段の間のセット経
路とリセット経路におけるＲＣ遅延を一致させるという
問題を解消するために、ＣＭＯＳインバータを使用でき
る。これは、２つの段の間のリセット経路ワイヤ接続を
無くすことにより行われる。セット入力ノードとリセッ
ト入力ノードの間にＣＭＯＳインバータが遅延回路３８
の代わりに）接続される。以後の段においてセット・パ
ルスの第１の遷移が起きると、以後の段はセット・モー
ドに入る。それから、セット・パルスの第２の遷移が起
きると、それから以後の段はリセットされる。以後の段
の早すぎるリセットを阻止するために、インバータ２８
の遅延時間は付加されるＣＭＯＳインバータの遅延より
長くなければならない。
【図面の簡単な説明】
【図１】本発明のインバータを示す。
【図２】本発明の２段インバータ・チエーンを示す。
【図３】本発明による図２のインバータ・チエーンのタ
イミング図を示す。
【図４】本発明のインバータを用いて設計された論理回
路を示す。
【符号の説明】
２０、２８、６０、６８ インバータ ３８ 遅延回路 ５０ ＮＡＮＤゲート Ａ、Ｇ セット・ノード Ｂ、Ｄ、Ｉ、Ｈ、Ｋ ノード Ｃ、Ｅ、Ｊ リセット入力ノード

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 入力信号を受け、それに応答してセット
    信号を発生するセット回路と、 入力信号を遅延させる遅延回路と、 この遅延回路へ結合され、遅延された入力信号を受け、
    それに応答してセット回路をリセットするリセット回路
    と、 を備える回路。
  2. 【請求項２】 セット回路が新しい入力信号を受ける準
    備をするための回復回路を更に備える請求項１記載の回
    路。
  3. 【請求項３】 入力信号を受け、それに応答してセット
    信号を供給するための第１のセット手段と、入力信号の
    遅延されたものを受け、第１のインバータをリセット
    し、それに応答してリセット信号を発生する第１のリセ
    ット手段とを有する第１のインバータと、 この第１のインバータからのセット信号に応答する第２
    のセット手段と、第１のインバータからのセット信号に
    応答する第２のリセット手段とを有する第２のインバー
    タと、 を備える２つのインバータ段のチエーン。
  4. 【請求項４】 回路の第１の段の入力ノードに入力信号
    を受け、それに応答してセット出力信号をセット・ノー
    ドに発生する過程と、 第１の段において入力信号を遅延させる過程と、 第１の段の第２の入力ノードにおける入力信号を遅延さ
    せ、それに応答して、第１の段のセット・ノードをリセ
    ットし、第１の段のリセット・ノードにリセット信号を
    発生する過程と、 を備える回路を動作させる方法。
  5. 【請求項５】 第１の段の第１のセット信号を第２の段
    の第２のセット・ノードに受け、それに応答して、第２
    のセット信号を発生する過程と、 第１の段のリセット信号を第２の段の第２のリセット・
    ノードに受け、それに応答して、第２の段の第２のセッ
    ト・ノードをリセットし、第２のリセット信号を発生す
    る過程と、 を更に備える請求項４記載の方法。
  6. 【請求項６】 新しい入力信号を受けるために第１の段
    を準備する過程を更に備える請求項４記載の方法。
  7. 【請求項７】 セット・ノードおよびリセット・ノード
    をおのおの有する複数のインバータをチエーン状に設け
    る過程と、 チエーン中の各インバータのセット・ノードを順次結合
    する過程と、 チエーン中の各インバータのリセット・ノードを順次結
    合する過程と、 入力信号をチエーン中の各インバータのセット・ノード
    へ加え、伝えさせる過程と、 遅延された入力信号をチエーン中の各インバータのリセ
    ット・ノードへ加えて伝えさせ、セット後の各インバー
    タのセット・ノードをリセットする過程と、を備える、
    インバータのチエーンに信号を伝えさせる方法。
  8. 【請求項８】 入力信号を受け、それに応答してセット
    信号を発生するセット回路と、 入力信号を反転させるインバータ回路と、 このインバータ回路へ結合され、反転された入力信号を
    受け、それに応答してセット回路をリセットするリセッ
    ト回路と、 を備える回路。
  9. 【請求項９】 入力信号を受け、それに応答してセット
    信号を供給するための第１のセット手段と、入力信号の
    遅延されたものを受け、第１のインバータをリセット
    し、それに応答してリセット信号を発生する第１のリセ
    ット手段とを有する第１の段と、 第１の段からのセット信号に応答する第２のセット手段
    と、第１の段からのセット信号の反転させられたものに
    応答する第２のリセット手段とを有する第２の段と、を
    備える２つの回路段のチエーン。
  10. 【請求項１０】 セット・ノードおよびリセット・ノー
    ドをおのおの有する複数の段をチエーン状に設ける過程
    と、 チエーン中の各段のセット・ノードを順次結合する過程
    と、 セット信号をチエーン中の各段のセット・ノードへ加え
    て伝えさせる過程と、 セット信号を反転させ、反転された信号をチエーン中の
    各段のリセット・ノードへ加え、セット後の各段のセッ
    ト・ノードをリセットする過程と、 を備える、論理段のチエーンに信号を伝えさせる方法。
JP6117363A 1993-04-19 1994-04-19 回路および回路を動作させる方法 Pending JPH06350430A (ja)

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US049,063 1979-06-18
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EP0621690A3 (en) 1995-02-15
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