KR100272672B1 - 다이나믹 씨모오스 회로 - Google Patents

다이나믹 씨모오스 회로 Download PDF

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Abstract

본 발명의 다이나믹 CMOS 회로는 셀프-리셋 회로를 포함하며, 상기 셀프-리셋 회로는 입력 신호가 다음 사이클 내에서 다시 활성화되기 이전에 NMOS 트랜지스터의 동작 대기 상태를 유지시키기 위한 프리 챠아지 동작이 지연 경로의 지연 시간에 관계없이 수행되도록 할 수 있다. 즉, 출력 신호가 첫 번째로 피드백되는 동안에 펄스 폭을 결정하기 위한 지연 경로를 통과하는 반면에 두 번째로 피드백되는 출력 신호는 지연 경로를 통과하지 않은 다른 경로를 통과하도록 함으로써 NMOS 트랜지스터의 입력 대기 상태를 빠르게 가져갈 수 있다. 이로써, 고속 동작이 요구되는 반도체 장치에서 입력 신호의 주기 및 그것의 펄스 폭과 출력 신호의 펄스 폭을 결정하기 위한 지연 시간에 관계없이 안정된 셀프-리셋 동작을 보장할 수 있다.

Description

다이나믹 씨모오스 회로(DYNAMIC CMOS CIRCUIT)
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 안정된 셀프-리셋 동작을 보장하기 위한 다이나믹 CMOS 회로에 관한 것이다.
통상적으로, 스태틱 랜덤 액세스 메모리 (static random access memory : SRAM), 다이나믹 랜덤 액세스 메모리 (dynamic random access memory : DRAM) 등과 같은 휘발성 메모리 장치는 외부로부터 인가되는 신호의 타이밍에 응답하여 메모리 셀에 저장된 데이터를 독출하거나 외부의 데이터를 메모리 셀에 기입하는 액세스 동작을 본질적으로 수행한다. 독출 동작 동안에 메모리 셀에 저장된 데이터를 독출하여서 외부로 출력하기 위해서 임의의 행 어드레스 (row address) 및 열 어드레스 (column address)에 대응하는 워드 라인과 비트 라인을 활성화시켜서 메모리 셀 어레이 (미도시된) 내의 하나의 메모리 셀이 선택되도록 한다. 상기 선택된 메모리 셀의 데이터는 감지 증폭 회로 및 데이터 출력 버퍼를 통해서 외부로 출력됨은 잘 알려진 사실이다.
고속 CMOS 로직의 설계에서, 논리를 수행하기 위해서 NMOS 소자들을 사용하고 그리고 스탠바이 상태에서 소모되는 전력을 없애기 위해서 로드 (load)로서 PMOS 소자들을 사용하는 것이 바람직하다. 다이나믹 CMOS 로직에서, 로직 트리 (logic tree)의 내부 노드는 먼저 전원 전압으로 프리 챠아지되고 그 다음에 로직 회로에 인가되는 입력 신호의 상태에 따라 선택적으로 방전된다.
칩 내의 모든 게이트들을 위한 프리-챠아지 동작은 일반적으로 동시에 수행되기 때문에, 프리-챠아지 서어지 전류 (pre-charge surge current)가 매우 높은 경향이 있다. 자동적으로 리세트되는 다이나믹 CMOS 로직은 여러 가지 로직 트리들을 동시에 리세트하지 않음으로써 로직 트리들을 위한 프리-챠아지 동작이 전시간에 걸쳐 분포된다.
점차적으로, 시스템 속도가 점차 빨라짐에 따라 반도체 칩의 속도가 빠른 것이 요구되고 있다. 따라서, 시스템 그 자체가 동기화되어지고, 칩의 설계도 외부 클럭 신호 또는 내부에서 발생된 클럭 신호를 이용하여서 설계하는 경향이 점차적으로 지배적이다.
일반적으로, 데이터 전달 소자로서 사용되는 CMOS 인버터 회로는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성됨은 잘 알려진 사실이다. 따라서, 그 입력 데이터가 하이 레벨 또는 로우 레벨이 될 때, CMOS 인버터 회로는 출력 커패시티브 로딩 (capacitive loading)을 챠아지할 뿐만 아니라, PMOS 트랜지스터에서 NMOS 트랜지스터로 즉, 전원 전압 (VCC)에서 접지 전위 (GND)로 직접 전류가 흐르게 된다.
이러한 현상은 데이터를 하이 레벨과 로우 레벨 모두 빠르게 전송하여야 하기 때문에, 인버터 회로의 논리 (logic) 드레솔드 전압 (threshold voltage : 이하 Vth라 칭함)을 어느 한쪽 방향으로 기울일 수 없다. 결국, 앞서 설명된 회로 구성의 CMOS 인버터 회로는 빠른 속도로 데이터를 전달하기에 부적합하다.
하지만, 최근 설계 기법에 의하면, 논리 드레솔드 전압을 어느 한쪽 방향으로 치우치게 함과 아울러, PMOS 트랜지스터 및 NMOS 트랜지스터 중에서 어느 하나의 게이트 커패시턴스를 줄임으로써 전달 속도를 향상시킬 수 있다. 다시 말해서, 논리 드레솔드 전압을 한쪽 방향으로 기울이고, 게이트 커패시턴스 및 DC 전류를 줄임으로써 빠른 속도로 전달할 수 있도록 구현된 것이 다이나믹 회로이다.
일반적으로, 상기 다이나믹 회로는 입력에 제어되는 하나의 트랜지스터와 외부 또는 그것의 출력/입력에 의해서 자동적으로 리셋되는 (self-reseted) 다른 트랜지스터로 이루어진다. 다이나믹 회로는 그것의 출력 신호를 이용하여서 상기 다른 트랜지스터를 셀프-리셋시키기 위한 셀프-리셋 회로를 갖는다. 도 1은 관련 기술에 따른 다이나믹 인버터 회로를 보여주는 회로도이고, 도 2a 및 도 2b는 관련 기술에 따른 동작 타이밍도이다.
다이나믹 인버터 회로로부터 출력되는 신호 (OUT)의 펄스 폭은, 지연 회로를 포함한, 지연 경로에 의해서 결정된다. 잘 알려진 바와 같이, 관련 기술에 따른 도 1의 다이나믹 회로는 입력 신호 (IN)가 프리 챠아지 상태에서 디스챠지 상태가 되면 즉, 로우 레벨에서 하이 레벨로 활성화되면, 출력 신호 (OUT) 역시 빠른 속도로 프리 챠아지 상태에서 디스챠지 상태가 된다.
그 다음에, 출력 신호 (OUT)는 소정 시간이 경과한 후 (예컨대, 출력 신호가 지연 회로를 포함한 지연 경로를 통해서 NMOS 트랜지스터, 16, 로 피드백되는 시간) 디스챠지 상태에서 다시 프리 챠아지 상태가 된다. 이어서, 다시 프리 챠아지된 출력 신호 (로우 레벨 또는 하이 레벨)은 지연 경로를 통해서 피드백되어서 상기 다른 트랜지스터 (예컨대, 도 1의 NMOS 트랜지스터-16)을 입력 대기 상태로 리셋시키게 된다. 이러한 일련의 과정을 셀프-리셋 동작 (self-reset operation) 또는 리스토어 동작 (restore operation)이라 칭한다.
만약 NMOS 트랜지스터 (16)이 리셋되는 시간이 늦어지게 되면 (예컨대, 지연 경로를 구성하는 모오스 트랜지스터의 특성이 공정 변화 또는 다른 요인으로 인해서 변화될 때), 도 2a 및 도 2b에 도시된 바와 같이, 노드 (N5)가 입력 대기 상태의 하이 레벨로 설정되지 못하고 로우 레벨로 유지되기 때문에 다음 주기의 입력 신호 (IN)을 받아들이지 못한다.
이와 같이, 리셋 시간이 길어지는 이유는 펄스 폭을 결정하기 위한 지연 경로를 통해서 다시 프리 챠아지된 출력 신호를 피드백하기 때문이다. 즉, 원하는 펄스 폭을 결정하기 위한 지연 시간이 지연 경로를 구성하는 소자들의 특성이 공정 변화 및 다른 요인으로 인해서 변화되는 경우, 피드백되는 시간에 대응하는 펄스 폭이 원하는 시간에 대응하는 펄스 폭에 비해서 길어지기 때문이다.
따라서, 관련 기술에 따른 다이나믹 회로는 진정한 의미의 셀프-리셋 동작을 수행하지 못하는 결과를 초래한다. 이러한 문제는 입력 신호 (IN)의 입력 주기가 짧아질수록 (또는, 동작 속도가 고속일수록) 더욱 심하게 유발될 수 있다.
따라서 본 발명의 목적은 고속 동작이 요구되는 반도체 장치에서 입력 신호의 주기 및 그것의 펄스 폭과 출력 신호의 펄스 폭을 결정하기 위한 지연 시간에 관계없이 안정된 셀프-리셋 동작을 보장하는 다이나믹 CMOS 회로를 제공하는 것이다.
도 1은 관련 기술에 따른 다이나믹 인버터 회로를 보여주는 회로도;
도 2a 및 도 2b는 관련 기술에 따른 동작 타이밍도;
도 3은 본 발명의 바람직한 실시예에 따른 다이나믹 CMOS 회로를 보여주는 회로도;
도 4는 본 발명에 따른 동작 타이밍도;
도 5 내지 도 8은 본 발명의 변형예들에 따른 다이나믹 CMOS 회로들을 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
100 : 셀프-리셋 회로 120 : 차단 회로
140 : 래치 회로 160 : 지연 회로
180 : 레지스터 182 : R-S 플립플롭
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 고속 다이나믹 회로를 구비한 장치에 있어서: 상기 고속 다이나믹 회로는, 기준 전압을 가지는 제 1 접속점과; 복수 개의 전하들을 받아들여서 프리 챠아지 전압을 가지는 프리 챠아지 상태로 프리 챠아지되며, 상기 복수 개의 전하들을 출력하여서 디스챠지 전압을 가지는 디스챠지 상태로 디스챠지되는 제 2 접속점과; 상기 제 2 접속점에 연결되며, 상기 접속점에 상기 복수 개의 전하들을 제공하기 위한 프리 챠아지 회로와; 상기 제 2 접속점에 연결되며, 상기 접속점으로부터 출력된 복수 개의 전하들을 위한 도전 경로를 제공하기 위한 경로 형성 회로와; 상기 경로 형성 회로와 상기 기준 접속점에 사이에 연결되며, 논리 신호를 받아들이고 그리고 상기 경로 형성 회로의 도전 경로를 통해서 상기 프리 챠아지 접속점으로부터 출력된 복수 개의 전하들을 상기 논리 신호에 따라서 상기 기준 접속점으로 디스챠지시키기 위한 디스챠지 회로와; 제 1 인버터를 통해서 상기 제 2 접속점에 연결된 출력 단자 및; 상기 디스챠지 상태의 듀레이션을 결정하기 위한 지연 회로를 가지며, 상기 논리 신호가 활성화될 때 상기 지연 회로에 의해서 결정된 듀레이션 동안 상기 제 2 접속점 및 상기 인버터를 통해서 상기 출력 단자를 디스챠지시키며, 그 다음에 상기 제 2 접속점 및 상기 제 1 인버터를 통해서 상기 출력 단자를 다시 프리 챠아지시키기 위한 셀프-리셋 회로를 포함하며; 상기 셀프-리셋 회로는 상기 논리 신호가 다시 활성화되기 이전에 상기 경로 형성 회로의 동작 대기 상태를 유지시키기 위한, 상기 후자에 대응하는, 상기 프리 챠아지 동작이 상기 지연 회로의 지연 시간에 관계없이 수행되도록 하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 셀프-리셋 회로는, 상기 출력 단자에 접속되며, 상기 논리 신호가 활성화 상태로 유지되는 동안 상기 후자의 프리 챠아지 상태가 전달되는 것을 차단하는 차단 회로와; 상기 차단 회로를 통해서 전달된 디스챠지/프리챠지 상태를 래치하기 위한 래치 회로 및; 초기화 단자 및 설정 단자를 가지며, 상기 후자에 대응하는 프리 챠아지 상태가 상기 래치 회로에 래치될 때 상기 프리 챠아지 상태에 응답하여서 상기 지연 회로의 지연 시간에 관계없이 상기 경로 형성 회로를 활성화시키기 위한 초기화 신호를 발생하는 초기화 신호 발생 회로를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 차단 회로는 상기 논리 신호가 비활성화 상태로 유지될 때 상기 후자의 프리 챠아지 상태를 상기 래치 회로로 전달하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 초기화 신호 발생 회로는 상기 래치 회로에 디스챠지 상태가 래치될 때 상기 디스챠지 상태에 응답하여서 상기 지연 회로에 의해서 지연된 시간이 경과한 후 상기 경로 형성 회로를 비활성화시키기 위한 상기 초기화 신호를 발생하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 2 접속점에 연결되며, 상기 초기화 신호 발생 회로로부터 제공된 초기화 신호에 응답하여서 상기 후자의 프리 챠아지 동작을 수행하기 위한 제 1 프리 챠아지용 트랜지스터와; 상기 레지스터의 출력을 반전시키기 위한 반전 회로및; 상기 출력 단자에 접속되며, 상기 반전 회로에 의해서 반전된 상기 초기화 신호에 응답하여서 상기 후자의 프리 챠아지 동작을 수행하기 위한 제 2 프리 챠아지용 트랜지스터를 부가적으로 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 반전 회로는 직렬 연결된 홀수개의 인버터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 기준 전압의 레벨은 상기 논리 신호의 활성화 상태가 전원 전압의 레벨일 때 접지 전압의 레벨을 가지는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디스챠지 회로 및 상기 경로 형성 회로는 각각 NMOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 프리 챠아지용 트랜지스터는 제 1 PMOS 트랜지스터로 구성되고, 상기 제 2 프리 챠아지용 트랜지스터는 NMOS 트랜지스터로 구성되고, 그리고 상기 프리 챠아지 회로는 제 2 PMOS 트랜지스터로 구성되어 있되, 상기 제 2 PMOS 트랜지스터의 사이즈는 상기 제 1 PMOS 트랜지스터의 그것에 비해서 상대적으로 작은 것을 특징으로 한다.
이 실시예에 있어서, 상기 초기화 신호 발생 회로는 하나의 인버터 및 2 개의 래치된 낸드 게이트들을 포함하며, 상기 지연 회로는 직렬 접속된 짝수 개의 인버터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 차단 회로는, 상기 논리 신호를 반전시키기 위한 제 2 인버터 및; 각각이 소오스, 드레인 및 게이트를 가지며, 상기 전원 전압과 상기 접지 전압 사이에 직렬로 순차적으로 연결되는 하나의 PMOS 트랜지스터 및 2 개의 NMOS 트랜지스터들을 포함하며; 상기 PMOS 트랜지스터의 게이트 및 상기 PMOS 트랜지스터에 가깝게 배열된 NMOS 트랜지스터의 게이트는 제 3 인버터를 통해서 상기 출력 단자에 접속되고 그리고 상기 접지 전압에 가깝게 배열된 NMOS 트랜지스터의 게이트는 상기 제 2 인버터에 연결되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 기준 전압의 레벨은 상기 논리 신호의 활성화 상태가 접지 전압의 레벨일 때 전원 전압의 레벨을 가지는 것을 특징으로 한다.
이 실시예에 있어서, 상기 디스챠지 회로 및 상기 경로 형성 회로는 각각 PMOS 트랜지스터로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1 프리 챠아지용 트랜지스터는 제 1 NMOS 트랜지스터로 구성되고, 상기 제 2 프리 챠아지용 트랜지스터는 PMOS 트랜지스터로 구성되고, 그리고 상기 프리 챠아지 회로는 제 2 NMOS 트랜지스터로 구성되어 있되, 상기 제 2 NMOS 트랜지스터의 사이즈는 상기 제 1 NMOS 트랜지스터의 그것에 비해서 상대적으로 작은 것을 특징으로 한다.
이 실시예에 있어서, 상기 초기화 신호 발생 회로는 2 개의 인버터들 및 2 개의 래치된 낸드 게이트들을 포함하며, 상기 지연 회로는 직렬 접속된 홀수 개의 인버터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 차단 회로는, 상기 논리 신호를 반전시키기 위한 제 2 인버터 및; 각각이 소오스, 드레인 및 게이트를 가지며, 상기 전원 전압과 상기 접지 전압 사이에 직렬로 순차적으로 연결되는 2 개의 PMOS 트랜지스터들 및 하나의 NMOS 트랜지스터를 포함하며; 상기 전원 전압에 가깝게 배열된 PMOS 트랜지스터의 게이트 및 상기 NMOS 트랜지스터의 게이트는 제 3 인버터를 통해서 상기 출력 단자에 접속되고 그리고 상기 NMOS 트랜지스터에 가깝게 배열된 PMOS 트랜지스터의 게이트는 상기 제 2 인버터에 연결되는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 직렬, 병렬 또는 직/병렬 연결된 복수 개의 고속 다이나믹 씨모오스 회로들을 구비한 장치에 있어서: 상기 각 고속 다이나믹 씨모오스 회로는, 기준 전압을 가지는 기준 노드와; 복수 개의 전하들을 받아들여서 프리 챠아지 전압을 가지는 프리 챠아지 상태로 프리 챠아지되며, 상기 복수 개의 전하들을 출력하여서 디스챠지 전압을 가지는 디스챠지 상태로 디스챠지되는 출력 단자와; 상기 출력 단자에 연결되며, 상기 출력 단자에 상기 복수 개의 전하들을 제공하기 위한 프리 챠아지 회로와; 상기 출력 단자에 연결되며, 상기 출력 단자로부터 출력된 복수 개의 전하들을 위한 도전 경로를 제공하기 위한 경로 형성 회로와; 상기 경로 형성 회로와 상기 기준 노드 사이에 연결되며, 논리 신호를 받아들이고 그리고 상기 경로 형성 회로의 도전 경로를 통해서 상기 출력 단자로부터 출력된 복수 개의 전하들을 상기 논리 신호에 따라서 상기 기준 노드로 디스챠지시키기 위한 디스챠지 회로 및; 상기 디스챠지 상태의 듀레이션을 결정하기 위한 지연 회로를 가지며, 상기 논리 신호가 활성화될 때 상기 지연 회로에 의해서 결정된 듀레이션 동안 상기 제 2 접속점을 디스챠지시키며, 그 다음에 상기 제 2 접속점을 다시 프리 챠아지시키기 위한 셀프-리셋 회로를 포함하며; 상기 셀프-리셋 회로는, 상기 출력 단자에 접속되며, 상기 논리 신호가 활성화 상태로 유지되는 동안 상기 후자의 프리 챠아지 상태가 전달되는 것을 차단하는 차단 회로와; 상기 차단 회로를 통해서 전달된 디스챠지/프리챠지 상태를 래치하기 위한 래치 회로 및; 초기화 단자 및 설정 단자를 가지며, 상기 후자에 대응하는 프리 챠아지 상태가 상기 래치 회로에 래치될 때 상기 프리 챠아지 상태에 응답하여서 상기 지연 회로의 지연 시간에 관계없이 상기 경로 형성 회로를 활성화시키기 위한 초기화 신호를 발생하는 초기화 신호 발생 회로를 포함하는 것을 특징으로 한다.
본 발명의 또 다른 특징에 의하면, 적어도 하나의 고속 다이나믹 회로를 구비한 장치에 있어서: 상기 고속 다이나믹 회로는, 접지 전압을 갖는 접지 단자와; 복수 개의 전하들을 받아들여서 프리 챠아지 전압을 가지는 프리 챠아지 상태로 프리 챠아지되며, 상기 복수 개의 전하들을 출력하여서 디스챠지 전압을 가지는 디스챠지 상태로 디스챠지되는 접속점과; 상기 접속점에 연결되며, 상기 접속점에 상기 복수 개의 전하들을 제공하기 위한 프리 챠아지 회로와; 상기 접속점에 연결되며, 상기 접속점으로부터 출력된 복수 개의 전하들을 위한 도전 경로를 제공하기 위한 경로 형성 회로와; 상기 경로 형성 회로와 상기 접지 단자 사이에 연결되며, 논리 신호를 받아들이고 그리고 상기 경로 형성 회로의 도전 경로를 통해서 상기 프리 챠아지 접속점으로부터 출력된 복수 개의 전하들을 상기 논리 신호에 따라서 상기 접지 단자로 디스챠지시키기 위한 디스챠지 회로와; 제 1 인버터를 통해서 상기 접속점에 연결된 출력 단자 및; 상기 디스챠지 상태의 듀레이션을 결정하기 위한 지연 회로를 가지며, 상기 논리 신호가 활성화될 때 상기 지연 회로에 의해서 결정된 듀레이션 동안 상기 제 2 접속점 및 상기 인버터를 통해서 상기 출력 단자를 디스챠지시키며, 그 다음에 상기 제 2 접속점 및 상기 제 1 인버터를 통해서 상기 출력 단자를 다시 프리 챠아지하되, 상기 논리 신호가 다시 활성화되기 이전에 상기 경로 형성 회로의 동작 대기 상태를 유지시키기 위한, 상기 후자에 대응하는, 상기 프리 챠아지 동작이 상기 지연 회로의 지연 시간에 관계없이 수행되도록 하는 셀프-리셋 회로를 포함하며; 상기 셀프-리셋 회로는, 상기 출력 단자에 접속되며, 상기 논리 신호가 활성화 상태로 유지되는 동안 상기 후자의 프리 챠아지 상태가 전달되는 것을 차단하는 차단 회로와; 상기 차단 회로를 통해서 전달된 디스챠지/프리챠지 상태를 래치하기 위한 래치 회로 및; 초기화 단자 및 설정 단자를 가지며, 상기 후자에 대응하는 프리 챠아지 상태가 상기 래치 회로에 래치될 때 상기 프리 챠아지 상태에 응답하여서 상기 지연 회로의 지연 시간에 관계없이 상기 경로 형성 회로를 활성화시키기 위한 초기화 신호를 발생하는 초기화 신호 발생 회로를 포함하는 것을 특징으로 한다.
(작용)
이와같은 회로에 의해서, 출력 신호의 펄스 폭을 결정하기 위한 동작과 셀프-리셋을 위한 동작이 서로 다른 경로에 의해서 결정되도록 함으로써 안정된 셀프-리셋 동작을 보장할 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 8에 의거하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술 분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
도 3을 참조하면, 본 발명의 신규한 다이나믹 CMOS 회로는 셀프-리셋 회로 (100)을 포함하며, 상기 셀프-리셋 회로 (100)은 입력 신호 (IN)가 다음 사이클 내에서 다시 활성화되기 이전에 NMOS 트랜지스터 (54)의 동작 대기 상태를 유지시키기 위한 프리 챠아지 동작을 지연 경로의 지연 시간에 관계없이 수행한다. 즉, 출력 신호 (OUT)가 첫 번째로 피드백되는 동안에 펄스 폭을 결정하기 위한 지연 경로를 통과하는 반면에, 두 번째로 피드백되는 출력 신호 (OUT)는 지연 경로를 통과하지 않은 다른 경로를 통과하도록 함으로써 NMOS 트랜지스터 (54)의 입력 대기 상태를 빠르게 가져갈 수 있다. 이로써, 고속 동작이 요구되는 반도체 장치에서 입력 신호의 주기 및 그것의 펄스 폭과 출력 신호의 펄스 폭을 결정하기 위한 지연 시간에 관계없이 안정된 셀프-리셋 동작을 보장할 수 있다.
도 3은 본 발명의 바람직한 실시예에 따른 다이나믹 CMOS 회로를 보여주는 회로도이다.
도 3을 참조하면, 본 발명의 다이나믹 CMOS 회로는 하이 레벨의 입력 데이터 (IN)를 받아들여서 하이 레벨의 상기 입력 데이터 (IN)를 출력하기 위한 버퍼 회로이다. 상기 입력 데이터 (IN)의 비활성화 상태 즉, 로우 레벨을 기준 레벨이라 가정하자. 이러한 가정 하에서, 접지 전압 (VSS)가 인가되는 접지 단자 (T4)는 기준 노드 (reference node) 예컨대, 제 1 접속점이 된다. 만약, 상기 입력 데이터 (IN)의 비활성화 상태가 하이 레벨이면, 기준 레벨은 전원 전압 (VCC)이 된다.
상기 입력 데이터 (IN)가 비활성화 상태의 로우 레벨로 유지되는 동안, 제 접속점 즉, 노드 (N10)은 PMOS 트랜지스터 (56)에 의해서 전원 전압의 레벨로 챠지된다. 상기 노드 (N10)은 PMOS 트랜지스터 (58)와 NMOS 트랜지스터 (60)로 구성된 인버터 (61)을 통해서 출력 단자 (T2)에 연결되어 있다. NMOS 트랜지스터들 (52) 및 (54)은 상기 노드 (N10)와 상기 기준 노드 즉, 접지 단자 (T4) 사이에 직렬로 순차적으로 전류 통로들이 형성되어 있다. 상기 트랜지스터들 (52) 및 (54)의 게이트들은 각각 셀프-리셋 회로 (100) 및 입력 단자 (T1)에 연결되어 있다. PMOS 트랜지스터 (50)의 전류 통로는 전원 전압 (VCC)이 인가되는 전원 단자 (T3)와 상기 노드 (N10) 사이에 형성되며, 상기 트랜지스터 (50)의 게이트는 상기 셀프-리셋 회로 (100)에 연결되어 있다. 그리고, 상기 출력 단자 (T2) 및 상기 접지 단자 (T4) 사이에 형성된 전류 통로를 갖는 NMOS 트랜지스터 (90)의 게이트는 홀수 개의 인버터들 (84), (86) 및 (88)로 이루어진 인버터 회로 (89)을 통해서 상기 셀프-리셋 회로 (100)에 연결되어 있다.
다시 도 3을 참조하면, 상기 셀프-리셋 회로 (100)는 출력 신호 (OUT)의 펄스 폭을 결정하기 위한 지연 시간, 입력 신호 (IN)의 주기 및 상기 입력 신호 (IN)의 펄스 폭 (또는, 듀티-duty)에 관계없이 안정된 셀프-리셋 동작 (self-reset operation)을 수행한다. 상기 회로 (100)은 차단 회로 (120), 래치 회로 (140), 지연 회로 (160) 및 R-S 플립플롭 (182) 및 하나의 인버터 (76)으로 이루어진 레지스터 (180)으로 구성된다.
상기 차단 회로 (120)은 입력 신호 (IN)가 활성화됨에 따라서 출력 단자 (T2)가 프리 챠아지 상태 (예컨대, 로우 레벨)에서 디스챠지 상태 (예컨대, 하이 레벨)로 천이될 때 상기 출력 단자 (T2)의 디스챠지 상태를 래치 회로 (140)으로 전달한다. 그 다음에, 상기 회로 (120)은 입력 신호 (IN)가 활성화 상태로 유지되는 동안에 출력 단자 (T2)가 디스챠지 상태에서 다시 프리 챠아지 상태가 될 때 상기 출력 단자 (T2)의 프리 챠아지 상태가 래치 회로 (140)으로 전달되지 않도록 차단하는 반면에, 입력 신호 (IN)가 비활성화 상태로 유지되는 동안에 출력 단자 (T2)의 프리 챠아지 상태를 회로 (140)으로 전달하게 된다.
상기 차단 회로 (120)은 하나의 PMOS 트랜지스터 (64), 2 개의 NMOS 트랜지스터들 (66) 및 (70) 그리고 하나의 인버터 (68)로 이루어져 있다. 트랜지스터들 (64), (66) 및 (70)의 전류 통로들은 전원 전압과 접지 전압 사이에 직렬로 순차적으로 형성되어 있다. 상기 트랜지스터들 (64) 및 (66)의 게이트들은 인버터 (62)를 통해서 출력 단자 (T2)에 연결되고, 트랜지스터 (70)의 게이트는 인버터 (68)을 통해서 입력 단자 (T1)에 연결되어 있다. 래치 회로 (140)은 2 개의 래치된 인버터들 (72) 및 (74)로 이루어져 있고, 인버터 (72)의 입력 단자 및 인버터 (74)의 출력 단자는 트랜지스터들 (64) 및 (66)의 드레인들에 공통으로 연결되어 있다.
레지스터 (180)은 2 개의 입력 단자들을 가지는 낸드 게이트들 (80) 및 (82)로 이루어진 R-S 플립플롭 (182)를 가지며, 낸드 게이트 (80)의 일 입력 단자는 설정 단자 (set terminal)로서 지연 회로 (160)을 통해서 래치 회로 (140)에 연결되고 그리고 낸드 게이트 (82)의 일 입력 단자는 초기화 단자 (reset terminal)로서 인버터 (76)을 통해서 래치 회로 (140)에 연결되어 있다. 그리고, 낸드 게이트들 (80) 및 (82)의 타 입력 단자들은 서로 래치되어서 대응하는 출력 단자들에 각각 연결되어 있다.
도 4는 도 3의 각 노드의 파형을 보여주는 도면이다. 이하 도 3 및 도 4를 참조하여서 본 발명이 동작이 상세히 설명된다.
먼저, 입력 신호 (IN)가 로우 레벨로 유지되는 동안에 노드들 (N10) 및 (T2)는 트랜지스터 (56) 및 트랜지스터 (60)을 통해서 각각 하이 레벨과 로우 레벨로 프리 챠아지된다. 그리고, 노드 (N18)은 하이 레벨로 챠아지되어 있다고 가정하면, PMOS 트랜지스터 (50)은 비도전되고 그리고 NMOS 트랜지스터 (54)는 도전된다.
그 다음에, 이러한 가정 하에서 입력 신호 (IN)가 로우 레벨에서 하이 레벨로 천이되면 NMOS 트랜지스터 (52)가 도전됨과 동시에 노드 (N10)은 프리 챠아지 상태의 하이 레벨에서 로우 레벨로 천이된다. 노드 (N10)이 로우 레벨로 천이됨에 따라서, NMOS 트랜지스터 (60)에 비해서 사이즈가 큰, PMOS 트랜지스터 (58)은 도전된다. 이로 인해서, 도 4에 도시된 바와 같이, 출력 신호 (OUT)는 빠르게 프리 챠아지 상태의 로우 레벨에서 하이 레벨로 천이된다. 즉, 도면에는 도시되지 않았지만, 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사실이지만, 출력 단자 (T2)에 연결되는 다음 단의 큰 로드를 하이 레벨로 구동한다.
계속해서, 인버터 (62)를 통해서 출력 단자 (T2)의 레벨을 받아들인 셀프-리셋 회로 (100)은, 잘 알려진 바와 같이, 출력 신호 (OUT)의 펄스 폭을 결정하기 위해서 소정 시간 (예컨대, 2개 내지 6 개의 인버터들로 이루어진 인버터 체인 및 레지스터-182-에 의해서 지연되는 시간)이 경과한 후 입력단의 PMOS 트랜지스터 (50)을 도전시키고 그리고 NMOS 트랜지스터 (54)를 비도전시키게 된다. 이에 대해서 좀 더 상세히 설명하면 다음과 같다.
인버터 (62)에 의해서 반전된 출력 신호 (OUT)가 로우 레벨이기 때문에, PMOS 트랜지스터 (64)가 도전되며, 노드 (N12)는 로우 레벨에서 하이 레벨로 천이된다. 이와 동시에, 노드 (N12)의 하이 레벨이 래치 회로 (140)에 래치된다. 이어서, 인버터 (76)을 통해서 R-S 플립플롭 (182)의 초기화 단자 (Reset)는 로우 레벨에서 하이 레벨로 천이되지만, 잘 알려진 바와 같이, 낸드 게이트로 구성된 플립플롭의 출력은 그것의 입력이 하이 레벨에서 로우 레벨로 천이될 때 변화되기 때문에, 초기화 단자 (Reset)의 레벨이 변화되더라도 R-S 플립플롭 (182)의 출력 단자 (N18)은 이전 상태의 하이 레벨로 계속해서 유지된다.
소정 시간이 경과한 후 즉, 래치 회로 (140)에서 하이 레벨을 받아들인 후 지연 회로 (160)에 의해서 요구되는 시간 (출력 신호-OUT-의 듀레이션을 결정하기 위한 시간)이 경과한 후 R-S 플립플롭 (182)의 설정 단자 (Set)는 하이 레벨에서 로우 레벨로 천이된다. 여기서, 상기 요구되는 시간의 좀 더 구체적 시간이 지연 회로 (160)을 포함한 피드백 경로에 의해서 결정됨은 자명하다. 이에 따라서, 노드 (N15)는 로우 레벨에서 하이 레벨로 천이되며, 노드 (N18)은, 도 4에 도시된 바와 같이, 하이 레벨에서 로우 레벨로 천이된다. 이로 인해서 노드 (N10)은 PMOS 트랜지스터 (50)을 통해서 하이 레벨의 프리챠지 상태가 된다. 출력 단자 (T2)는 3 개의 인버터들 (84), (86) 및 (88)에 통해서 상기 노드 (N18)에 연결된 NMOS 트랜지스터 (90)에 의해서 로우 레벨의 프리 챠아지 상태가 된다. 결국, 출력 신호 (OUT)는 원하는 펄스 폭을 가지며 하이 레벨에서 로우 레벨로 천이된다.
이후, 다시 프리 챠아지된 출력 단자 (T2)의 로우 레벨을 피드백하여서 NMOS 트랜지스터 (54)를 입력 대기 상태 즉, 도전된 리셋 상태로 그리고 PMOS 트랜지스터 (50)을 비도전 상태로 각각 설정하기 위한 셀프-리셋 동작이 수행된다.
다시 프리 챠아지된 출력 단자 (T2)의 논리 상태 즉, 로우 레벨이 인버터 (62)를 통해서 차단 회로 (120)에 인가되며, 트랜지스터 (66)은 도전된다. 앞서 설명된 바와 같이, 만약 출력 단자 (T2)가 다시 프리 챠아지된 이후 입력 신호 (IN)가 활성화된 상태 (예컨대, 하이 레벨)로 계속해서 유지되면 출력 신호 (OUT)는 래치 회로 (140)으로 전달되지 않는다. 반면에, 입력 신호 (IN)가 비활성화되면 도전된 트랜지스터들 (66) 및 (70)을 통해서 노드 (N12)는 하이 레벨에서 로우 레벨로 천이됨과 아울러 래치 회로 (140)에 래치된다.
인버터 (72)를 통해서 지연 회로 (160)에 인가되는 하이 레벨이 지연 회로 (160)에 의해서 소정 시간이 경과한 후 R-S 플립플롭 (182)의 설정 단자 (Set)에 인가되기 이전에, 인버터들 (72) 및 (76)을 통해서 R-S 플립플롭 (182)의 초기화 단자 (Reset)는 하이 레벨에서 로우 레벨로 천이된다. 이에 따라서, 설정 단자 (Set)의 레벨 변화에 관계없이 R-S 플립플롭 (182)의 출력 단자 (N18)은 로우 레벨에서 하이 레벨로 천이된다. 이에 따라서, NMOS 트랜지스터 (54)는 도전되고 그리고 PMOS 트랜지스터 (50)은 비도전된다. 아울러, NMOS 트랜지스터 (90) 역시 비도전된다. 즉, 입력 신호 (IN)가 다시 입력되기 이전에 셀프-리셋 동작이 완료된다.
앞서 설명된 바와 같이, R-S 플립플롭 (182)을 이용함으로써 출력 신호 (OUT)의 듀레이션 (duration)을 결정(또는 확보)하기 위한 동작과 셀프-리셋을 위한 동작이 서로 다른 피드백 경로에 의해서 결정된다. 즉, 출력 신호의 듀레이션을 결정(확보)하기 위한 동작은 지연 경로 (지연 회로-160-를 포함한 피드백 경로)를 통해서 이루어지고 그리고 셀프-리셋을 위한 동작은 지연 회로가 없는 경로를 통해서 이루어진다. 이러한 셀프-리셋 회로 (100)에 의해서, 지연 경로를 구성하는 소자들의 공정 변화 또는 다른 요인으로 인해서 지연 시간이 변화되더라도 안정된 셀프-리셋 동작이 이루어진다. 예컨대, 지연 시간이 동작 사이클 내에 존재하기만 하면, 본 발명에 따른 셀프-리셋 회로 (100)은 안정된 셀프-리셋 동작을 보장할 수 있다. 왜냐하면, 본 발명에 따른 기본적인 사이클 시간은 앞서 설명된 관련 기술 (다시 프리 챠아지된 상태에서 지연 경로를 통과한 시간에 제한됨)와 달리 출력 단자 (T2)가 디스챠지 상태에서 다시 프리 챠아지 상태가 될 때까지로 제한된다.
역으로, 지연 시간이 요구되는 듀레이션에 비해서 작을 경우에도 본 발명에 따른 셀프-리셋 회로는 안정된 셀프-리셋 동작을 보장할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 예컨대, 동작 사이클이 짧아지더라도 안정된 셀프-리셋 동작을 수행할 수 있다. 본 발명에 따른 다이나믹 CMOS 회로를 이용하게 되면, 반도체 메모리 장치의 디코딩 경로를 모두 다이나믹 회로로 구현할 수 있을 뿐만 아니라, 다른 여러 가지 분야에서도 응용 가능함은 자명하다.
도 5은 본 발명의 따른 변형예를 보여주는 다이나믹 CMOS 회로를 보여주는 회로도이다.
본 발명에 따른 도 5의 회로는 로우 레벨에서 하이 레벨로 활성화되는 입력 데이터 (IN)을 받아들여서 빠르게 로우 레벨로 반전시키기 위한 다이나믹 인버터 회로이다. 여기서, 상기 입력 데이터 (IN)의 비활성화 상태 즉, 로우 레벨을 기준 레벨이라 가정하자. 이러한 가정 하에서, 접지 전압 (VSS)가 인가되는 접지 단자 (T4)는 기준 노드 (reference node)가 된다.
도 5를 참조하면, 다이나믹 CMOS 회로는 도 3의 다이나믹 버퍼 회로에서 인버터들 (61) 및 (62)와 인버터 회로 (89) 및 NMOS 트랜지스터 (90)을 제외한 나머지 구성 요소들이 동일하다. 따라서, 설명의 중복을 피하기 위해서 여기서 동작 설명은 생략한다.
도 6은 본 발명에 따른 다른 변형예를 보여주는 다이나믹 버퍼 회로를 보여주는 회로도이다.
도 6을 참조하면, 본 발명의 다른 변형예에 따른 다이나믹 버퍼 회로는 로우 데이터 버퍼 즉, 하이 레벨에서 로우 레벨로 활성화된 입력 데이터 (IN)을 받아들여서 출력 신호 (OUT)을 빠르게 하이 레벨에서 로우 레벨로 천이시킨다. 여기서, 상기 입력 데이터 (IN)의 비활성화 상태 즉, 하이 레벨을 기준 레벨이라 가정하자. 이러한 가정 하에서, 전원 전압 (VCC)가 인가되는 접지 단자 (T3)은 기준 노드 (reference node)가 된다.
본 발명의 다른 변형예에 따른 다이나믹 버퍼 회로에 알 수 있듯이, 도 3에서 적용된 기준 노드의 레벨이 접지 전압에서 전원 전압의 레벨로 변하기 때문에, 도 6에 도시된 바와 같이, 각 구성 요소가 로우 데이터 버퍼에 맞도록 바뀌었다. 여기서, 지연 회로가 홀수 개의 인버터들로 구현됨에 유의하여야 한다. 셀프-리셋 동작은 도 3에서 설명된 것과 동일한 방법으로 이루어지기 때문에, 설명의 중복을 피하기 위해서 여기서 도 6의 동작 설명은 생략된다.
도 7은 본 발명에 따른 또 다른 변형예를 보여주는 다이나믹 CMOS 회로를 보여주는 회로도이다.
본 발명에 따른 도 7의 회로는 하이 레벨에서 로우 레벨로 활성화되는 입력 데이터 (IN)을 받아들여서 빠르게 하이 레벨로 반전시키기 위한 다이나믹 인버터 회로이다. 여기서, 상기 입력 데이터 (IN)의 비활성화 상태 즉, 하이 레벨을 기준 레벨이라 가정하자. 이러한 가정 하에서, 전원 전압 (VCC)가 인가되는 접지 단자 (T3)은 기준 노드 (reference node)가 된다.
도 7의 다이나믹 CMOS 회로는 도 6의 다이나믹 버퍼 회로에서 인번터들 및 NMOS 트랜지스터를 제외한 나머지 구성 요소와 동일하며, 셀프-리셋 동작은 도 3에서 설명된 것과 유사한 방법으로 수행된다. 따라서, 도 7의 다이나믹 CMOS 회로에 대한 동작 설명은 생략된다. 단, 도 7의 지연 회로는 직렬 접속된 홀수 개의 인버터들로 구성됨에 유의하여야 한다.
도 8은 본 발명에 따른 또 다른 변형예를 보여주는 다이나믹 버퍼 회로를 보여주는 회로도이다.
도 8의 회로는 R-S 플립플롭이 노어 게이트들로 구성되고, 상기 플립플롭의 출력단에 인버터가 연결되며 지연 회로가 직렬 연결된 홀수 개의 인버터들로 구성되는 것을 제외하고 도 3의 다이나믹 버퍼 회로와 동일한 구성을 갖는다. 따라서, 설명의 중복을 피하기 위해서 도 8의 다이나믹 버퍼 회로에 대한 동작 설명은 도 3에 관련된 동작 설명을 참조한다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와같이, 셀프-리셋 동작이 출력 신호가 다시 프리 챠아지될 때 상기 출력 신호의 펄스 폭을 결정하기 위한 지연 경로에 의한 지연 시간에 관계없이 수행되도록 함으로써 안정된 셀프-리셋 동작을 보장할 수 있다. 그리고, 지연 경로를 구성하는 소자들이 공정 변화 또는 다른 요인으로 인해서 지연 시간 즉, 펄스 폭이 변화되거나 또는 입력 신호의 주기가 짧아지는 것에 무관하게 안정된 리셋 동작을 보장할 수 있다.

Claims (32)

  1. 고속 다이나믹 회로를 구비한 장치에 있어서:
    상기 고속 다이나믹 회로는,
    기준 전압을 가지는 제 1 접속점과;
    복수 개의 전하들을 받아들여서 프리 챠아지 전압을 가지는 프리 챠아지 상태로 프리 챠아지되며, 상기 복수 개의 전하들을 출력하여서 디스챠지 전압을 가지는 디스챠지 상태로 디스챠지되는 제 2 접속점과;
    상기 제 2 접속점에 연결되며, 상기 접속점에 상기 복수 개의 전하들을 제공하기 위한 프리 챠아지 회로와;
    상기 제 2 접속점에 연결되며, 상기 접속점으로부터 출력된 복수 개의 전하들을 위한 도전 경로를 제공하기 위한 경로 형성 회로와;
    상기 경로 형성 회로와 상기 기준 접속점에 사이에 연결되며, 논리 신호를 받아들이고 그리고 상기 경로 형성 회로의 도전 경로를 통해서 상기 프리 챠아지 접속점으로부터 출력된 복수 개의 전하들을 상기 논리 신호에 따라서 상기 기준 접속점으로 디스챠지시키기 위한 디스챠지 회로와;
    제 1 인버터를 통해서 상기 제 2 접속점에 연결된 출력 단자 및;
    상기 디스챠지 상태의 듀레이션을 결정하기 위한 지연 회로를 가지며, 상기 논리 신호가 활성화될 때 상기 지연 회로에 의해서 결정된 듀레이션 동안 상기 제 2 접속점 및 상기 인버터를 통해서 상기 출력 단자를 디스챠지시키며, 그 다음에 상기 제 2 접속점 및 상기 제 1 인버터를 통해서 상기 출력 단자를 다시 프리 챠아지시키기 위한 셀프-리셋 회로를 포함하며;
    상기 셀프-리셋 회로는 상기 논리 신호가 다시 활성화되기 이전에 상기 경로 형성 회로의 동작 대기 상태를 유지시키기 위한, 상기 후자에 대응하는, 상기 프리 챠아지 동작이 상기 지연 회로의 지연 시간에 관계없이 수행되도록 하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서,
    상기 셀프-리셋 회로는,
    상기 출력 단자에 접속되며, 상기 논리 신호가 활성화 상태로 유지되는 동안 상기 후자의 프리 챠아지 상태가 전달되는 것을 차단하는 차단 회로와;
    상기 차단 회로를 통해서 전달된 디스챠지/프리챠지 상태를 래치하기 위한 래치 회로 및;
    초기화 단자 및 설정 단자를 가지며, 상기 후자에 대응하는 프리 챠아지 상태가 상기 래치 회로에 래치될 때 상기 프리 챠아지 상태에 응답하여서 상기 지연 회로의 지연 시간에 관계없이 상기 경로 형성 회로를 활성화시키기 위한 초기화 신호를 발생하는 초기화 신호 발생 회로를 포함하는 것을 특징으로 하는 장치.
  3. 제 2 항에 있어서,
    상기 차단 회로는 상기 논리 신호가 비활성화 상태로 유지될 때 상기 후자의 프리 챠아지 상태를 상기 래치 회로로 전달하는 것을 특징으로 하는 장치.
  4. 제 2 항에 있어서,
    상기 초기화 신호 발생 회로는 상기 래치 회로에 디스챠지 상태가 래치될 때 상기 디스챠지 상태에 응답하여서 상기 지연 회로에 의해서 지연된 시간이 경과한 후 상기 경로 형성 회로를 비활성화시키기 위한 상기 초기화 신호를 발생하는 것을 특징으로 하는 장치.
  5. 제 2 항에 있어서,
    상기 제 2 접속점에 연결되며, 상기 초기화 신호 발생 회로로부터 제공된 초기화 신호에 응답하여서 상기 후자의 프리 챠아지 동작을 수행하기 위한 제 1 프리 챠아지용 트랜지스터와; 상기 레지스터의 출력을 반전시키기 위한 반전 회로및; 상기 출력 단자에 접속되며, 상기 반전 회로에 의해서 반전된 상기 초기화 신호에 응답하여서 상기 후자의 프리 챠아지 동작을 수행하기 위한 제 2 프리 챠아지용 트랜지스터를 부가적으로 포함하는 것을 특징으로 하는 장치.
  6. 제 5 항에 있어서,
    상기 반전 회로는 직렬 연결된 홀수개의 인버터들로 구성되는 것을 특징으로 하는 장치.
  7. 제 5 항에 있어서,
    상기 기준 전압의 레벨은 상기 논리 신호의 활성화 상태가 전원 전압의 레벨일 때 접지 전압의 레벨을 가지는 것을 특징으로 하는 장치.
  8. 제 7 항에 있어서,
    상기 디스챠지 회로 및 상기 경로 형성 회로는 각각 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 장치.
  9. 제 7 항에 있어서,
    상기 제 1 프리 챠아지용 트랜지스터는 제 1 PMOS 트랜지스터로 구성되고, 상기 제 2 프리 챠아지용 트랜지스터는 NMOS 트랜지스터로 구성되고, 그리고 상기 프리 챠아지 회로는 제 2 PMOS 트랜지스터로 구성되어 있되, 상기 제 2 PMOS 트랜지스터의 사이즈는 상기 제 1 PMOS 트랜지스터의 그것에 비해서 상대적으로 작은 것을 특징으로 하는 장치.
  10. 제 7 항에 있어서,
    상기 초기화 신호 발생 회로는 하나의 인버터 및 2 개의 래치된 낸드 게이트들을 포함하며, 상기 지연 회로는 직렬 접속된 짝수 개의 인버터들로 구성되는 것을 특징으로 하는 장치.
  11. 제 6 항에 있어서,
    상기 차단 회로는, 상기 논리 신호를 반전시키기 위한 제 2 인버터 및; 각각이 소오스, 드레인 및 게이트를 가지며, 상기 전원 전압과 상기 접지 전압 사이에 직렬로 순차적으로 연결되는 하나의 PMOS 트랜지스터 및 2 개의 NMOS 트랜지스터들을 포함하며; 상기 PMOS 트랜지스터의 게이트 및 상기 PMOS 트랜지스터에 가깝게 배열된 NMOS 트랜지스터의 게이트는 제 3 인버터를 통해서 상기 출력 단자에 접속되고 그리고 상기 접지 전압에 가깝게 배열된 NMOS 트랜지스터의 게이트는 상기 제 2 인버터에 연결되는 것을 특징으로 하는 장치.
  12. 제 5 항에 있어서,
    상기 기준 전압의 레벨은 상기 논리 신호의 활성화 상태가 접지 전압의 레벨일 때 전원 전압의 레벨을 가지는 것을 특징으로 하는 장치.
  13. 제 12 항에 있어서,
    상기 디스챠지 회로 및 상기 경로 형성 회로는 각각 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 장치.
  14. 제 12 항에 있어서,
    상기 제 1 프리 챠아지용 트랜지스터는 제 1 NMOS 트랜지스터로 구성되고, 상기 제 2 프리 챠아지용 트랜지스터는 PMOS 트랜지스터로 구성되고, 그리고 상기 프리 챠아지 회로는 제 2 NMOS 트랜지스터로 구성되어 있되, 상기 제 2 NMOS 트랜지스터의 사이즈는 상기 제 1 NMOS 트랜지스터의 그것에 비해서 상대적으로 작은 것을 특징으로 하는 장치.
  15. 제 12 항에 있어서,
    상기 초기화 신호 발생 회로는 2 개의 인버터들 및 2 개의 래치된 낸드 게이트들을 포함하며, 상기 지연 회로는 직렬 접속된 홀수 개의 인버터들로 구성되는 것을 특징으로 하는 장치.
  16. 제 12 항에 있어서,
    상기 차단 회로는, 상기 논리 신호를 반전시키기 위한 제 2 인버터 및; 각각이 소오스, 드레인 및 게이트를 가지며, 상기 전원 전압과 상기 접지 전압 사이에 직렬로 순차적으로 연결되는 2 개의 PMOS 트랜지스터들 및 하나의 NMOS 트랜지스터를 포함하며; 상기 전원 전압에 가깝게 배열된 PMOS 트랜지스터의 게이트 및 상기 NMOS 트랜지스터의 게이트는 제 3 인버터를 통해서 상기 출력 단자에 접속되고 그리고 상기 NMOS 트랜지스터에 가깝게 배열된 PMOS 트랜지스터의 게이트는 상기 제 2 인버터에 연결되는 것을 특징으로 하는 장치.
  17. 직렬, 병렬 또는 직/병렬 연결된 복수 개의 고속 다이나믹 씨모오스 회로들을 구비한 장치에 있어서:
    상기 각 고속 다이나믹 씨모오스 회로는,
    기준 전압을 가지는 기준 노드와;
    복수 개의 전하들을 받아들여서 프리 챠아지 전압을 가지는 프리 챠아지 상태로 프리 챠아지되며, 상기 복수 개의 전하들을 출력하여서 디스챠지 전압을 가지는 디스챠지 상태로 디스챠지되는 출력 단자와;
    상기 출력 단자에 연결되며, 상기 출력 단자에 상기 복수 개의 전하들을 제공하기 위한 프리 챠아지 회로와;
    상기 출력 단자에 연결되며, 상기 출력 단자로부터 출력된 복수 개의 전하들을 위한 도전 경로를 제공하기 위한 경로 형성 회로와;
    상기 경로 형성 회로와 상기 기준 노드 사이에 연결되며, 논리 신호를 받아들이고 그리고 상기 경로 형성 회로의 도전 경로를 통해서 상기 출력 단자로부터 출력된 복수 개의 전하들을 상기 논리 신호에 따라서 상기 기준 노드로 디스챠지시키기 위한 디스챠지 회로 및;
    상기 디스챠지 상태의 듀레이션을 결정하기 위한 지연 회로를 가지며, 상기 논리 신호가 활성화될 때 상기 지연 회로에 의해서 결정된 듀레이션 동안 상기 제 2 접속점을 디스챠지시키며, 그 다음에 상기 제 2 접속점을 다시 프리 챠아지시키기 위한 셀프-리셋 회로를 포함하며;
    상기 셀프-리셋 회로는,
    상기 출력 단자에 접속되며, 상기 논리 신호가 활성화 상태로 유지되는 동안 상기 후자의 프리 챠아지 상태가 전달되는 것을 차단하는 차단 회로와;
    상기 차단 회로를 통해서 전달된 디스챠지/프리챠지 상태를 래치하기 위한 래치 회로 및;
    초기화 단자 및 설정 단자를 가지며, 상기 후자에 대응하는 프리 챠아지 상태가 상기 래치 회로에 래치될 때 상기 프리 챠아지 상태에 응답하여서 상기 지연 회로의 지연 시간에 관계없이 상기 경로 형성 회로를 활성화시키기 위한 초기화 신호를 발생하는 초기화 신호 발생 회로를 포함하는 것을 특징으로 하는 장치.
  18. 제 17 항에 있어서,
    상기 차단 회로는 상기 논리 신호가 비활성화 상태로 유지될 때 상기 후자의 프리 챠아지 상태를 상기 래치 회로로 전달하는 것을 특징으로 하는 장치.
  19. 제 17 항에 있어서,
    상기 초기화 신호 발생 회로는 상기 래치 회로에 디스챠지 상태가 래치될 때 상기 디스챠지 상태에 응답하여서 상기 지연 회로에 의해서 지연된 시간이 경과한 후 상기 경로 형성 회로를 비활성화시키기 위한 상기 초기화 신호를 발생하는 것을 특징으로 하는 장치.
  20. 제 17 항에 있어서,
    상기 출력 단자에 연결되며, 상기 초기화 신호 발생 회로로부터 제공된 초기화 신호에 응답하여서 상기 후자의 프리 챠아지 동작을 수행하기 위한 제 1 프리 챠아지용 트랜지스터와; 상기 초기화 신호를 반전시키기 위한 반전 회로및; 상기 출력 단자에 접속되며, 상기 반전 회로에 의해서 반전된 상기 초기화 신호에 응답하여서 상기 후자의 프리 챠아지 동작을 수행하기 위한 제 2 프리 챠아지용 트랜지스터를 부가적으로 포함하는 것을 특징으로 하는 장치.
  21. 제 20 항에 있어서,
    상기 반전 회로는 직렬 연결된 홀수개의 인버터들로 구성되는 것을 특징으로 하는 장치.
  22. 제 17 항에 있어서,
    상기 기준 전압의 레벨은 상기 논리 신호의 활성화 상태가 전원 전압의 레벨일 때 접지 전압의 레벨을 가지는 것을 특징으로 하는 장치.
  23. 제 22 항에 있어서,
    상기 디스챠지 회로 및 상기 경로 형성 회로는 각각 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 장치.
  24. 제 22 항에 있어서,
    상기 제 1 프리 챠아지용 트랜지스터는 제 1 PMOS 트랜지스터로 구성되고, 상기 제 2 프리 챠아지용 트랜지스터는 NMOS 트랜지스터로 구성되고, 그리고 상기 프리 챠아지 회로는 제 2 PMOS 트랜지스터로 구성되어 있되, 상기 제 2 PMOS 트랜지스터의 사이즈는 상기 제 1 PMOS 트랜지스터의 그것에 비해서 상대적으로 작은 것을 특징으로 하는 장치.
  25. 제 22 항에 있어서,
    상기 초기화 신호 발생 회로는 하나의 인버터 및 2 개의 래치된 낸드 게이트들을 포함하며, 상기 지연 회로는 직렬 접속된 짝수 개의 인버터들로 구성되는 것을 특징으로 하는 장치.
  26. 제 22 항에 있어서,
    상기 차단 회로는, 상기 논리 신호를 반전시키기 위한 제 2 인버터 및; 각각이 소오스, 드레인 및 게이트를 가지며, 상기 전원 전압과 상기 접지 전압 사이에 직렬로 순차적으로 연결되는 하나의 PMOS 트랜지스터 및 2 개의 NMOS 트랜지스터들을 포함하며; 상기 PMOS 트랜지스터의 게이트 및 상기 PMOS 트랜지스터에 가깝게 배열된 NMOS 트랜지스터의 게이트는 제 3 인버터를 통해서 상기 출력 단자에 접속되고 그리고 상기 접지 전압에 가깝게 배열된 NMOS 트랜지스터의 게이트는 상기 제 2 인버터에 연결되는 것을 특징으로 하는 장치.
  27. 제 17 항에 있어서,
    상기 기준 전압의 레벨은 상기 논리 신호의 활성화 상태가 접지 전압의 레벨일 때 전원 전압의 레벨을 가지는 것을 특징으로 하는 장치.
  28. 제 27 항에 있어서,
    상기 디스챠지 회로 및 상기 경로 형성 회로는 각각 PMOS 트랜지스터로 구성되는 것을 특징으로 하는 장치.
  29. 제 27 항에 있어서,
    상기 제 1 프리 챠아지용 트랜지스터는 제 1 NMOS 트랜지스터로 구성되고, 상기 제 2 프리 챠아지용 트랜지스터는 PMOS 트랜지스터로 구성되고, 그리고 상기 프리 챠아지 회로는 제 2 NMOS 트랜지스터로 구성되어 있되, 상기 제 2 NMOS 트랜지스터의 사이즈는 상기 제 1 NMOS 트랜지스터의 그것에 비해서 상대적으로 작은 것을 특징으로 하는 장치.
  30. 제 27 항에 있어서,
    상기 초기화 신호 발생 회로는 하나의 인버터 및 2 개의 래치된 낸드 게이트들을 포함하며, 상기 지연 회로는 직렬 접속된 홀수 개의 인버터들로 구성되는 것을 특징으로 하는 장치.
  31. 제 27 항에 있어서,
    상기 차단 회로는, 상기 논리 신호를 반전시키기 위한 제 2 인버터 및; 각각이 소오스, 드레인 및 게이트를 가지며, 상기 전원 전압과 상기 접지 전압 사이에 직렬로 순차적으로 연결되는 2 개의 PMOS 트랜지스터들 및 하나의 NMOS 트랜지스터를 포함하며; 상기 전원 전압에 가깝게 배열된 상기 PMOS 트랜지스터의 게이트 및 상기 NMOS 트랜지스터의 게이트는 제 3 인버터를 통해서 상기 출력 단자에 접속되고 그리고 상기 NMOS 트랜지스터에 가깝게 배열된 상기 PMOS 트랜지스터의 게이트는 상기 제 2 인버터에 연결되는 것을 특징으로 하는 장치.
  32. 적어도 하나의 고속 다이나믹 회로를 구비한 장치에 있어서:
    상기 고속 다이나믹 회로는,
    접지 전압을 갖는 접지 단자와;
    복수 개의 전하들을 받아들여서 프리 챠아지 전압을 가지는 프리 챠아지 상태로 프리 챠아지되며, 상기 복수 개의 전하들을 출력하여서 디스챠지 전압을 가지는 디스챠지 상태로 디스챠지되는 접속점과;
    상기 접속점에 연결되며, 상기 접속점에 상기 복수 개의 전하들을 제공하기 위한 프리 챠아지 회로와;
    상기 접속점에 연결되며, 상기 접속점으로부터 출력된 복수 개의 전하들을 위한 도전 경로를 제공하기 위한 경로 형성 회로와;
    상기 경로 형성 회로와 상기 접지 단자 사이에 연결되며, 논리 신호를 받아들이고 그리고 상기 경로 형성 회로의 도전 경로를 통해서 상기 프리 챠아지 접속점으로부터 출력된 복수 개의 전하들을 상기 논리 신호에 따라서 상기 접지 단자로 디스챠지시키기 위한 디스챠지 회로와;
    제 1 인버터를 통해서 상기 접속점에 연결된 출력 단자 및;
    상기 디스챠지 상태의 듀레이션을 결정하기 위한 지연 회로를 가지며, 상기 논리 신호가 활성화될 때 상기 지연 회로에 의해서 결정된 듀레이션 동안 상기 제 2 접속점 및 상기 인버터를 통해서 상기 출력 단자를 디스챠지시키며, 그 다음에 상기 제 2 접속점 및 상기 제 1 인버터를 통해서 상기 출력 단자를 다시 프리 챠아지하되, 상기 논리 신호가 다시 활성화되기 이전에 상기 경로 형성 회로의 동작 대기 상태를 유지시키기 위한, 상기 후자에 대응하는, 상기 프리 챠아지 동작이 상기 지연 회로의 지연 시간에 관계없이 수행되도록 하는 셀프-리셋 회로를 포함하며;
    상기 셀프-리셋 회로는,
    상기 출력 단자에 접속되며, 상기 논리 신호가 활성화 상태로 유지되는 동안 상기 후자의 프리 챠아지 상태가 전달되는 것을 차단하는 차단 회로와;
    상기 차단 회로를 통해서 전달된 디스챠지/프리챠지 상태를 래치하기 위한 래치 회로 및;
    초기화 단자 및 설정 단자를 가지며, 상기 후자에 대응하는 프리 챠아지 상태가 상기 래치 회로에 래치될 때 상기 프리 챠아지 상태에 응답하여서 상기 지연 회로의 지연 시간에 관계없이 상기 경로 형성 회로를 활성화시키기 위한 초기화 신호를 발생하는 초기화 신호 발생 회로를 포함하는 것을 특징으로 하는 장치.
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