JP3841578B2 - セルフリセットダイナミックスロジック回路及びそのリセット方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はロジック回路に関するものであり、より具体的に、セルフリセットセルフ機能を具備さたダイナミックスロジック回路及びそのリセット方法に関するものである。
【０００２】
【従来の技術】
ダイナミックスロジック回路（dynamic logic circuit）は容量性電荷貯蔵ノード（capacitive charge storage node）の特性を利用するロジック機能を遂行する。ダイナミックスロジック回路の動作はクロックによって２つの特徴的な段階、即ち、プリチャージ区間と評価区間とに分ける。クロック信号はロジックに同期化（synchronization）させて周期的な時間に従って定まれたチャージ状態が設定されるようにする。このようなロジック回路は共通にプロセッサーロジックに使用される。１つ或いはそれ以上の出力が一部のサイクルの間に定義される。この回路はロジック回路の性能を向上させるため使用されてきた。しかし今はダイナミックスロジック回路がメモリ回路として拡張使用されるようになった。
【０００３】
電源損失が少ないためＣＭＯＳ電界效果トランジスター（field effect transistor）はダイナミックスロジック回路を構成するためよく使用される。ダイナミックスＣＭＯＳロジック回路は信号をただ１つの方向だけで発展させる。評価ノード上の電荷有無は評価の結果であることを示す。単極性装置（通常にＮＭＯＳトランジスター）は殆ど評価経路（evaluation path）内に使用される。装置の大きさがその変化のため最適化されるためにキャパシタンスが著しく減少されられる。
【０００４】
このようなダイナミックスＣＭＯＳロジック回路内の一の共通ロジックセルは周期的クロックパルス信号が印加されるクロック入力を有する単一のＰＭＯＳトランジスター（プリチャージ装置）、入力信号を受信するため１つ或いはそれ以上のロジック入力を有するロジック回路（普通、ＮＭＯＳ回路）と、同一なクロック信号を受信するためクロック入力を有する単一ＮＭＯＳトランジスター（評価装置）で構成される。プレーチャージ段階では、出力がＰＭＯＳトランジスターを通じて電源電圧（supply voltage）VDDに連結され、ロジック高レベル（“１”）にプリチャージされるようにクロック信号はロジック低レベル（“０”）である。クロック信号がロジック高レベルになるとき評価が発生する。この時ＰＭＯＳトランジスターはターンーオフされ、最低のＮＭＯＳトランジスター（即ち、評価装置）はターンーオンされる。入力値によって出力はロジック低レベルにディスチャージされるか或いはロジック高レベルに残される。この二つの場合全てが評価段階の間に正確な出力値が発生される。
【０００５】
上述のように、ロジック回路内に供給された関聯論理機能に同期させ、出力に影響を及びぼすためクロック信号によってダイナミックスロジック回路は駆動される。又はクロック信号は出力信号を出力した以後に続けて直列に連結された次の信号の入力準備のためロジック回路をプリチャージさせる。
【０００６】
ロジック回路は時々複数の連結段に直列に連結されているが、集積回路内の全ての論理的動作に同期させるクロック信号を使用するとき１つの問題、即ち、システムクロック信号が集積回路を通じて伝達される時ににノイズ及びクロックスキューに弱いから、その結果も歪曲され、不正確したクロック信号がある特別なロジック回路を間違って駆動させる問題が発生する。
【０００７】
上述した問題は準備ロジク回路が入力信号を受信して論理的な動作を正確に遂行することができるように準備段階からロジック回路をプリチャージさせるためリセット回路を使用することによって解決できる。この時代のセルフリセットダイナミックスＣＭＯＳロジック回路の例えば、Ｕ．Ｓ．ＰＡＴ． Ｎｏ．４、７５１、４０７と、５、４６５、０６０と、５、４６７、０３７と、５、５４３、７３５と、５、５５０、４９０と、５、５７６、６４４と、５、６５０、７３３に開示されている。これは参考文献として開示している。このセルフリセットダイナミックスロジック回路はクロック信号が必要ではない。
【０００８】
自動に時間を調節する特性を有するこのようなダイナミックスロジック回路はそのようなプロセッサーとかメモリのような半導体集積回路内に複数の連結端（connected stage）に直列回路が接続される時、安定したリセット確保プするため、各回路のリセット（或いはプリチャージ）タイミングマジンが必要になる。従って安定されたリセット動作の遂行を保障させなければならない。このように端子が発展したが、各端子のリセットのタイミングマジンは各々の端子の出力パルス幅が漸次的に減少する原因である。また、入力パルス幅によって出力信号は直接的な影響を及ぶ。このような理由のため、集積回路のタイミングを調節することが難しい。
【０００９】
【発明が解決しようとする課題】
本発明の目的は集積回路のタイミングを制御することが便利な構造を有するセルフリセットを提供することになる。
【００１０】
または、本発明のその他の目的はが高速印加に適合したセルフリセットロジック回路を提供することにある。
【００１１】
又は本発明のその他の目的は安定されたリセット動作を遂行することができるセルフリセットロジック回路を提供することにある。
【００１２】
又は本発明の他の目的は高速でロジック回路がリセットできるようにするリセット回路を提供することにある。
【００１３】
又は本発明の他の目的はセルフリセットロジック回路をリセットする方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明のこのような目的と效果は出力信号ＯＵＴの遷移に応じるが、各々の入力信号のパルス幅とは無関であるセルフロジック回路を含むセルフリセットロジック回路によって提供するされる。リセット回路は出力信号を受信して出力信号の先頭及び後尾エッジの遷移を次の端子に伝達する出力帰還回路を含む。予め設定された遅延時間の遅延回路はリセット回路に提供される。遅延回路の端子は出力帰還回路に結合される。Ｓ−Ｒフリップフロップ（Ｓ−Ｒｆｌｉｐｆｌｏｐ）もリセット回路に提供される。Ｓ−Ｒフリップフロップの遅延回路の他の端子に結合された自体セット入力と出力帰還回路に結合された自体のリセット入力及びロジック回路に結合された自体出力を有している。フリップフロップはＮＡＮＤ或いはＮＯＲロジックゲートで構成される。
【００１５】
本発明のその他の特徴によると、入力信号を受信するため１つ或いはそれ以上の入力と出力信号を提供するための出力を有するロジック回路をリセットするため方法は出力信号の先頭エッジを検出する段階と、出力信号の先頭エッジ検出に応じる第１リセット信号を生成する段階と、初めのリセット信号を遅延させる段階と、遅延された第１リセット信号に応じるロジック回路をリセットする段階と、出力信号の後尾エッジ検出に応じる第２リセット信号を生成する段階と、ロジック回路が次の入力信号になる準備をする段階とを含む。
【００１６】
本発明のその他の特徴によると、出力信号の先頭エッジ遷移は予め設定された出力信号のパルス幅を確実にする遅延回路を通じてＳ−Ｒフリップフロップのセット入力に移動される。しかし、出力信号の出力信号の後尾エッジ遷移は遅延なしで次の動作周期を早く準備させるためフリップフロップのリセット入力にすぐ帰還される。工程及び（或いは）環境の変化が行なって遅延時間が変わってもこのような回路配置を通じて本発明のセルフリセットロジック回路はただ出力信号の先頭エッジ遷移に依存して出力パルス幅とは無関であるリセット段階に入るようにする。この結果で安定されたリセット動作が可能であり高速の印加で発生する動作上のの誤謬を防止することができる。
【００１７】
【発明の実施の形態】
以下、図１、２及び３を参照して本発明の適合な実施の形態を説明する。
【００１８】
図１を参照すると、従来のロジック回路と類似して論理的反転動作を遂行できるセルフリセットダイナミックスＣＭＯＳロジック回路１００の例が説明されている。セルフリセットインバ−タ回路１００は入力信号ＩＮを受信するためロジック入力端子１０２、入力信号ＩＮに関する論理的インバーティング動作を遂行するためインバ−タロジック回路１０４、インバ−タロジック回路１０４をリセットするためリセット回路１０６、及び出力信号ＯＵＴを提供するためロジック出力端子１０８で構成されている。
【００１９】
一般的なトランジスターの大きさよりも小さいＰＭＯＳトランジスター１０と典型的ダイナミックスインバ−タ（１つのＰＭＯＳトランジスター１０と２つのＮＭＯＳトランジスター１４と１６で構成）がインバ−タロジック回路１０４に提供される。トランジスター１０の電流経路（即ち、ソース-ドレーン経路）は電源電圧端子１１０とノードN１間に結合された。入力信号ＩＮは共通に入力端子１０２を通じてトランジスター１０と１４のゲートに印加される。ＰＭＯＳトランジスター１２は電源電圧端子１１０とノードN１間に結合された自体の導電経路を有する。ＮＭＯＳトランジスター１４と１５の導電経路はノードN１と接地電圧端子１１２間で直列に連結されている。
【００２０】
標準ＣＭＯＳスタティック（ｓｔａｔｉｃ）インバ−タ１１６、（１つのＰＭＯＳトランジスター１８と小さいＮＭＯＳトランジスター２０で構成）と違う１つのインバ−タ１１８（小さいＰＭＯＳトランジスター２４と大きいＮＭＯＳトランジスター２０で構成）はノードN１とロジック出力端子１０８間に直列に連結されている。より大きいＮＭＯＳトランジスター２２は接地電圧端子１１２とインバ−タ１１６と１１８の連結ノードN１間に結合された自体の電流経路を有する。より大きいＰＭＯＳトランジスター２８はインバ−タ１１８とロジック出力端子１０８間に提供され、電源電圧端子１１０とロジック出力端子１０８間に結合された自体の電流経路を有している。
【００２１】
標準インバ−タ３０とダイナミックスインバ−タ（１つのＰＭＯＳトランジスター３２と２つのＮＭＯＳトランジスター３４と３６で構成）はリセット回路１０６に提供される。トランジスター３２、３４、及び３６の電流経路は電源電圧端子１１０と接地電圧端子１１２との間で直列に連結されている。入力信号ＩＮは又はインバ−タ３０を通じてＮＭＯＳトランジスター３４のゲートに帰還される。交互結合された標準インバ−タ３８と４０でなされたインバーティングラッチ１２２はトランジスター３２と３４のドレーン接合ノードN３とトランジスター１２と１６のゲートに結合されたノードN４間に提供される。又は標準インバ−タ４２と４４はリセット回路１０６に提供される。インバ−タ４２はノードN５に結合された自体入力を有しているしＮＭＯＳトランジスターのゲートに結合されたノードN６と結合された自体出力を有している。インバ−タ４４はノードN６に結合された自体入力とノードN７を経てＰＭＯＳトランジスターのゲートに結合された自体の出力を有している。又は出力信号ＯＵＴはリセット回路１０６で帰還され、遅延回路４６（delay circuit）４６を経て殆んどトランジスター３２と３６のゲートに結合されたノードN３に提供される。
【００２２】
以下、セルフリセットダイナミックスインバ−タロジック回路１００の動作が説明される。
【００２３】
準備段階で、入力信号ＩＮがロジック低レベル（logic low level）である時、ノードN１は端子１０８上の出力信号ＯＵＴがインバ−タ１１６と１１８を高レベルを維持させるためロジック高レベル（logic high level）のＰＭＯＳトランジスター１０を通じてロジック高レベルにチャージされる。低レベル入力信号ＩＮと高レベル出力信号ＯＵＴを通じてリセット回路１０６内のＮＭＯＳトランジスター３４と３６は電流が流れて、ノードN４とN６をロジック低レベル（即ち、接地電圧ＶＳＳの附近）に降下され、ノードN５とN７をロジック高レベル（即ち、接地電圧ＶＤＤの附近）に上昇される。この様に次の論理的動作を準備するためインバ−タロジック回路１０４内のＮＭＯＳトランジスター１６は導電される。
【００２４】
入力信号ＩＮがロジック低レベルからロジック高レベルへ遷移されるとき、ＮＭＯＳトランジスター１４と１６すべての導電が始まるために、この時ノードN１はロジック低レベルからディスチャージされる。この結果で、出力信号ＯＵＴがロジック高レベルでロジック低レベルへに遷移される。このような出力信号ＯＵＴの高レベルから低レベルへの遷移は遅延回路４６を経てノードN１３に帰還されて、この時ＰＭＯＳトランジスター３２が導電されるためにノードN４は高レベルになる。ノードN４とN７でのロジック低レベルとノードN６でのロジック高レベルによってトランジスター１２、２２、及び２８はターンーオンされる反面に、トランジスター１６はターンーオフされる。そしてインバ−タロジック回路１０４はリセット回路１０６によってリセットされる。即ち、ノードN１とロジック出力端子１０８は高レベルで再びプレーチャージされる。このようにロジック回路１００自体はリセット回路１０６を使用してリセットになる。
【００２５】
ＰＭＯＳトランジスター３２がターンーオンされＮＭＯＳトランジスター３６はターンーオフされるために端子１０８上の出力信号ＯＵＴの高レベルから低レベルへの遷移は又は遅延回路４６を経てノードN４に送られる。この時にＮＭＯＳトランジスター３４はラッチ１２２の動作のよってまたオフ状態になるノードN５、N６、及びN７のような状態になる（即ち、N５とN７は低レベルであり、N６は高レベル）反面、入力信号ＩＮは高レベルを持続する。しかし、入力信号ＩＮが低レベルへ遷移されると、ＰＭＯＳトランジスター３４と３６が導電されるノードN５とN７は高レベル、N６は低レベルなるために、この時のノードN４は低レベルになる。このためロジック回路１０４が信号ＩＮの次の入力パルスを準備するためＮＭＯＳトランジスター１６はターンーオンされ、ＰＭＯＳトランジスター２８はターンーオフされる。
【００２６】
上述した回路配置において、インバ−タロジック回路のリセット時間が工程変化するか、あるいは他の環境によって計画より長く遅延されると、図２と３（動作上の誤謬の例を示すタイミング図）に示したように、このように長くなった遅延時間は動作上の誤謬を発する原因になる。図２と３で示したように、第１パルス入力２５０或いは２５０’の次にインバ−タロジック回路１０４がリセットロジック回路１０６によって確実にリセットされ、第２パルス入力２５２（或いは２５２’）がされる準備のため準備段階に入るが、第２パルス入力２５２（或いは２５２’）以後にノードN５は低レベルに維持され、インバ−タロジック回路１０４は第２パルス入力２５２（或いは２５２’）に反応できなくなる自体の出力信号ＯＵＴはこの誤謬によって高レベルに止まる。
【００２７】
したがって、配置は帰還遅延時間（遅延回路４０を通じた出力帰還の２つの周期時間）が長いため高速或いは高性能印加には適合ではないと思われる。回路配置を有するダイナミックスロジック回路が半導体集積回路内で複数の連結端子上に直列に連結されていると、各々の端子出力パルス幅には端子の流れによって少しずつ増加するために集積回路の時間調節が難しい。
【００２８】
以下、本発明による望ましい実施の形態が図４から図１１を通じて詳細に説明される。以下、詳細な説明は本発明を遂行する発明者によって最近もっとも優れた方式の評価モードである。特に具体的な実施の形態の説明はただ例示に過ぎないから本発明の精神を制限するものではない。次の説明で類似する又は同一な参照符号は類似する又は同一の部分を示す。
【００２９】
本発明によるセルフリセットダイナミックスロジック回路に対する第１実施の形態が説明された図４を参考として、図４に示したダイナミックス回路３００はセルフリセットダイナミックスインバ−タロジック回路として入力信号ＩＮを受信するため入力端子３０２、入力信号ＩＮをインバーティングして、出力信号ＯＵＴを提供するためインバ−タロジック回路３０４、インバ−タロジック回路３０４をリセットするためリセット回路３０６、及び出力信号ＯＵＴを出力するため出力端子３０８を含む。
【００３０】
ロジック回路３０４はＰＭＯＳトランジスター５０、ＮＭＯＳトランジスター５２と５４及びインバ−タ４９と一般にトランジスターの大きさより小さいＰＭＯＳ５６で構成されたダイナミックスインバ−タ４９とを含む。トランジスター５０、５２、及び５４は第１電源電圧端子３１０（即ち、より高い電源電圧端子VDD）と第２電源電圧端子３１２（即ち、接地端子のようなより低い電源電圧端子VSS）間で順序によって直列に結合された自体の導電経路（即ち、チャンネル）を有している。トランジスター５０と５２のゲートは互に結合された。トランジスター５４は入力信号ＩＮに印加された自体のゲートを有している。トランジスター５６は第１電源電圧端子３１０とトランジスター５０と５２（即ち、出力端子３０８）のドレーン結合ノードN１０間に結合された自体の電流経路と第２電源電圧端子３１２に結合されたゲートを有している。上述した配列を有するロジック回路３０４は入力信号ＩＮに対する反転動作を遂行するためインバ−タロジック機能する。
【００３１】
リセット回路３０６はスタティックＣＭＯＳインバ−タ７０と１６０、ＰＭＯＳトランジスター６４５とＮＭＯＳトランジスター６６と６８で構成されたダイナミックスインバ−タ１３０、交叉に結合されたスタティックインバ−タ７２と７４で構成されたインバーティングラッチ１４０、例えば連続的に連結された多くにスタティックインバ−タ（図面に未図示）によって形成された遅延回路１５０、等を互いに連結されたNMNDロジックゲート８０と８２で形成されたS（set）-R（reset）ラッチ或いはフリップフロップ１８２で構成されている。トランジスター６４、６６、及び６８の導電経路は第１及び第２電源電圧端子３１０と３１２間で順に結合された。トランジスター６４と６６のゲートは普通出力端子３０８に結合された。入力信号ＩＮはインバ−タ７０を経てトランジスター６８のゲートに印加される。インバーティングラッチ１４０の１つの端子はトランジスター６４と６６のドレーン接合ノードN１２と結合された他の端子は普通遅延回路１５０とインバ−タ１０６の入力端子と結合された。ＮＡＮＤロジックゲート８０の１つの入力、即ち、フリップフロップ１８２のセット入力は遅延回路１５０と結合されたし、他の入力はＮＡＮＤロジックゲート８２の出力に結合された。ＮＡＮＤロジックゲート８２はＮＡＮＤロジックゲート８０の出力に結合された１つの自体入力とインバ−タ１６０の出力に結合された他の自体入力を有している。ＮＡＮＤロジックゲートの出力、即ち、フリップフロップ１８２の負の出力（一般的に記号*Ｑ（図ではＱの文字の上にバーが付されている。以下同じ。）で示す。）はトランジスター５０と５２のゲートと結合された。
【００３２】
以下ではセルフリセットダイナミックスインバ−タロジック回路３００の必須的であり、重要な動作が詳細に説明される。
【００３３】
入力信号ＩＮがロジック低レベルであると、出力端子３０８（或いは出力信号ＯＵＴ）を従い、ＮＭＯＳトランジスター５４はターンーオフされノードN１０はロジック高レベルでＰＭＯＳトランジスター５６によってチャージされる。出力信号ＯＵＴが高レベルになることよって、ＮＭＯＳトランジスター６６と６８はすべてターンーオンになって、ノードN１４とN１６が各々高レベルと低レベルなるためにノードN１２は低レベルになるされる。したがってＳ−Ｒフリップフロップ１８２は自体の高レベル出力をノードN１８に提供される（フリップフロップ１８２の出力は自体入力が変化されないと、変化されない）。ＮＭＯＳトランジスター５２は導電される。そしてダイナミックスインバ−タロジック回路３００は入力信号ＩＮの変化を準備される。
【００３４】
ＮＭＯＳトランジスター５２が導電される間に、入力信号ＩＮがロジック高レベルから低レベルに遷移されるとき、ＮＭＯＳトランジスター５４又はトランジスター５２と共に導電されるためにノードN１０はロジック高レベルでディスチャージされる。したがって各々のＮＭＯＳトランジスター５２と５４がＰＭＯＳトランジスター５６より大きいために出力信号ＯＵＴはロジック高レベルから低レベルに遷移される。
【００３５】
出力信号ＯＵＴの高レベルから低レベルへの遷移は回路３０６をリセットするため帰還されノードN１２がロジック高レベルになるためＰＭＯＳトランジスター６４は電流を有してＮＭＯＳトランジスター６６と６８は電流を有しない。ノードN１２上のロジック高レベルはノードN１６（即ち、Ｓ−Ｒフリップフロップのリセット回路）が高レベルになり、そのときノードN１４上の高レベルセット出力を有するフリップフロップ１８２の出力は変化しないまま高レベルに止まる。遅延回路１５０によって与えられた予定遅延時間（即ち、０.５からで１.５nsec）が過ぎたら、N１４は低レベルになる。このためＮＭＯＳトランジスター５２がターンーオフされＰＭＯＳトランジスター５０がターンーオンになるようにしてノードN１８が低レベルになることによってノードN１０（又は出力端子３０８）を高レベルでリチャージになる。この結果、インバ−タロジック回路３０４するリセット回路３０６をよってリセットされる、即ち、遅延回路１５０の遅延時間が過ぎにことによってダイナミックスインバ−タロジック回路３００は自体的にリセットされる。本発明に対するある程度熟練されたものであれば理解することができるように、出力信号ＯＵＴのパルス幅は与えられた動作周期時間内に遅延回路１５０の遅延時間に会わせることによって調節が可能である。
【００３６】
出力信号ＯＵＴの低レベルから高レベルへの遷移は又は回路３０６をリセットするため帰還されＰＭＯＳ及びＮＭＯＳトランジスター６４と６８が各々ターンーオフとターンーオンになる。この時、１番目に入力信号ＩＮが既に低レベルになった場合、ノードN１２とN１６は低レベルになってノードN１８は高レベルになる。したがってＰＭＯＳ及びＮＭＯＳトランジスター５０と５２は各々ターンーオフとターンーオンになるダイナミックスインバ−タ回路３００が入力信号ＩＮの低レベルから高レベルへの遷移を準備する。２番目に、入力信号ＩＮが高レベル出力信号ＯＵＴと共に高レベルに維持されると、トランジスター６８が電流を有しない場合のようにノードN１２とN１６は低レベルに維持されN１８はインバ−タラッチ１４０によって高レベルに維持される。続いてダイナミックスインバ−タロジック回路３００も入力信号ＩＮの低レベルから高レベルへの遷移を準備させる。そして入力信号のパルス幅とは関係なしでダイナミックスロジック回路３００が準備段階に入ることがよく理解される。
【００３７】
出力信号ＯＵＴの高レベルから低レベルへの遷移は予め設定された出力信号のパルス幅を確実にするため遅延回路１５０を通じてフリップフロップ１８２のリセット出力に遷移される。しかしながら、出力信号ＯＵＴの高レベルから低レベルへの遷移は次の作動の準備のため遅延なしで直ぐ帰還される。回路配置を通じて前記ダイナミックス回路３００は工程及び（或いは）環境の変化によって遅延時間が変化されると、出力信号ＯＵＴの低レベルから高レベルへの遷移にしたがって出力パルスとは無関係なリセット段階に入ってリセット動作を安定されるようにして高速印加時に発生する動作上の誤謬が防止できる。
【００３８】
図５は本発明によるセルフリセットダイナミックスロジック回路の第２実施の形態を示す。図５を参考すると、この実施の形態をあげた回路４００はセルフリセットダイナミックスバッファ回路（ｓｅｌｆ-ｒｅｓｅｔｔｉｎｇ ｄｙｎａｍｉｃ ｂｕｆｆｅｒ ｃｉｒｃｕｉｔ）回路である。スタティックＣＭＯＳインバ−タ５７、遅延回路８３、及びＮＭＯＳトランジスター９０がバッファロジック回路３０４に提供され、スタティックインバ−タ６２がリセット回路３０６に提供された点を除外して回路４００は図４に示したように配置される。図５で、図４に示したような部分は同一参照番号と符号で説明され、二重の説明を避けるだめ関連回路配置に対する説明は省略する。
【００３９】
図５では、大きいＰＭＯＳトランジスター５８と小さいＮＭＯＳトランジスター６０に結合されたインバ−タ５７はノードN１０に結合された自体の入力と出力端子３０８に結合された自体の出力を有している。インバ−タ６２は出力端子３０８に結合された自体の入力を有している。連続的に連結された３つのインバ−タ８４、８６、及び８８で構成された遅延回路８３はノードN１８（或いはトランジスター５２のゲート）と出力端子３０８と第２電源電圧端子（即ち、Vss）３１２間に結合された自体の導電経路を有するトランジスター９０のゲート間に結合された。
【００４０】
図６には図５のロジック回路の選択点にある信号との間の時間関係を示している。セルフリセットダイナミックスバッファロジック回路４００の動作は以下図５乃至図６から説明される。
【００４１】
入力信号ＩＮがロジック低レベルになるとき、ノードN１０はロジック高レベルでチャージされ出力端子３０２はロジック低レベルに維持される。低レベルに維持される出力信号ＯＵＴによって、ノードN１２が低レベルになるようにしてノードN１４とN１６は各々高レベルと低レベルになる。そしてＳ−Ｒフリップフロップ１８２はノードN１８に高レベルの自体出力を提供する。ＮＭＯＳトランジスター９０がターンーオフされる間にＮＭＯＳトランジスター５２は導電される。というわけでセルフダイナミックスバッファロジック回路４００は入力信号ＩＮの変化を準備される。
【００４２】
ＮＭＯＳトランジスター５２は導電される間に入力信号ＩＮがロジック高レベルから低レベルへの遷移されると（参照５５０或いは５５２）、ＮＭＯＳトランジスター５４もトランジスター５２とともに電流を有しているからノードN１０はロジック低レベルからディスチャージされる。そして出力信号ＯＵＴはノードN１０上の電圧水準によってロジック低レベルから高レベルへの遷移される。
【００４３】
出力信号ＯＵＴの低レベルから高レベルへの遷移はリセット回路３０６’に移って、ＮＭＯＳトランジスター６６と６８がターンーオフされ、ノードN１２が高レベルに移る間にＰＭＯＳトランジスター６４は導電される。ノードN１２上のロジック高レベルはノードN１６（即ち、Ｓ−Ｒフリップフロップ１８２のリセット入力）を高レベルに至るようにして、そのときノードN１４上の高レベルセット入力とともにフリップフロップ１８２の出力が変化し続けて高レベルになるようにする。遅延回路の予め設定された遅延時間（例えば、０.５から１.５nsec）が過ぎた後にノードN１４とN１８は低レベルになるようにする。そしてＰＭＯＳトランジスター５０はターンーオンされる。この時にＮＭＯＳトランジスター５２はターンーオフされている。そしてノードN１０は高レベルでリチャージされる。ＮＭＯＳトランジスター５２がターンーオフされる間にＰＭＯＳトランジスター５０がターンーオンされ、ノードN１０は高レベルでリチャージされる。この結果で、バッファロジック回路３０４’はリセット回路３０６’によってリセットされる。即ち、セルフリセットダイナミックスバッファロジック回路４００は遅延回路１５０の遅延時間に流れることによって自体的にリセットされる。出力信号ＯＵＴのパルス幅は与えられた動作周期時間内に遅延回路１５０の遅延時間に合わせて調節できる。
【００４４】
出力信号ＯＵＴの高レベルから低レベルへの遷移は又は回路３０６’のリセットのため帰還されＰＭＯＳとＮＭＯＳトランジスター６４と６８が各々ターンーオンとターンーオフがされる。この時入力信号ＩＮが既に低レベルになったら、ノードN１２とN１６は低レベルになってN１８は高レベルになる。そしてＰＭＯＳとＮＭＯＳトランジスター５０と５２が各々ターンーオフとターンーオンされ、バッファ回路３００が入力信号ＩＮの高レベルから低レベルへの次の遷移を準備させる。入力信号ＩＮが低レベルの出力信号ＯＵＴとともにまた高レベルに止まるとき、トランジスター６８が電流を有しなくともインバーティングラッチ１４０によってノードN１２とN１６は低レベルに止まってノードN１８は高レベルに止まる。この場合に入力信号ＩＮの低レベルから高レベルへの遷移を準備させるためダイナミックスバッファロジック回路４００は又は入力信号ＩＮのパルス幅とは関係なしで準備段階に入られる。
【００４５】
出力信号ＯＵＴの高レベルから低レベルへの遷移は予想された出力信号パルス幅を確実にするため遅延回路１５０を経てフリップフロップ１８２のセット入力に移る。然し、出力信号ＯＵＴの高レベルから低レベルへの遷移は次の動作周期を早く準備させるため遅延なしでフリップフロップ１８２のリセット入力に直ぐ帰還される。この様な回路配置を通じてダイナミックス回路４００は工程及び（或いは）環境の変化によって遅延時間がされると出力信号ＯＵＴの高レベルから低レベルへの遷移に従ってのみ入力パルス幅とは無関係にリセット状態に入る。このため安定されたリセット作用が可能であり、ロジック回路が複数の連結端子に直列に連結された（プロセッサー、メモリのように高速の印加で動作時に発生する誤謬が防止できる。
【００４６】
図７は本発明によるセルフリセットダイナミックス回路ロジック回路の第３の実施の形態を示している。図７を参考すると、この実施の形態のロジック回路６００はセルフリセットダイナミックスバッファ回路として、インバ−タ１６０、Ｓ−Ｒフリップフロップ１８２、及び遅延回路１５０が各々スタティックインバ−タ２４２、ＮＯＲロジックゲート２３８と２４０を構成するＳ−Ｒフリップフロップ１８２、及び例えば奇数で連続的に連結されたインバ−タ（図面に未図示）を構成するインバーティング遅延回路１５０’に代替えたことを除いて図５に示したように配置される。図７では、図５に示したような部分が同一な参照番号で示され、重複された説明を避けるため説明は省略される。
【００４７】
図７に示したように、Ｓ−Ｒフリップフロップ１８２’は遅延回路１５０と結合されたセット入力とラッチ１４０と結合されたリセット入力を有している。インバ−タ２４２の入力はフリップフロップ１８２’（即ち、ＮＯＲゲート２４０の出力）の正の出力（一般的にQで表す）に結合されたし、インバ−タ２４２の出力は共通にトランジスター５０と５２及び遅延回路８２に結合された。
【００４８】
本発明によるセルフリセットダイナミックスロジック回路の４番目の実施の形態はセルフリセットダイナミックスインバ−タロジック回路７００が説明された図８で説明する。セルフリセットロジック回路７００は入力信号ＩＮを受信するため入力端子７０２、入力信号ＩＮを反転させ、出力信号ＯＵＴを提供するためインバ−タロジック回路７０４、及び出力信号ＯＵＴを出力するため出力端子７０８を含む。
【００４９】
ロジック回路７０４はＰＭＯＳトランジスター２００と２０２及びＮＭＯＳトランジスター２０４を構成するダイナミックスインバ−タ２０１と小さいＮＭＯＳトランジスター２０６を含む。トランジスター２００、２０２、及び２０４はより高い電源電圧端子ＶＤＤ７１０と接地端子ＶＳＳと同じ低い電源電圧端子７１２と間で順序に直列に連結され、結合された自体の電流経路を有している。トランジスター２００と２０４は互いに結合された。トランジスター２０２は入力信号ＩＮに印加された自体のゲートを有している。ＮＭＯＳトランジスター２０６はより高い電源電圧端子７１０とトランジスター２０２と２０４（即ち、出力端子７０８）のドレーン接するノードとの間に結合された。又はＮＭＯＳトランジスターゲートはより高い電源電圧端子７１０に結合された。上述したように配置を有するロジック回路７０４は入力信号ＩＮに反対作用を遂行するインバ−タロジックとしての機能を有する。
【００５０】
リセット回路７０６はスタティックＣＭＯＳインバ−タ２１３と２２３、ＰＭＯＳトランジスター２１６と２１８及びＮＭＯＳトランジスター２２０を構成するダイナミックスインバ−タ２１５、交叉結合されたスタティックインバ−タ２２４と２２２を構成するインバーティングラッチ２１７、例えば、奇数で連続的に連結されたスタティックインバ−タ（図面に未図示）によって形成された遅延回路２１９、交叉に結合されたＮＡＮＤロジックゲート２３０と２３２で構成されたＳ−Ｒフリップフロップを含む。トランジスター２１６と２１８、及び２２０の導電経路はより高い電源電圧端子７１０とより低い電源電圧端子間で順序的に結合された。トランジスター２１６と２２０のゲートは共通に出力端子７０８で対をなす。入力信号ＩＮはインバ−タ２１３を経てトランジスター２１８のゲートに提供される。インバーティングラッチ２１７の１つの端子はトランジスター２１８と２２０のドレーン整列ノードN２２と対をなし、その他の端子は普通遅延回路２１９とフリップフロップ２２１のリセット入力と対をなす。フリップフロップ２２１のセット入力は遅延回路２１９と対をなす。フリップフロップ２２１（即ち、ＮＡＮＤffロジックゲート２３２）の出力負の出力*Ｑはインバ−タ２２３を経てトランジスター２００と２０４に結合される。
【００５１】
以下、セルフリセットダイナミックスインバ−タロジック回路７００の動作が説明される。
【００５２】
入力信号ＩＮがロジック高レベルで充分に止まると、ＰＭＯＳトランジスター２０２はターンーオフされ出力端子７０８（或いは出力信号ＯＵＴ）はＮＭＯＳトランジスター２０６を通じてロジック低レベルからチャージされる。出力信号ＯＵＴが低レベルに接近刷ることによってＰＭＯＳトランジスター２１６と２１８はすべてターンーオンされるため、ノードN２２が高レベルになる。そして予め設定された時間間隔（即ち、遅延回路２１９の遅延時間）によって高レベルと低レベルは各々セット入力とＳ−Ｒフリップフロップ２１９はリセット入力に印加される。ＰＭＯＳトランジスター２００がインバ−タ２２３によって駆動されるようにフリップフロップは負の出力を提供する。そしてダイナミックスインバ−タロジック回路７００は入力信号ＩＮの高レベルから低レベルへの遷移が準備される。
【００５３】
ＰＭＯＳトランジスターが導電される間入力信号ＩＮがロジック高レベルでロジック高レベルに遷移されると、トランジスター２０６はＰＭＯＳトランジスター２００或いは２０２より遥かに大きさが小さいために出力端子７０８はそのときチャージされる。
【００５４】
出力信号ＯＵＴの低レベルから高レベルへの遷移はリセット回路７０６で帰還される。ＰＭＯＳトランジスター２１６と２１８がターンーオフされる間にＮＭＯＳトランジスター２２０は導電されるようにノードN２２は低レベルになる。ノードN２２上でロジック低レベルはＳ−Ｒフリップフロップ２２１のリセット入力を高レベルに至るようにして、高レベルのセット入力を有するフリップフロップの出力*Ｑはまた変化なしで高レベルに止まる。遅延回路２１９によって与えられた予め設定された遅延時間（例えば、０．５から１．５nsec）過ぎた後に、低レベルはフリップフロップ２３０のセット入力から印加される。これはフリップフロップ２２１が低レベルの自体出力を提供されるようにして、ＰＭＯＳトランジスター２００とＮＭＯＳトランジスター各々ターンーオフとターンーオンになる。そのため出力端子７０８は低レベルに下降される。この結果で、インバ−タロジック回路７０４はリセット回路７０６によってリセットされる。即ち、ダイナミックスインバ−タロジック回路７００は遅延回路２１９の遅延時間が過ぎることによって自体的にリセットされる。出力信号ＯＵＴのパルス幅は与えられた動作周期時間内に遅延回路１５０の遅延時間を合わせることによって調節できる。
【００５５】
出力信号ＯＵＴの高レベルから低レベルへの遷移が又はリセット回路７０６で帰還されるとＰＭＯＳトランジスター２１６はターンーオンされる。この時に入力信号ＩＮがすでに高レベルになった場合、ノードN２２とフリップフロップ２２１のセット入力は低レベルに至る。そしてＰＭＯＳトランジスター２００とＮＭＯＳトランジスター２０４は各々ターンーオフとターンーオンされる。そしてダイナミックスインバ−タ回路７００は入力信号ＩＮの高レベルから低レベルへの遷移を準備する。これとは異なり低レベルの出力信号ＯＵＴによって入力信号ＩＮは低レベルに止まると、フリップフロップ２２１のセット入力とリセット入力はインバーティングラッチ２１７によって以前状態（即ち、各々低レベルと高レベル）に止まる。そしてフリップフロップ２２１は自体の低レベルの負の出力を提供してＰＭＯＳトランジスター２００とＮＭＯＳトランジスターが各々ターンーオフとンーオンされ、出力信号ＯＵＴの低レベルが安定的状態を維持する。
【００５６】
以上で説明したように、この実施の形態のダイナミックスロジック回路７００は入力信号ＩＮのパルス幅には影響を及ばないことは確実である。出力信号ＯＵＴの低レベルから高レベルへの遷移は予想された出力信号のパルス幅を確実にするため遅延回路２１９を経てフリップフロップ２２１の入力信号に移る。しかし、出力信号ＯＵＴの高レベルから低レベルへの遷移は次の動作周期を早く準備するため遅延なしでフリップフロップ２２１のリセット入力で直ぐ帰還される。
【００５７】
図９を参考すると、本発明によるセルフリセットダイナミックスロジック回路の第５の実施の形態が説明されている。この実施の形態のロジック回路８００は図８に示されたような配列を有するセルフリセットダイナミックスバッファ回路に、スタティックＣＭＯＳインバ−タ２０７と２３４及びトランジスター２３６がバッファロジック回路７０４’及びリセット回路７０６’に附加的に提供されスタティックインバ−タ２１４をリセット回路７０６’に提供されることを除いて図８に示したものと同じ回路配置を有している。図９には、図８にしめした部分と同じ部分には同一な参照番号と記号に説明されている。セルフリセットダイナミックスバッファ回路８００の主要な動作は図８に示した回路の動作を参照すると理解できる。したがってそれに対する説明はここで省略する。
【００５８】
図１０は本発明によるセルフリセットダイナミックスロジック回路の第６の実施の形態を示している。図１０に示したダイナミックスロジック回路９００はセルフリセットダイナミックスＮＡＮＤロジック回路である。セルフリセットダイナミックスＮＡＮＤロジック回路９００は入力信号ＩＮ１、ＩＮ２、及びＩＮ３を各々受信するため入力端子９０２a、９０２b、及び９０２、入力信号ＩＮ１、ＩＮ２、及びＩＮ３に対する論理的ＮＡＮＤ動作を遂行して出力信号ＯＵＴを提供するためＮＡＮＤロジック回路９０４、および出力信号ＯＵＴを出力するため出力端子９０８を含む。
【００５９】
ＮＡＮＤロジック回路９０４はＰＭＯＳトランジスター２と３、ＮＭＯＳトランジスター４、５、６、及び８によって形成される。トランジスター２、４、５、６、及び８の導電経路はより高い電源電圧端子VDD９１０とより低い電源電圧端子VSS９１２との間で順序に結合された。入力信号ＩＮ１、ＩＮ２、及びＩＮ３はＮＭＯＳトランジスター４、５、及び６に各々印加される。普通トランジスターの大きさより小さいＰＭＯＳトランジスター３はより高い電源電圧端子９１０と出力端子９０８（或いは上記トランジスタードレーン接合ノード２と４）間に結合された自体の導電経路を有しているし、そのゲートはより低い電源電圧端子９１２に結合された。リセット回路９０６は対抗するＮＡＮＤロジックゲート９２２と９２４で構成されたＳ−Ｒフリップフロップと例えば、連続的に連結された偶数のインバ−タ（図面に未図示）を構成する遅延回路９３０で形成される。Ｓ−Ｒフリップフロップ９２０は出力端子９０８と対をなする自体のセット力と入力信号ＩＮ１に供給された自体のリセット入力を有している。遅延回路９３０の１つの端子はE９２０の負の出力*Ｑに連結される他の端子は共通にトランジスター２と８のゲートと結合された。
【００６０】
図１１は図１０に示した回路の選択点にある信号との間の時間説明するタイミング図である。セルフリセットダイナミックスロジック回路９００の動作は図１０と図１１で説明される。
【００６１】
全ての入力信号ＩＮ１、ＩＮ２、及びＩＮ３が低レベルからあると、ＮＭＯＳトランジスター４、５、及び６はターンーオフされＳ−Ｒフリップフロップ９２０は高レベルの自体負の出力*Ｑ、（即ち、リセット信号rs０）を発生する。予め設定された遅延時間（約１nsec）を有する遅延回路９３０はリセット信号rs０を遅延させて高レベルの遅延されたリセット信号rs１を発生する。ＰＭＯＳトランジスター２とＮＭＯＳトランジスター８は遅延されたリセット信号rs１に反応して各々ターンーオフとターンーオンされ、出力端子９０８はＰＭＯＳトランジスター３によって高レベルにチャージされる。そしてセルフリセットダイナミックスＮＡＮＤロジック回路９００は入力信号ＩＮ１、ＩＮ２、及びＩＮ３の変化を準備する。
【００６２】
図１１に示したように、全ての入力信号ＩＮ１、ＩＮ２、及びＩＮ３が高レベルになると、ＰＭＯＳトランジスター３より大きいＮＭＯＳトランジスター４、５、６、及び８すべて電流を有しているから出力端子９０８上の出力信号ＯＵＴは低レベルになる。出力端子９０８上の低レベルはフリップフロップ９２０の負の出力*Ｑ或いはリセット信号rs０を低レベルにさせる。遅延回路９３０の与えられた遅延時間が過ぎることによって、リセット信号rs１は低レベルになってトランジスター２と８は各々ターンーオフとターンーオンされる。これは図１１に示したように、入力信号ＩＮ１、ＩＮ２、及びＩＮ３がすべて高レベルに止まってでも出力信号ＯＵＴが高レベルに早くリチャージさせるようにする。即ち、入力信号ＩＮ１、ＩＮ２、及びＩＮ３のパルス幅とは関係なしてＮＡＮＤロジック回路９０４はリセット回路９０６によってリセットされる。出力信号ＯＵＴのパルス幅は遅延回路９３０の遅延時間を会わせることによって調節することができる。
【００６３】
その後に入力信号ＩＮ１が低レベルになると、フリップフロップ９２０が高レベルの自体負の出力*Ｑを発生するためにリセット信号rs１とrs１は高レベルになる。そしてＮＡＮＤロジック回路９０４はＮＭＯＳトランジスター８が電流を有して入力信号ＩＮ１、ＩＮ２、及びＩＮ３の変化を準備する準備段階に入る。
【００６４】
図１０のセルフリセットダイナミックスＮＡＮＤロジック回路９００はメモリ素子のディコーダ回路に使用することができる。図１０で、トランジスター４と５のソースードレーン接合及びトランジスター６と８のソースードレーン接合は短絡回路になり、このような短絡された回路はシングル入力信号ＩＮ１に対するセルフダイナミックスインバ−タロジック回路としての機能することができる。
【００６５】
本発明に対する全ての実施の形態はロジック回路は高速工程、メモリ、或いは複数の連結端子に直列に連結されたその他の集積回路で遂行させることができる。本特許出願明細書の知識事項を再検討した後に、本発明の精神を逸脱しない範囲内で本発明に属する分野で熟練されたものには多様な変形が可能である。
【図面の簡単な説明】
【図１】 セルフリセットダイナミックス回路の例示図。
【図２】 図１に示した回路の動作上のエラーを示すタイミング図。
【図３】 図１に示した回路の動作上のエラーを示すタイミング図。
【図４】 本発明によるセルフリセットダイナミックスロジック回路の第１実施の形態。
【図５】 本発明によるセルフリセットダイナミックスロジック回路の第２実施の形態。
【図６】 図５に示したロジック回路の選択点にての信号間の時間関係を示すタイミング図。
【図７】 本発明によるセルフリセットダイナミックスロジック回路の第３実施の形態。
【図８】 本発明によるセルフリセットダイナミックスロジック回路の第４実施の形態。
【図９】 本発明によるセルフリセットダイナミックスロジック回路の第５実施の形態。
【図１０】 本発明によるセルフリセットダイナミックスロジック回路の第６実施の形態。
【図１１】 図１０に示した回路の選択点で信号間の時間関係を示すタイミング図である。
【符号の説明】
１００、７００：セルフリセットロジック回路
１０４：インバータ回路
１５０：遅延回路
１８２、１８２’：Ｒ−Ｓフリップフロップ回路
２００：ＰＭＯＳトランジスタ
２０１：ダイナミックインバータ
２０６：ＮＭＯＳトランジスタ
２４２：スタティックインバータ
３００、３０１：ダイナミックインバータ
３０４：インバータロジック回路
３０６、７０６：リセット回路
【発明の属する技術分野】
本発明はロジック回路に関するものであり、より具体的に、セルフリセットセルフ機能を具備さたダイナミックスロジック回路及びそのリセット方法に関するものである。
【０００２】
【従来の技術】
ダイナミックスロジック回路（dynamic logic circuit）は容量性電荷貯蔵ノード（capacitive charge storage node）の特性を利用するロジック機能を遂行する。ダイナミックスロジック回路の動作はクロックによって２つの特徴的な段階、即ち、プリチャージ区間と評価区間とに分ける。クロック信号はロジックに同期化（synchronization）させて周期的な時間に従って定まれたチャージ状態が設定されるようにする。このようなロジック回路は共通にプロセッサーロジックに使用される。１つ或いはそれ以上の出力が一部のサイクルの間に定義される。この回路はロジック回路の性能を向上させるため使用されてきた。しかし今はダイナミックスロジック回路がメモリ回路として拡張使用されるようになった。
【０００３】
電源損失が少ないためＣＭＯＳ電界效果トランジスター（field effect transistor）はダイナミックスロジック回路を構成するためよく使用される。ダイナミックスＣＭＯＳロジック回路は信号をただ１つの方向だけで発展させる。評価ノード上の電荷有無は評価の結果であることを示す。単極性装置（通常にＮＭＯＳトランジスター）は殆ど評価経路（evaluation path）内に使用される。装置の大きさがその変化のため最適化されるためにキャパシタンスが著しく減少されられる。
【０００４】
このようなダイナミックスＣＭＯＳロジック回路内の一の共通ロジックセルは周期的クロックパルス信号が印加されるクロック入力を有する単一のＰＭＯＳトランジスター（プリチャージ装置）、入力信号を受信するため１つ或いはそれ以上のロジック入力を有するロジック回路（普通、ＮＭＯＳ回路）と、同一なクロック信号を受信するためクロック入力を有する単一ＮＭＯＳトランジスター（評価装置）で構成される。プレーチャージ段階では、出力がＰＭＯＳトランジスターを通じて電源電圧（supply voltage）VDDに連結され、ロジック高レベル（“１”）にプリチャージされるようにクロック信号はロジック低レベル（“０”）である。クロック信号がロジック高レベルになるとき評価が発生する。この時ＰＭＯＳトランジスターはターンーオフされ、最低のＮＭＯＳトランジスター（即ち、評価装置）はターンーオンされる。入力値によって出力はロジック低レベルにディスチャージされるか或いはロジック高レベルに残される。この二つの場合全てが評価段階の間に正確な出力値が発生される。
【０００５】
上述のように、ロジック回路内に供給された関聯論理機能に同期させ、出力に影響を及びぼすためクロック信号によってダイナミックスロジック回路は駆動される。又はクロック信号は出力信号を出力した以後に続けて直列に連結された次の信号の入力準備のためロジック回路をプリチャージさせる。
【０００６】
ロジック回路は時々複数の連結段に直列に連結されているが、集積回路内の全ての論理的動作に同期させるクロック信号を使用するとき１つの問題、即ち、システムクロック信号が集積回路を通じて伝達される時ににノイズ及びクロックスキューに弱いから、その結果も歪曲され、不正確したクロック信号がある特別なロジック回路を間違って駆動させる問題が発生する。
【０００７】
上述した問題は準備ロジク回路が入力信号を受信して論理的な動作を正確に遂行することができるように準備段階からロジック回路をプリチャージさせるためリセット回路を使用することによって解決できる。この時代のセルフリセットダイナミックスＣＭＯＳロジック回路の例えば、Ｕ．Ｓ．ＰＡＴ． Ｎｏ．４、７５１、４０７と、５、４６５、０６０と、５、４６７、０３７と、５、５４３、７３５と、５、５５０、４９０と、５、５７６、６４４と、５、６５０、７３３に開示されている。これは参考文献として開示している。このセルフリセットダイナミックスロジック回路はクロック信号が必要ではない。
【０００８】
自動に時間を調節する特性を有するこのようなダイナミックスロジック回路はそのようなプロセッサーとかメモリのような半導体集積回路内に複数の連結端（connected stage）に直列回路が接続される時、安定したリセット確保プするため、各回路のリセット（或いはプリチャージ）タイミングマジンが必要になる。従って安定されたリセット動作の遂行を保障させなければならない。このように端子が発展したが、各端子のリセットのタイミングマジンは各々の端子の出力パルス幅が漸次的に減少する原因である。また、入力パルス幅によって出力信号は直接的な影響を及ぶ。このような理由のため、集積回路のタイミングを調節することが難しい。
【０００９】
【発明が解決しようとする課題】
本発明の目的は集積回路のタイミングを制御することが便利な構造を有するセルフリセットを提供することになる。
【００１０】
または、本発明のその他の目的はが高速印加に適合したセルフリセットロジック回路を提供することにある。
【００１１】
又は本発明のその他の目的は安定されたリセット動作を遂行することができるセルフリセットロジック回路を提供することにある。
【００１２】
又は本発明の他の目的は高速でロジック回路がリセットできるようにするリセット回路を提供することにある。
【００１３】
又は本発明の他の目的はセルフリセットロジック回路をリセットする方法を提供することにある。
【００１４】
【課題を解決するための手段】
本発明のこのような目的と效果は出力信号ＯＵＴの遷移に応じるが、各々の入力信号のパルス幅とは無関であるセルフロジック回路を含むセルフリセットロジック回路によって提供するされる。リセット回路は出力信号を受信して出力信号の先頭及び後尾エッジの遷移を次の端子に伝達する出力帰還回路を含む。予め設定された遅延時間の遅延回路はリセット回路に提供される。遅延回路の端子は出力帰還回路に結合される。Ｓ−Ｒフリップフロップ（Ｓ−Ｒｆｌｉｐｆｌｏｐ）もリセット回路に提供される。Ｓ−Ｒフリップフロップの遅延回路の他の端子に結合された自体セット入力と出力帰還回路に結合された自体のリセット入力及びロジック回路に結合された自体出力を有している。フリップフロップはＮＡＮＤ或いはＮＯＲロジックゲートで構成される。
【００１５】
本発明のその他の特徴によると、入力信号を受信するため１つ或いはそれ以上の入力と出力信号を提供するための出力を有するロジック回路をリセットするため方法は出力信号の先頭エッジを検出する段階と、出力信号の先頭エッジ検出に応じる第１リセット信号を生成する段階と、初めのリセット信号を遅延させる段階と、遅延された第１リセット信号に応じるロジック回路をリセットする段階と、出力信号の後尾エッジ検出に応じる第２リセット信号を生成する段階と、ロジック回路が次の入力信号になる準備をする段階とを含む。
【００１６】
本発明のその他の特徴によると、出力信号の先頭エッジ遷移は予め設定された出力信号のパルス幅を確実にする遅延回路を通じてＳ−Ｒフリップフロップのセット入力に移動される。しかし、出力信号の出力信号の後尾エッジ遷移は遅延なしで次の動作周期を早く準備させるためフリップフロップのリセット入力にすぐ帰還される。工程及び（或いは）環境の変化が行なって遅延時間が変わってもこのような回路配置を通じて本発明のセルフリセットロジック回路はただ出力信号の先頭エッジ遷移に依存して出力パルス幅とは無関であるリセット段階に入るようにする。この結果で安定されたリセット動作が可能であり高速の印加で発生する動作上のの誤謬を防止することができる。
【００１７】
【発明の実施の形態】
以下、図１、２及び３を参照して本発明の適合な実施の形態を説明する。
【００１８】
図１を参照すると、従来のロジック回路と類似して論理的反転動作を遂行できるセルフリセットダイナミックスＣＭＯＳロジック回路１００の例が説明されている。セルフリセットインバ−タ回路１００は入力信号ＩＮを受信するためロジック入力端子１０２、入力信号ＩＮに関する論理的インバーティング動作を遂行するためインバ−タロジック回路１０４、インバ−タロジック回路１０４をリセットするためリセット回路１０６、及び出力信号ＯＵＴを提供するためロジック出力端子１０８で構成されている。
【００１９】
一般的なトランジスターの大きさよりも小さいＰＭＯＳトランジスター１０と典型的ダイナミックスインバ−タ（１つのＰＭＯＳトランジスター１０と２つのＮＭＯＳトランジスター１４と１６で構成）がインバ−タロジック回路１０４に提供される。トランジスター１０の電流経路（即ち、ソース-ドレーン経路）は電源電圧端子１１０とノードN１間に結合された。入力信号ＩＮは共通に入力端子１０２を通じてトランジスター１０と１４のゲートに印加される。ＰＭＯＳトランジスター１２は電源電圧端子１１０とノードN１間に結合された自体の導電経路を有する。ＮＭＯＳトランジスター１４と１５の導電経路はノードN１と接地電圧端子１１２間で直列に連結されている。
【００２０】
標準ＣＭＯＳスタティック（ｓｔａｔｉｃ）インバ−タ１１６、（１つのＰＭＯＳトランジスター１８と小さいＮＭＯＳトランジスター２０で構成）と違う１つのインバ−タ１１８（小さいＰＭＯＳトランジスター２４と大きいＮＭＯＳトランジスター２０で構成）はノードN１とロジック出力端子１０８間に直列に連結されている。より大きいＮＭＯＳトランジスター２２は接地電圧端子１１２とインバ−タ１１６と１１８の連結ノードN１間に結合された自体の電流経路を有する。より大きいＰＭＯＳトランジスター２８はインバ−タ１１８とロジック出力端子１０８間に提供され、電源電圧端子１１０とロジック出力端子１０８間に結合された自体の電流経路を有している。
【００２１】
標準インバ−タ３０とダイナミックスインバ−タ（１つのＰＭＯＳトランジスター３２と２つのＮＭＯＳトランジスター３４と３６で構成）はリセット回路１０６に提供される。トランジスター３２、３４、及び３６の電流経路は電源電圧端子１１０と接地電圧端子１１２との間で直列に連結されている。入力信号ＩＮは又はインバ−タ３０を通じてＮＭＯＳトランジスター３４のゲートに帰還される。交互結合された標準インバ−タ３８と４０でなされたインバーティングラッチ１２２はトランジスター３２と３４のドレーン接合ノードN３とトランジスター１２と１６のゲートに結合されたノードN４間に提供される。又は標準インバ−タ４２と４４はリセット回路１０６に提供される。インバ−タ４２はノードN５に結合された自体入力を有しているしＮＭＯＳトランジスターのゲートに結合されたノードN６と結合された自体出力を有している。インバ−タ４４はノードN６に結合された自体入力とノードN７を経てＰＭＯＳトランジスターのゲートに結合された自体の出力を有している。又は出力信号ＯＵＴはリセット回路１０６で帰還され、遅延回路４６（delay circuit）４６を経て殆んどトランジスター３２と３６のゲートに結合されたノードN３に提供される。
【００２２】
以下、セルフリセットダイナミックスインバ−タロジック回路１００の動作が説明される。
【００２３】
準備段階で、入力信号ＩＮがロジック低レベル（logic low level）である時、ノードN１は端子１０８上の出力信号ＯＵＴがインバ−タ１１６と１１８を高レベルを維持させるためロジック高レベル（logic high level）のＰＭＯＳトランジスター１０を通じてロジック高レベルにチャージされる。低レベル入力信号ＩＮと高レベル出力信号ＯＵＴを通じてリセット回路１０６内のＮＭＯＳトランジスター３４と３６は電流が流れて、ノードN４とN６をロジック低レベル（即ち、接地電圧ＶＳＳの附近）に降下され、ノードN５とN７をロジック高レベル（即ち、接地電圧ＶＤＤの附近）に上昇される。この様に次の論理的動作を準備するためインバ−タロジック回路１０４内のＮＭＯＳトランジスター１６は導電される。
【００２４】
入力信号ＩＮがロジック低レベルからロジック高レベルへ遷移されるとき、ＮＭＯＳトランジスター１４と１６すべての導電が始まるために、この時ノードN１はロジック低レベルからディスチャージされる。この結果で、出力信号ＯＵＴがロジック高レベルでロジック低レベルへに遷移される。このような出力信号ＯＵＴの高レベルから低レベルへの遷移は遅延回路４６を経てノードN１３に帰還されて、この時ＰＭＯＳトランジスター３２が導電されるためにノードN４は高レベルになる。ノードN４とN７でのロジック低レベルとノードN６でのロジック高レベルによってトランジスター１２、２２、及び２８はターンーオンされる反面に、トランジスター１６はターンーオフされる。そしてインバ−タロジック回路１０４はリセット回路１０６によってリセットされる。即ち、ノードN１とロジック出力端子１０８は高レベルで再びプレーチャージされる。このようにロジック回路１００自体はリセット回路１０６を使用してリセットになる。
【００２５】
ＰＭＯＳトランジスター３２がターンーオンされＮＭＯＳトランジスター３６はターンーオフされるために端子１０８上の出力信号ＯＵＴの高レベルから低レベルへの遷移は又は遅延回路４６を経てノードN４に送られる。この時にＮＭＯＳトランジスター３４はラッチ１２２の動作のよってまたオフ状態になるノードN５、N６、及びN７のような状態になる（即ち、N５とN７は低レベルであり、N６は高レベル）反面、入力信号ＩＮは高レベルを持続する。しかし、入力信号ＩＮが低レベルへ遷移されると、ＰＭＯＳトランジスター３４と３６が導電されるノードN５とN７は高レベル、N６は低レベルなるために、この時のノードN４は低レベルになる。このためロジック回路１０４が信号ＩＮの次の入力パルスを準備するためＮＭＯＳトランジスター１６はターンーオンされ、ＰＭＯＳトランジスター２８はターンーオフされる。
【００２６】
上述した回路配置において、インバ−タロジック回路のリセット時間が工程変化するか、あるいは他の環境によって計画より長く遅延されると、図２と３（動作上の誤謬の例を示すタイミング図）に示したように、このように長くなった遅延時間は動作上の誤謬を発する原因になる。図２と３で示したように、第１パルス入力２５０或いは２５０’の次にインバ−タロジック回路１０４がリセットロジック回路１０６によって確実にリセットされ、第２パルス入力２５２（或いは２５２’）がされる準備のため準備段階に入るが、第２パルス入力２５２（或いは２５２’）以後にノードN５は低レベルに維持され、インバ−タロジック回路１０４は第２パルス入力２５２（或いは２５２’）に反応できなくなる自体の出力信号ＯＵＴはこの誤謬によって高レベルに止まる。
【００２７】
したがって、配置は帰還遅延時間（遅延回路４０を通じた出力帰還の２つの周期時間）が長いため高速或いは高性能印加には適合ではないと思われる。回路配置を有するダイナミックスロジック回路が半導体集積回路内で複数の連結端子上に直列に連結されていると、各々の端子出力パルス幅には端子の流れによって少しずつ増加するために集積回路の時間調節が難しい。
【００２８】
以下、本発明による望ましい実施の形態が図４から図１１を通じて詳細に説明される。以下、詳細な説明は本発明を遂行する発明者によって最近もっとも優れた方式の評価モードである。特に具体的な実施の形態の説明はただ例示に過ぎないから本発明の精神を制限するものではない。次の説明で類似する又は同一な参照符号は類似する又は同一の部分を示す。
【００２９】
本発明によるセルフリセットダイナミックスロジック回路に対する第１実施の形態が説明された図４を参考として、図４に示したダイナミックス回路３００はセルフリセットダイナミックスインバ−タロジック回路として入力信号ＩＮを受信するため入力端子３０２、入力信号ＩＮをインバーティングして、出力信号ＯＵＴを提供するためインバ−タロジック回路３０４、インバ−タロジック回路３０４をリセットするためリセット回路３０６、及び出力信号ＯＵＴを出力するため出力端子３０８を含む。
【００３０】
ロジック回路３０４はＰＭＯＳトランジスター５０、ＮＭＯＳトランジスター５２と５４及びインバ−タ４９と一般にトランジスターの大きさより小さいＰＭＯＳ５６で構成されたダイナミックスインバ−タ４９とを含む。トランジスター５０、５２、及び５４は第１電源電圧端子３１０（即ち、より高い電源電圧端子VDD）と第２電源電圧端子３１２（即ち、接地端子のようなより低い電源電圧端子VSS）間で順序によって直列に結合された自体の導電経路（即ち、チャンネル）を有している。トランジスター５０と５２のゲートは互に結合された。トランジスター５４は入力信号ＩＮに印加された自体のゲートを有している。トランジスター５６は第１電源電圧端子３１０とトランジスター５０と５２（即ち、出力端子３０８）のドレーン結合ノードN１０間に結合された自体の電流経路と第２電源電圧端子３１２に結合されたゲートを有している。上述した配列を有するロジック回路３０４は入力信号ＩＮに対する反転動作を遂行するためインバ−タロジック機能する。
【００３１】
リセット回路３０６はスタティックＣＭＯＳインバ−タ７０と１６０、ＰＭＯＳトランジスター６４５とＮＭＯＳトランジスター６６と６８で構成されたダイナミックスインバ−タ１３０、交叉に結合されたスタティックインバ−タ７２と７４で構成されたインバーティングラッチ１４０、例えば連続的に連結された多くにスタティックインバ−タ（図面に未図示）によって形成された遅延回路１５０、等を互いに連結されたNMNDロジックゲート８０と８２で形成されたS（set）-R（reset）ラッチ或いはフリップフロップ１８２で構成されている。トランジスター６４、６６、及び６８の導電経路は第１及び第２電源電圧端子３１０と３１２間で順に結合された。トランジスター６４と６６のゲートは普通出力端子３０８に結合された。入力信号ＩＮはインバ−タ７０を経てトランジスター６８のゲートに印加される。インバーティングラッチ１４０の１つの端子はトランジスター６４と６６のドレーン接合ノードN１２と結合された他の端子は普通遅延回路１５０とインバ−タ１０６の入力端子と結合された。ＮＡＮＤロジックゲート８０の１つの入力、即ち、フリップフロップ１８２のセット入力は遅延回路１５０と結合されたし、他の入力はＮＡＮＤロジックゲート８２の出力に結合された。ＮＡＮＤロジックゲート８２はＮＡＮＤロジックゲート８０の出力に結合された１つの自体入力とインバ−タ１６０の出力に結合された他の自体入力を有している。ＮＡＮＤロジックゲートの出力、即ち、フリップフロップ１８２の負の出力（一般的に記号*Ｑ（図ではＱの文字の上にバーが付されている。以下同じ。）で示す。）はトランジスター５０と５２のゲートと結合された。
【００３２】
以下ではセルフリセットダイナミックスインバ−タロジック回路３００の必須的であり、重要な動作が詳細に説明される。
【００３３】
入力信号ＩＮがロジック低レベルであると、出力端子３０８（或いは出力信号ＯＵＴ）を従い、ＮＭＯＳトランジスター５４はターンーオフされノードN１０はロジック高レベルでＰＭＯＳトランジスター５６によってチャージされる。出力信号ＯＵＴが高レベルになることよって、ＮＭＯＳトランジスター６６と６８はすべてターンーオンになって、ノードN１４とN１６が各々高レベルと低レベルなるためにノードN１２は低レベルになるされる。したがってＳ−Ｒフリップフロップ１８２は自体の高レベル出力をノードN１８に提供される（フリップフロップ１８２の出力は自体入力が変化されないと、変化されない）。ＮＭＯＳトランジスター５２は導電される。そしてダイナミックスインバ−タロジック回路３００は入力信号ＩＮの変化を準備される。
【００３４】
ＮＭＯＳトランジスター５２が導電される間に、入力信号ＩＮがロジック高レベルから低レベルに遷移されるとき、ＮＭＯＳトランジスター５４又はトランジスター５２と共に導電されるためにノードN１０はロジック高レベルでディスチャージされる。したがって各々のＮＭＯＳトランジスター５２と５４がＰＭＯＳトランジスター５６より大きいために出力信号ＯＵＴはロジック高レベルから低レベルに遷移される。
【００３５】
出力信号ＯＵＴの高レベルから低レベルへの遷移は回路３０６をリセットするため帰還されノードN１２がロジック高レベルになるためＰＭＯＳトランジスター６４は電流を有してＮＭＯＳトランジスター６６と６８は電流を有しない。ノードN１２上のロジック高レベルはノードN１６（即ち、Ｓ−Ｒフリップフロップのリセット回路）が高レベルになり、そのときノードN１４上の高レベルセット出力を有するフリップフロップ１８２の出力は変化しないまま高レベルに止まる。遅延回路１５０によって与えられた予定遅延時間（即ち、０.５からで１.５nsec）が過ぎたら、N１４は低レベルになる。このためＮＭＯＳトランジスター５２がターンーオフされＰＭＯＳトランジスター５０がターンーオンになるようにしてノードN１８が低レベルになることによってノードN１０（又は出力端子３０８）を高レベルでリチャージになる。この結果、インバ−タロジック回路３０４するリセット回路３０６をよってリセットされる、即ち、遅延回路１５０の遅延時間が過ぎにことによってダイナミックスインバ−タロジック回路３００は自体的にリセットされる。本発明に対するある程度熟練されたものであれば理解することができるように、出力信号ＯＵＴのパルス幅は与えられた動作周期時間内に遅延回路１５０の遅延時間に会わせることによって調節が可能である。
【００３６】
出力信号ＯＵＴの低レベルから高レベルへの遷移は又は回路３０６をリセットするため帰還されＰＭＯＳ及びＮＭＯＳトランジスター６４と６８が各々ターンーオフとターンーオンになる。この時、１番目に入力信号ＩＮが既に低レベルになった場合、ノードN１２とN１６は低レベルになってノードN１８は高レベルになる。したがってＰＭＯＳ及びＮＭＯＳトランジスター５０と５２は各々ターンーオフとターンーオンになるダイナミックスインバ−タ回路３００が入力信号ＩＮの低レベルから高レベルへの遷移を準備する。２番目に、入力信号ＩＮが高レベル出力信号ＯＵＴと共に高レベルに維持されると、トランジスター６８が電流を有しない場合のようにノードN１２とN１６は低レベルに維持されN１８はインバ−タラッチ１４０によって高レベルに維持される。続いてダイナミックスインバ−タロジック回路３００も入力信号ＩＮの低レベルから高レベルへの遷移を準備させる。そして入力信号のパルス幅とは関係なしでダイナミックスロジック回路３００が準備段階に入ることがよく理解される。
【００３７】
出力信号ＯＵＴの高レベルから低レベルへの遷移は予め設定された出力信号のパルス幅を確実にするため遅延回路１５０を通じてフリップフロップ１８２のリセット出力に遷移される。しかしながら、出力信号ＯＵＴの高レベルから低レベルへの遷移は次の作動の準備のため遅延なしで直ぐ帰還される。回路配置を通じて前記ダイナミックス回路３００は工程及び（或いは）環境の変化によって遅延時間が変化されると、出力信号ＯＵＴの低レベルから高レベルへの遷移にしたがって出力パルスとは無関係なリセット段階に入ってリセット動作を安定されるようにして高速印加時に発生する動作上の誤謬が防止できる。
【００３８】
図５は本発明によるセルフリセットダイナミックスロジック回路の第２実施の形態を示す。図５を参考すると、この実施の形態をあげた回路４００はセルフリセットダイナミックスバッファ回路（ｓｅｌｆ-ｒｅｓｅｔｔｉｎｇ ｄｙｎａｍｉｃ ｂｕｆｆｅｒ ｃｉｒｃｕｉｔ）回路である。スタティックＣＭＯＳインバ−タ５７、遅延回路８３、及びＮＭＯＳトランジスター９０がバッファロジック回路３０４に提供され、スタティックインバ−タ６２がリセット回路３０６に提供された点を除外して回路４００は図４に示したように配置される。図５で、図４に示したような部分は同一参照番号と符号で説明され、二重の説明を避けるだめ関連回路配置に対する説明は省略する。
【００３９】
図５では、大きいＰＭＯＳトランジスター５８と小さいＮＭＯＳトランジスター６０に結合されたインバ−タ５７はノードN１０に結合された自体の入力と出力端子３０８に結合された自体の出力を有している。インバ−タ６２は出力端子３０８に結合された自体の入力を有している。連続的に連結された３つのインバ−タ８４、８６、及び８８で構成された遅延回路８３はノードN１８（或いはトランジスター５２のゲート）と出力端子３０８と第２電源電圧端子（即ち、Vss）３１２間に結合された自体の導電経路を有するトランジスター９０のゲート間に結合された。
【００４０】
図６には図５のロジック回路の選択点にある信号との間の時間関係を示している。セルフリセットダイナミックスバッファロジック回路４００の動作は以下図５乃至図６から説明される。
【００４１】
入力信号ＩＮがロジック低レベルになるとき、ノードN１０はロジック高レベルでチャージされ出力端子３０２はロジック低レベルに維持される。低レベルに維持される出力信号ＯＵＴによって、ノードN１２が低レベルになるようにしてノードN１４とN１６は各々高レベルと低レベルになる。そしてＳ−Ｒフリップフロップ１８２はノードN１８に高レベルの自体出力を提供する。ＮＭＯＳトランジスター９０がターンーオフされる間にＮＭＯＳトランジスター５２は導電される。というわけでセルフダイナミックスバッファロジック回路４００は入力信号ＩＮの変化を準備される。
【００４２】
ＮＭＯＳトランジスター５２は導電される間に入力信号ＩＮがロジック高レベルから低レベルへの遷移されると（参照５５０或いは５５２）、ＮＭＯＳトランジスター５４もトランジスター５２とともに電流を有しているからノードN１０はロジック低レベルからディスチャージされる。そして出力信号ＯＵＴはノードN１０上の電圧水準によってロジック低レベルから高レベルへの遷移される。
【００４３】
出力信号ＯＵＴの低レベルから高レベルへの遷移はリセット回路３０６’に移って、ＮＭＯＳトランジスター６６と６８がターンーオフされ、ノードN１２が高レベルに移る間にＰＭＯＳトランジスター６４は導電される。ノードN１２上のロジック高レベルはノードN１６（即ち、Ｓ−Ｒフリップフロップ１８２のリセット入力）を高レベルに至るようにして、そのときノードN１４上の高レベルセット入力とともにフリップフロップ１８２の出力が変化し続けて高レベルになるようにする。遅延回路の予め設定された遅延時間（例えば、０.５から１.５nsec）が過ぎた後にノードN１４とN１８は低レベルになるようにする。そしてＰＭＯＳトランジスター５０はターンーオンされる。この時にＮＭＯＳトランジスター５２はターンーオフされている。そしてノードN１０は高レベルでリチャージされる。ＮＭＯＳトランジスター５２がターンーオフされる間にＰＭＯＳトランジスター５０がターンーオンされ、ノードN１０は高レベルでリチャージされる。この結果で、バッファロジック回路３０４’はリセット回路３０６’によってリセットされる。即ち、セルフリセットダイナミックスバッファロジック回路４００は遅延回路１５０の遅延時間に流れることによって自体的にリセットされる。出力信号ＯＵＴのパルス幅は与えられた動作周期時間内に遅延回路１５０の遅延時間に合わせて調節できる。
【００４４】
出力信号ＯＵＴの高レベルから低レベルへの遷移は又は回路３０６’のリセットのため帰還されＰＭＯＳとＮＭＯＳトランジスター６４と６８が各々ターンーオンとターンーオフがされる。この時入力信号ＩＮが既に低レベルになったら、ノードN１２とN１６は低レベルになってN１８は高レベルになる。そしてＰＭＯＳとＮＭＯＳトランジスター５０と５２が各々ターンーオフとターンーオンされ、バッファ回路３００が入力信号ＩＮの高レベルから低レベルへの次の遷移を準備させる。入力信号ＩＮが低レベルの出力信号ＯＵＴとともにまた高レベルに止まるとき、トランジスター６８が電流を有しなくともインバーティングラッチ１４０によってノードN１２とN１６は低レベルに止まってノードN１８は高レベルに止まる。この場合に入力信号ＩＮの低レベルから高レベルへの遷移を準備させるためダイナミックスバッファロジック回路４００は又は入力信号ＩＮのパルス幅とは関係なしで準備段階に入られる。
【００４５】
出力信号ＯＵＴの高レベルから低レベルへの遷移は予想された出力信号パルス幅を確実にするため遅延回路１５０を経てフリップフロップ１８２のセット入力に移る。然し、出力信号ＯＵＴの高レベルから低レベルへの遷移は次の動作周期を早く準備させるため遅延なしでフリップフロップ１８２のリセット入力に直ぐ帰還される。この様な回路配置を通じてダイナミックス回路４００は工程及び（或いは）環境の変化によって遅延時間がされると出力信号ＯＵＴの高レベルから低レベルへの遷移に従ってのみ入力パルス幅とは無関係にリセット状態に入る。このため安定されたリセット作用が可能であり、ロジック回路が複数の連結端子に直列に連結された（プロセッサー、メモリのように高速の印加で動作時に発生する誤謬が防止できる。
【００４６】
図７は本発明によるセルフリセットダイナミックス回路ロジック回路の第３の実施の形態を示している。図７を参考すると、この実施の形態のロジック回路６００はセルフリセットダイナミックスバッファ回路として、インバ−タ１６０、Ｓ−Ｒフリップフロップ１８２、及び遅延回路１５０が各々スタティックインバ−タ２４２、ＮＯＲロジックゲート２３８と２４０を構成するＳ−Ｒフリップフロップ１８２、及び例えば奇数で連続的に連結されたインバ−タ（図面に未図示）を構成するインバーティング遅延回路１５０’に代替えたことを除いて図５に示したように配置される。図７では、図５に示したような部分が同一な参照番号で示され、重複された説明を避けるため説明は省略される。
【００４７】
図７に示したように、Ｓ−Ｒフリップフロップ１８２’は遅延回路１５０と結合されたセット入力とラッチ１４０と結合されたリセット入力を有している。インバ−タ２４２の入力はフリップフロップ１８２’（即ち、ＮＯＲゲート２４０の出力）の正の出力（一般的にQで表す）に結合されたし、インバ−タ２４２の出力は共通にトランジスター５０と５２及び遅延回路８２に結合された。
【００４８】
本発明によるセルフリセットダイナミックスロジック回路の４番目の実施の形態はセルフリセットダイナミックスインバ−タロジック回路７００が説明された図８で説明する。セルフリセットロジック回路７００は入力信号ＩＮを受信するため入力端子７０２、入力信号ＩＮを反転させ、出力信号ＯＵＴを提供するためインバ−タロジック回路７０４、及び出力信号ＯＵＴを出力するため出力端子７０８を含む。
【００４９】
ロジック回路７０４はＰＭＯＳトランジスター２００と２０２及びＮＭＯＳトランジスター２０４を構成するダイナミックスインバ−タ２０１と小さいＮＭＯＳトランジスター２０６を含む。トランジスター２００、２０２、及び２０４はより高い電源電圧端子ＶＤＤ７１０と接地端子ＶＳＳと同じ低い電源電圧端子７１２と間で順序に直列に連結され、結合された自体の電流経路を有している。トランジスター２００と２０４は互いに結合された。トランジスター２０２は入力信号ＩＮに印加された自体のゲートを有している。ＮＭＯＳトランジスター２０６はより高い電源電圧端子７１０とトランジスター２０２と２０４（即ち、出力端子７０８）のドレーン接するノードとの間に結合された。又はＮＭＯＳトランジスターゲートはより高い電源電圧端子７１０に結合された。上述したように配置を有するロジック回路７０４は入力信号ＩＮに反対作用を遂行するインバ−タロジックとしての機能を有する。
【００５０】
リセット回路７０６はスタティックＣＭＯＳインバ−タ２１３と２２３、ＰＭＯＳトランジスター２１６と２１８及びＮＭＯＳトランジスター２２０を構成するダイナミックスインバ−タ２１５、交叉結合されたスタティックインバ−タ２２４と２２２を構成するインバーティングラッチ２１７、例えば、奇数で連続的に連結されたスタティックインバ−タ（図面に未図示）によって形成された遅延回路２１９、交叉に結合されたＮＡＮＤロジックゲート２３０と２３２で構成されたＳ−Ｒフリップフロップを含む。トランジスター２１６と２１８、及び２２０の導電経路はより高い電源電圧端子７１０とより低い電源電圧端子間で順序的に結合された。トランジスター２１６と２２０のゲートは共通に出力端子７０８で対をなす。入力信号ＩＮはインバ−タ２１３を経てトランジスター２１８のゲートに提供される。インバーティングラッチ２１７の１つの端子はトランジスター２１８と２２０のドレーン整列ノードN２２と対をなし、その他の端子は普通遅延回路２１９とフリップフロップ２２１のリセット入力と対をなす。フリップフロップ２２１のセット入力は遅延回路２１９と対をなす。フリップフロップ２２１（即ち、ＮＡＮＤffロジックゲート２３２）の出力負の出力*Ｑはインバ−タ２２３を経てトランジスター２００と２０４に結合される。
【００５１】
以下、セルフリセットダイナミックスインバ−タロジック回路７００の動作が説明される。
【００５２】
入力信号ＩＮがロジック高レベルで充分に止まると、ＰＭＯＳトランジスター２０２はターンーオフされ出力端子７０８（或いは出力信号ＯＵＴ）はＮＭＯＳトランジスター２０６を通じてロジック低レベルからチャージされる。出力信号ＯＵＴが低レベルに接近刷ることによってＰＭＯＳトランジスター２１６と２１８はすべてターンーオンされるため、ノードN２２が高レベルになる。そして予め設定された時間間隔（即ち、遅延回路２１９の遅延時間）によって高レベルと低レベルは各々セット入力とＳ−Ｒフリップフロップ２１９はリセット入力に印加される。ＰＭＯＳトランジスター２００がインバ−タ２２３によって駆動されるようにフリップフロップは負の出力を提供する。そしてダイナミックスインバ−タロジック回路７００は入力信号ＩＮの高レベルから低レベルへの遷移が準備される。
【００５３】
ＰＭＯＳトランジスターが導電される間入力信号ＩＮがロジック高レベルでロジック高レベルに遷移されると、トランジスター２０６はＰＭＯＳトランジスター２００或いは２０２より遥かに大きさが小さいために出力端子７０８はそのときチャージされる。
【００５４】
出力信号ＯＵＴの低レベルから高レベルへの遷移はリセット回路７０６で帰還される。ＰＭＯＳトランジスター２１６と２１８がターンーオフされる間にＮＭＯＳトランジスター２２０は導電されるようにノードN２２は低レベルになる。ノードN２２上でロジック低レベルはＳ−Ｒフリップフロップ２２１のリセット入力を高レベルに至るようにして、高レベルのセット入力を有するフリップフロップの出力*Ｑはまた変化なしで高レベルに止まる。遅延回路２１９によって与えられた予め設定された遅延時間（例えば、０．５から１．５nsec）過ぎた後に、低レベルはフリップフロップ２３０のセット入力から印加される。これはフリップフロップ２２１が低レベルの自体出力を提供されるようにして、ＰＭＯＳトランジスター２００とＮＭＯＳトランジスター各々ターンーオフとターンーオンになる。そのため出力端子７０８は低レベルに下降される。この結果で、インバ−タロジック回路７０４はリセット回路７０６によってリセットされる。即ち、ダイナミックスインバ−タロジック回路７００は遅延回路２１９の遅延時間が過ぎることによって自体的にリセットされる。出力信号ＯＵＴのパルス幅は与えられた動作周期時間内に遅延回路１５０の遅延時間を合わせることによって調節できる。
【００５５】
出力信号ＯＵＴの高レベルから低レベルへの遷移が又はリセット回路７０６で帰還されるとＰＭＯＳトランジスター２１６はターンーオンされる。この時に入力信号ＩＮがすでに高レベルになった場合、ノードN２２とフリップフロップ２２１のセット入力は低レベルに至る。そしてＰＭＯＳトランジスター２００とＮＭＯＳトランジスター２０４は各々ターンーオフとターンーオンされる。そしてダイナミックスインバ−タ回路７００は入力信号ＩＮの高レベルから低レベルへの遷移を準備する。これとは異なり低レベルの出力信号ＯＵＴによって入力信号ＩＮは低レベルに止まると、フリップフロップ２２１のセット入力とリセット入力はインバーティングラッチ２１７によって以前状態（即ち、各々低レベルと高レベル）に止まる。そしてフリップフロップ２２１は自体の低レベルの負の出力を提供してＰＭＯＳトランジスター２００とＮＭＯＳトランジスターが各々ターンーオフとンーオンされ、出力信号ＯＵＴの低レベルが安定的状態を維持する。
【００５６】
以上で説明したように、この実施の形態のダイナミックスロジック回路７００は入力信号ＩＮのパルス幅には影響を及ばないことは確実である。出力信号ＯＵＴの低レベルから高レベルへの遷移は予想された出力信号のパルス幅を確実にするため遅延回路２１９を経てフリップフロップ２２１の入力信号に移る。しかし、出力信号ＯＵＴの高レベルから低レベルへの遷移は次の動作周期を早く準備するため遅延なしでフリップフロップ２２１のリセット入力で直ぐ帰還される。
【００５７】
図９を参考すると、本発明によるセルフリセットダイナミックスロジック回路の第５の実施の形態が説明されている。この実施の形態のロジック回路８００は図８に示されたような配列を有するセルフリセットダイナミックスバッファ回路に、スタティックＣＭＯＳインバ−タ２０７と２３４及びトランジスター２３６がバッファロジック回路７０４’及びリセット回路７０６’に附加的に提供されスタティックインバ−タ２１４をリセット回路７０６’に提供されることを除いて図８に示したものと同じ回路配置を有している。図９には、図８にしめした部分と同じ部分には同一な参照番号と記号に説明されている。セルフリセットダイナミックスバッファ回路８００の主要な動作は図８に示した回路の動作を参照すると理解できる。したがってそれに対する説明はここで省略する。
【００５８】
図１０は本発明によるセルフリセットダイナミックスロジック回路の第６の実施の形態を示している。図１０に示したダイナミックスロジック回路９００はセルフリセットダイナミックスＮＡＮＤロジック回路である。セルフリセットダイナミックスＮＡＮＤロジック回路９００は入力信号ＩＮ１、ＩＮ２、及びＩＮ３を各々受信するため入力端子９０２a、９０２b、及び９０２、入力信号ＩＮ１、ＩＮ２、及びＩＮ３に対する論理的ＮＡＮＤ動作を遂行して出力信号ＯＵＴを提供するためＮＡＮＤロジック回路９０４、および出力信号ＯＵＴを出力するため出力端子９０８を含む。
【００５９】
ＮＡＮＤロジック回路９０４はＰＭＯＳトランジスター２と３、ＮＭＯＳトランジスター４、５、６、及び８によって形成される。トランジスター２、４、５、６、及び８の導電経路はより高い電源電圧端子VDD９１０とより低い電源電圧端子VSS９１２との間で順序に結合された。入力信号ＩＮ１、ＩＮ２、及びＩＮ３はＮＭＯＳトランジスター４、５、及び６に各々印加される。普通トランジスターの大きさより小さいＰＭＯＳトランジスター３はより高い電源電圧端子９１０と出力端子９０８（或いは上記トランジスタードレーン接合ノード２と４）間に結合された自体の導電経路を有しているし、そのゲートはより低い電源電圧端子９１２に結合された。リセット回路９０６は対抗するＮＡＮＤロジックゲート９２２と９２４で構成されたＳ−Ｒフリップフロップと例えば、連続的に連結された偶数のインバ−タ（図面に未図示）を構成する遅延回路９３０で形成される。Ｓ−Ｒフリップフロップ９２０は出力端子９０８と対をなする自体のセット力と入力信号ＩＮ１に供給された自体のリセット入力を有している。遅延回路９３０の１つの端子はE９２０の負の出力*Ｑに連結される他の端子は共通にトランジスター２と８のゲートと結合された。
【００６０】
図１１は図１０に示した回路の選択点にある信号との間の時間説明するタイミング図である。セルフリセットダイナミックスロジック回路９００の動作は図１０と図１１で説明される。
【００６１】
全ての入力信号ＩＮ１、ＩＮ２、及びＩＮ３が低レベルからあると、ＮＭＯＳトランジスター４、５、及び６はターンーオフされＳ−Ｒフリップフロップ９２０は高レベルの自体負の出力*Ｑ、（即ち、リセット信号rs０）を発生する。予め設定された遅延時間（約１nsec）を有する遅延回路９３０はリセット信号rs０を遅延させて高レベルの遅延されたリセット信号rs１を発生する。ＰＭＯＳトランジスター２とＮＭＯＳトランジスター８は遅延されたリセット信号rs１に反応して各々ターンーオフとターンーオンされ、出力端子９０８はＰＭＯＳトランジスター３によって高レベルにチャージされる。そしてセルフリセットダイナミックスＮＡＮＤロジック回路９００は入力信号ＩＮ１、ＩＮ２、及びＩＮ３の変化を準備する。
【００６２】
図１１に示したように、全ての入力信号ＩＮ１、ＩＮ２、及びＩＮ３が高レベルになると、ＰＭＯＳトランジスター３より大きいＮＭＯＳトランジスター４、５、６、及び８すべて電流を有しているから出力端子９０８上の出力信号ＯＵＴは低レベルになる。出力端子９０８上の低レベルはフリップフロップ９２０の負の出力*Ｑ或いはリセット信号rs０を低レベルにさせる。遅延回路９３０の与えられた遅延時間が過ぎることによって、リセット信号rs１は低レベルになってトランジスター２と８は各々ターンーオフとターンーオンされる。これは図１１に示したように、入力信号ＩＮ１、ＩＮ２、及びＩＮ３がすべて高レベルに止まってでも出力信号ＯＵＴが高レベルに早くリチャージさせるようにする。即ち、入力信号ＩＮ１、ＩＮ２、及びＩＮ３のパルス幅とは関係なしてＮＡＮＤロジック回路９０４はリセット回路９０６によってリセットされる。出力信号ＯＵＴのパルス幅は遅延回路９３０の遅延時間を会わせることによって調節することができる。
【００６３】
その後に入力信号ＩＮ１が低レベルになると、フリップフロップ９２０が高レベルの自体負の出力*Ｑを発生するためにリセット信号rs１とrs１は高レベルになる。そしてＮＡＮＤロジック回路９０４はＮＭＯＳトランジスター８が電流を有して入力信号ＩＮ１、ＩＮ２、及びＩＮ３の変化を準備する準備段階に入る。
【００６４】
図１０のセルフリセットダイナミックスＮＡＮＤロジック回路９００はメモリ素子のディコーダ回路に使用することができる。図１０で、トランジスター４と５のソースードレーン接合及びトランジスター６と８のソースードレーン接合は短絡回路になり、このような短絡された回路はシングル入力信号ＩＮ１に対するセルフダイナミックスインバ−タロジック回路としての機能することができる。
【００６５】
本発明に対する全ての実施の形態はロジック回路は高速工程、メモリ、或いは複数の連結端子に直列に連結されたその他の集積回路で遂行させることができる。本特許出願明細書の知識事項を再検討した後に、本発明の精神を逸脱しない範囲内で本発明に属する分野で熟練されたものには多様な変形が可能である。
【図面の簡単な説明】
【図１】 セルフリセットダイナミックス回路の例示図。
【図２】 図１に示した回路の動作上のエラーを示すタイミング図。
【図３】 図１に示した回路の動作上のエラーを示すタイミング図。
【図４】 本発明によるセルフリセットダイナミックスロジック回路の第１実施の形態。
【図５】 本発明によるセルフリセットダイナミックスロジック回路の第２実施の形態。
【図６】 図５に示したロジック回路の選択点にての信号間の時間関係を示すタイミング図。
【図７】 本発明によるセルフリセットダイナミックスロジック回路の第３実施の形態。
【図８】 本発明によるセルフリセットダイナミックスロジック回路の第４実施の形態。
【図９】 本発明によるセルフリセットダイナミックスロジック回路の第５実施の形態。
【図１０】 本発明によるセルフリセットダイナミックスロジック回路の第６実施の形態。
【図１１】 図１０に示した回路の選択点で信号間の時間関係を示すタイミング図である。
【符号の説明】
１００、７００：セルフリセットロジック回路
１０４：インバータ回路
１５０：遅延回路
１８２、１８２’：Ｒ−Ｓフリップフロップ回路
２００：ＰＭＯＳトランジスタ
２０１：ダイナミックインバータ
２０６：ＮＭＯＳトランジスタ
２４２：スタティックインバータ
３００、３０１：ダイナミックインバータ
３０４：インバータロジック回路
３０６、７０６：リセット回路
Claims (14)
- １つ或いはそれ以上の入力信号を受信するため１つ或いはその以上の出力信号を供給するための１つ或いはその以上の出力を有するロジック回路と、
各々の前記入力信号のパルス幅とは関係なしで前記出力信号の遷移に応じる前記ロジック回路をリセットするためリセット回路を含むセルフリセットロジック回路とを含み、
前記リセット回路が、前記出力信号を受信して前記出力信号の先頭及び後尾エッジの遷移を次の端子に伝達するための出力帰還回路と、
前記出力帰還の回路に結合された第１端子と第２端子を有する予め設定された遅延時間を遅延する遅延回路と、
前記遅延回路の前記第２端子に結合されたセット入力と、
前記出力帰還回路に結合されたリセット入力と、
及び前記ロジック回路に結合された出力を有するＳ−Ｒフリップフロップとを含むことを特徴とするセルフリセットロジック回路。 - 出力信号のパルス幅が前記遅延回路の予め設定された遅延時間によって決定されることを特徴とする請求項１項に記載のセルフリセットロジック回路。
- 前記Ｓ−ＲフリップフロップがＮＡＮＤロジックゲートによって形成されたことを特徴とする請求項２項に記載のセルフリセットロジック回路。
- 前記Ｓ−ＲフリップフロップがＮＯＲロジックゲートによって形成されたことを特徴とする請求項２項に記載のセルフリセットロジック回路。
- 入力信号を受信するため入力端子と、
出力信号を提供するための出力端子と、
前記入力端子と出力端子との間に結合されたロジック回路と、
前記出力端子と前記ロジック回路との間に結合されたリセット回路とを含み、
前記リセット回路は、
第１電源電圧を供給するため第１電源電圧端子に結合されたソースと、第１ノードに結合されたドレーン及び前記出力端子に結合されたゲートとを有する第１ＰＭＯＳトランジスターと、
ソースと、前記第１ノードとに結合されたドレーン、及び前記出力端子に結合されたゲートを有する第１ＮＭＯＳトランジスターと、
前記第１電源電圧より低い第２電源電圧を提供するため第２電源電圧端子に結合されたソースと、前記第１ＮＭＯＳトランジスターのソースに結合されたドレーン、及びゲートを有する第２ＮＭＯＳトランジスターと、
前記入力端子に結合された入力と前記第２ＮＭＯＳトランジスターのゲートに結合された出力を有する第１インバ−タと、
前記第１ノードに結合された第１端子と第２端子を有するインバーティングラッチと、
前記インバーティングラッチの第２端子に結合された入力と出力を有する第２インバ−タと、
前記インバーティングラッチの第２端子に結合された第１端子と第２端子を有する遅延時間が予め設定された遅延回路と、
前記遅延回路の第２端子に結合されたセット入力、前記第２インバ−タの出力に結合されたリセット入力と、前記ロジック回路に結合された負の出力を有するＳ−Ｒフリップフロップとを含むことを特徴とするセルフリセットロジック回路。 - 前記Ｓ−ＲフリップフロップがＮＡＮＤロジックゲートによって形成されたことを特徴とする請求項５項に記載のセルフリセットロジック回路。
- 前記遅延回路が偶数で連続的に連結されたインバ−タに構成されたことを特徴とする請求項６項に記載のセルフリセットロジック回路。
- 前記ロジック回路がインバ−タロジック回路であることを特徴とする請求項５項に記載のセルフリセットロジック回路。
- 前記ロジック回路がバッファロジック回路であり、前記セットロジック回路が、前記出力端子に結合された入力と、前記第１ＰＭＯＳトランジスターと前記第１ＮＭＯＳトランジスターのゲートに共通に結合された出力を付加的に含むことを特徴とする請求項６項に記載のセルフリセットロジック回路。
- 入力信号を受信するため入力端子と、
出力信号を提供するための出力端子と、
前記入力と出力端子との間に結合されたロジック回路と、
前記出力端子と前記ロジック回路との間に結合されたリセット回路とを含み、前記リセット回路は、
第１電源電圧を提供するため第１電圧端子に結合されたソース、第１ノードに結合されたドレーン、及び前記出力端子に結合されたゲートを有する第１ＰＭＯＳトランジスターと、
ソース、前記第１ノードに結合されたドレーン、及び前記出力端子に結合されたゲートを有する第１ＮＭＯＳトランジスターと、
前記第１電源電圧より低い第２電源電圧を提供するため第２電源電圧端子に結合されたソース、前記第１ＮＭＯＳトランジスターのソースに結合されたドレーン、及びゲートを有する第２ＮＭＯＳトランジスターと、
前記入力端子に結合された入力と前記第２ＮＭＯＳトランジスターのゲートに結合された出力を有する第１インバ−タと、
第１ノードに結合された第１端子と第２端子を有するインバーティングラッチと、
前記インバ−タラッチの第２端子に結合された第１端子と第２端子を有する遅延時間が予め設定された遅延回路と前記遅延回路の第２端子に結合されたセット入力を有するＳ−Ｒフリップフロップを含むことを特徴とするリセットロジック回路。 - 前記遅延回路が奇数で連続的に連結された奇数インバ−タを構成されたことを特徴とする請求項１０項に記載のセルフリセットロジック回路。
- 前記ロジック回路がインバ−タロジック回路であることを特徴とする請求項１０項に記載のセルフリセットロジック回路。
- 前記ロジック回路がバッファロジック回路であり、前記リセットロジック回路が、
前記出力端子に結合された入力と、前記第１ＰＭＯＳトランジスターと前記第１ＮＭＯＳトランジスターのゲートに共通に結合された出力を有するインバ−タを付加的に含むことを特徴とする請求項１０項に記載のセルフリセットロジック回路。 - １つ以上の入力信号を受信するための１つ以上の入力と出力信号を提供するための出力を有するロジック回路をリセットするための方法において、
出力信号の先頭エッジを検出する段階と、
前記出力信号の先頭エッジ検出に応じる第１リセット信号を発生する段階と、
前記第１リセット信号を遅延する段階と、
遅延された前記第１リセット信号に応じる前記ロジック回路をリセットする段階と、
前記出力信号の後尾エッジを検出する段階と、
出力信号の後尾エッジ検出に応じる第２リセット信号を発生する段階と、
前記ロジック回路が次の入力信号を準備する段階を含むことを特徴とするセルフリセットロジック回路のリセット方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081005A KR100272672B1 (ko) | 1997-12-31 | 1997-12-31 | 다이나믹 씨모오스 회로 |
| KR199781005 | 1997-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330948A JPH11330948A (ja) | 1999-11-30 |
| JP3841578B2 true JP3841578B2 (ja) | 2006-11-01 |
Family
ID=19530478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37258998A Expired - Fee Related JP3841578B2 (ja) | 1997-12-31 | 1998-12-28 | セルフリセットダイナミックスロジック回路及びそのリセット方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6275069B1 (ja) |
| EP (1) | EP0928069A3 (ja) |
| JP (1) | JP3841578B2 (ja) |
| KR (1) | KR100272672B1 (ja) |
| TW (1) | TW392107B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6496038B1 (en) * | 2000-06-30 | 2002-12-17 | Intel Corporation | Pulsed circuit topology including a pulsed, domino flip-flop |
| US6531897B1 (en) | 2000-06-30 | 2003-03-11 | Intel Corporation | Global clock self-timed circuit with self-terminating precharge for high frequency applications |
| US6567337B1 (en) | 2000-06-30 | 2003-05-20 | Intel Corporation | Pulsed circuit topology to perform a memory array write operation |
| US6542006B1 (en) | 2000-06-30 | 2003-04-01 | Intel Corporation | Reset first latching mechanism for pulsed circuit topologies |
| US6957371B2 (en) * | 2001-12-04 | 2005-10-18 | Intellitech Corporation | Method and apparatus for embedded built-in self-test (BIST) of electronic circuits and systems |
| JP5025172B2 (ja) * | 2005-09-28 | 2012-09-12 | エスケーハイニックス株式会社 | スルー−レートが制御されたオープン−ループ出力ドライバー |
| US7429884B2 (en) * | 2005-11-18 | 2008-09-30 | Sun Microsystems, Inc. | Pulse-signaling circuits for networks on chip |
| US7830176B2 (en) * | 2006-07-27 | 2010-11-09 | Arm Limited | Controlling signal levels on a signal line within an integrated circuit |
| US20090167395A1 (en) * | 2007-12-31 | 2009-07-02 | Texas Instruments Incorporated | High performance latches |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1139929B (it) * | 1981-02-06 | 1986-09-24 | Rca Corp | Circuito generatore di impulsi utilizzante una sorgente di corrente |
| JPS59151523A (ja) * | 1983-02-14 | 1984-08-30 | Toshiba Corp | 遷移検出回路 |
| US4751407A (en) | 1986-12-19 | 1988-06-14 | Hughes Aircraft Company | Self-timing circuit |
| IT1244205B (it) * | 1990-12-19 | 1994-07-08 | Sgs Thomson Microelectronics | Circuito di generazione di un clock di scansione in un dispositivo di analisi operativa di tipo seriale per circuito integrato |
| JP3467286B2 (ja) * | 1992-05-19 | 2003-11-17 | ヒューレット・パッカード・カンパニー | 論理評価システム |
| US5374894A (en) * | 1992-08-19 | 1994-12-20 | Hyundai Electronics America | Transition detection circuit |
| US5291076A (en) * | 1992-08-31 | 1994-03-01 | Motorola, Inc. | Decoder/comparator and method of operation |
| US5430399A (en) * | 1993-04-19 | 1995-07-04 | Sun Microsystems, Inc. | Reset logic circuit and method |
| US5465060A (en) | 1994-06-10 | 1995-11-07 | International Business Machines Corporation | Fast edge triggered self-resetting CMOS receiver with parallel L1/L2 (Master/Slave) latch |
| US5488319A (en) | 1994-08-18 | 1996-01-30 | International Business Machines Corporation | Latch interface for self-reset logic |
| US5467037A (en) * | 1994-11-21 | 1995-11-14 | International Business Machines Corporation | Reset generation circuit to reset self resetting CMOS circuits |
| US5550490A (en) | 1995-05-25 | 1996-08-27 | International Business Machines Corporation | Single-rail self-resetting logic circuitry |
| US5650733A (en) | 1995-10-24 | 1997-07-22 | International Business Machines Corporation | Dynamic CMOS circuits with noise immunity |
| US5986475A (en) * | 1997-06-26 | 1999-11-16 | Sun Microsystems, Inc. | Apparatus and method for resetting a dynamic logic circuit |
-
1997
- 1997-12-31 KR KR1019970081005A patent/KR100272672B1/ko not_active IP Right Cessation
-
1998
- 1998-10-30 TW TW087118025A patent/TW392107B/zh not_active IP Right Cessation
- 1998-11-18 EP EP98309421A patent/EP0928069A3/en not_active Withdrawn
- 1998-12-28 JP JP37258998A patent/JP3841578B2/ja not_active Expired - Fee Related
- 1998-12-29 US US09/222,497 patent/US6275069B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11330948A (ja) | 1999-11-30 |
| TW392107B (en) | 2000-06-01 |
| KR100272672B1 (ko) | 2000-11-15 |
| US6275069B1 (en) | 2001-08-14 |
| EP0928069A3 (en) | 2000-02-23 |
| KR19990060761A (ko) | 1999-07-26 |
| EP0928069A2 (en) | 1999-07-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060117 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060414 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060627 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060718 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060808 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090818 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100818 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |