KR20000069742A

KR20000069742A - 처음과 마지막 스테이지에는 클록을 그리고 마지막 스테이지에는 래치를 구비한 단일-위상 도미노 시간 빌림 논리

Info

Publication number: KR20000069742A
Application number: KR1019997005848A
Authority: KR
Inventors: 플레쳐토마스디.
Original assignee: 피터 엔. 데트킨; 인텔 코오퍼레이션
Priority date: 1996-12-27
Filing date: 1997-12-17
Publication date: 2000-11-25
Also published as: AU5800698A; JP2001507887A; WO1998029949A1

Abstract

셀프-시간 리셋(752), 제 1 스테이지(712)의 펄스 클록 입력 터미널, 펄스 클록 입력 터미널을 또한 갖는 제 2 스테이지(730)의 셀프-제거 펄스 클록 사전충전 회로, 및 제 2 스테이지의 풀-키퍼(734,736)를 포함하는 도미노 논리 회로 구성은 고주파 디자인에 있어서 클록 지터에 대한 민감도를 감소하고 시간 빌림 능력을 제공한다. 실시예에서, 블록의 제 1 도미노 스테이지(718)의 평가와 블록의 마지막 도미노 스테이지(746)의 셀프-제거 사전충전은 펄스 클록(702)의 상승 에지에 의해 초기화된다. 본 발명에 따른 회로구성에서, 세개의 인버터 지연과 대략 동일한 시간 주기는 다음의 도미노 논리 스테이지에 대한 입력을 턴 오프하도록 제공되고, 따라서 각각의 블록에서 제 1 도미노 논리 스테이지를 평가하기에 충분한 시간을 제공한다.

Description

처음과 마지막 스테이지에는 클록을 그리고 마지막 스테이지에는 래치를 구비한 단일-위상 도미노 시간 빌림 논리{SINGLE-PHASE DOMINO TIME BORROWING LOGIC WITH CLOCKS AT FIRST AND LAST STAGES AND LATCH AT LAST STAGE}

반도체 제조기술의 진보는 회로 디자이너가 단일 다이위에 수많은 트랜지스터를 집적시키는 것을 가능하게 했다. 예를 들면, 현재 집적회로(IC)는 일반적으로 단일의 작은 기판상에 상호 연결된 수백만개의 트랜지스터를 포함한다. 전형적으로 이러한 것은 전계 효과 트랜지스터(FET)이다. 동시에, 컴퓨터 설계, 더 상세하게 프로세서 설계는 사이클 시간을 점점 더 짧게하는 것을 강조하는 방향으로 진행되었다. 반도체 제조와 프로세서 설계의 이러한 진보는 디자이너로 하여금 기본 회로 기능을 구현하는 새로운 방식을 고려하게 만들었다.

더 짧은 사이클 시간을 갖는 IC를 생산하는 것은 전형적으로 이러한 디바이스가 동작하는 클록 주파수의 증가를 요구한다. 클록 주파수의 증가는 더 적은 논리 게이트 지연이 각 클록 사이클내에 승인되는 것을 의미한다. 아래에 설명되는 바와 같이, 논리 디자인 몇개의 스타일은 고속 동작을 이루도록 개발되었다.

스태틱 풀(full) CMOS 논리는 각 n-채널 전계 효과 트랜지스터(NFET)에 대하여 하나의 p-채널 전계 효과 트랜지스터(PFET)를 요구한다. 복잡한 논리 게이트에 대하여, 이것은 PFET OR 구조를 갖는 NFET 스택 또는 PFET 스택을 갖는 NFET OR 구조를 의미한다. 도 1(a)는 스태틱 풀 CMOS 콤플렉스 논리 게이트를 도시한다. 도 1(b)는 도 1(a)의 회로에 의해 구현된 논리 함수를 나타내는 논리 심볼을 도시한다. 이러한 복잡한 논리 게이트 구조의 물리적 레이아웃은 출력 노드와 관계된 실질적 양 접합 영역, 따라서 기생 커패시턴스를 생산한다.

전력 감소, 칩 영역 및 출력 커패시턴스는 도미노 논리 회로의 사용을 통하여 얻어질 수 있다. 도미노 논리는 스태틱 풀 CMOS 콤플렉스 논리 게이트와 관계된 기생 커패시턴스와 레이아웃 문제를 감소시킨다. 해당분야에 능숙한 당업자에게 이해되는 바와 같이, 기생 커패시턴스의 감소는 고속과 저 전력 동작을 가능하게 한다. 스태틱 회로에 비교하여, 도미노 회로는 노드마다 더 높은 활동인자와 더 많은 클록 로딩을 갖기 때문에 전형적으로 고 전력밀도를 갖는다. 스태틱과 도미노 회로를 더 비교하면, 도미노 논리 회로는 전형적으로 노이즈에 더 민감하다.

도미노 논리는 사전충전 출력 노드를 갖는 논리 스테이지에 연결된 몇개의 직렬이 있는 회로 정렬을 언급한다. 도미노 논리 스테이지에 연결된 몇개의 직렬의 집합체는 도미노 블록으로 언급된다. 대안으로, 도미노 블록은 파이프스테이지로 언급되는데, 종종 고속 CMOS 논리 집적회로의 파이프라인 설계를 구현하는데 사용되기 때문이다. 개개의 논리 스테이지의 출력 노드는 제 1 논리 레벨로 사전충전되고, 다음에 출력노드가 제 2 논리 레벨로 스위치될 수 있도록 다양한 입력신호와 구현된 논리함수에 의존하면서 인가된다. 체인의 각 도미노 스테이지가 평가됨에 따라 다음단의 출력은 스위치로 인에이블될 수 있다. 사전충전된 노드가 순서대로 "폴(fall)"하기 때문에, 동작은 폴링 도미노로 유추되고 이로인해 회로정렬의 이러한 유형의 이름이 된다.

많은 회로 구성이 도미노 논리의 일반적인 카테고리내에서 가능하다. 초고속 동작 요구를 만족시키는 유일한 회로 구성이 디자인 엔지니어에 의해 찾아졌다.

도미노 논리의 다양한 진보된 형태가 동작 속도를 증가시키도록 개발되어 왔다. 단일 위상 펄스 도미노는 고속 동작에 유용한 도미노 논리의 한 형태이다. 단일 위상 펄스 도미노 논리는 셀프-리세팅과 범용 리세팅 형태 모두에서 구현될 수 있다. 논리 디자인의 이러한 스타일은 경합 상태에 기인한 기능적 에러에 영향받기 쉽고 따라서 디자인 프로세스동안 경합 상태의 조심스런 관리를 요구한다.

초고속 디자인에 대해서, 단일 위상 펄스 클록 도미노 논리는 두개의 위상 도미노 논리를 대신하여 사용될 수 있다. 이러한 타입의 디자인이 갖는 문제점의 하나는 두개의 위상 도미노에 의존하는 주파수인 많은 조건이 셀프-시간 경합조건이되고 기능을 확인하기 위해 부가적 마진을 갖도록 디자인 되어야 한다는 것이다. 요구되는 것은 클록 지터의 허용오차, 시간-빌림 허용 및 이러한 회로 디자인을 쉽게 그리고 동시에 동작 신뢰성을 증가하도록 고유 경합 마진을 제공하는 것이다.

발명의 개요

본 발명은 클록 지터에서 시간-빌림을 허용하기 위해 충분한 셋업과 홀드시간을 제공하는 고속 단일 위상 도미노 논리 블록으로 동작할 수 있는 회로구성을 제공한다.

실시예에서, 간단하게, 직렬로 연결된 도미노 스테이지는 셀프-시간 리셋, 제 1 스테이지의 펄스 클록 입력 터미널, 펄스 클록 입력 터미널을 갖는 제 2 스테이지의 셀프-제거 펄스 클록 사전충전 회로, 및 블록의 마지막 도미노 스테이지의 풀-키퍼를 포함한다.

본 발명의 태양에서, 상기에 언급된 제 1 및 제 2 스테이지는 각각 도미노 논리 블록의 제 1 및 마지막 도미노 스테이지이다; 대안으로, 상기에 언급된 제 1 및 제 2 스테이지는 각각 도미노 블록의 제 1 및 중간 도미노 스테이지이다.

본 발명은 집적회로에 대한 고주파 회로 디자인에 관한 것이다. 더 상세하게, 본 발명은 도미노 CMOS 논리회로에 관한 것이다.

도 1(a)는 스태틱 풀 CMOS 콤플렉스 논리 게이트의 트랜지스터 레벨 구성을 도시한다.

도 1(b)는 도 1(a)의 회로에 의해 구현된 논리적 기능을 나타내는 논리 심볼을 도시한다.

도 2는 기본 도미노 논리 스테이지의 회로구성을 도시한다.

도 3은 하프(half)의 키퍼를 갖는 도미노 논리 스테이지의 회로구성을 도시한다.

도 4는 풀 키퍼를 갖는 도미노 논리 스테이지의 회로구성을 도시한다.

도 5는 두개의 위상 도미노 논리 체인을 도시한다.

도 6은 도미노 호환 입력, 하프 키퍼 및 리셋 디바이스를 갖는 도미노 논리의 회로구성을 도시한다.

도 7(a)는 제 1 과 마지막 스테이지에 대한 펄스 클록 입력과 본 발명의 마지막 스테이지 제어 메카니즘의 래치를 포함하는 도미노 파이프스테이지를 도시하는 개략도이다.

도 7(b)는 도 7(a)의 회로의 다양한 노드사이에 시간 관계를 나타내는 시간도이다.

도 7(c)는 펄스 확장 인버터의 회로도이다.

본 발명의 도시적 실시예의 상세한 회로구성이 "회로구성"이라고 명명된 섹션으로 아래에 상세히 설명된다. 본 발명의 도시적 실시예의 동작이 "회로동작"이라고 명명된 섹션으로 상세히 설명된다.

용어

여기에 사용된 지연 유닛은 하나의 인버터 지연과 실질적으로 동일한 시간 주기를 언급한다. 이 시간 주기는 또한 유닛 지연으로서 언급될 수 있다.

n-타입 도미노, n-스택 도미노 및 n-채널 평가 통로라는 용어 모두 도미노 스테이지로의 논리적 입력이 도미노 출력 노드로부터 접지로의 통로를 생성하는 NFET를 제어하는 도미노 스테이지를 언급한다. p-타입 도미노, p-스택 도미노 및 p-채널 평가 통로 용어 모두 도미노 스테이지로의 논리적 입력이 출력 노드로부터 정상 전압 공급으로의 통로를 생성하는 PFET를 제어하는 도미노 스테이지를 언급한다. 해당분야에 능숙한 당업자는 도미노 회로 스테이지가 전계 효과 트랜지스터뿐만 아니라 적당한 구성요소로 표현될 수 있다는 것을 이해할 수 있을 것이다.

도미노 스테이지에 관해 여기에서 사용된 평가는 도미노 출력 노드가 액티브 상태로 동작하는 것을 말한다. 이 액티브 상태는 사전충전 상태와는 상이한 레벨이다.

키퍼는 실질적으로 소정의 전압 레벨에 노드를 유지하기 위한 동적 노드에 부가된 회로를 말한다. 전형적으로, 키퍼는 동작에서 주기적으로 높게 사전충전될 노드에 부가된다. 키퍼는 다른 신호 통로에 노드의 커패시티브 커플링에 기인한 전하의 손실뿐만 아니라 다양한 누설 통로에 기인한 전하의 손실을 보상하기 위해 필요한 전하를 공급한다. 하프 키퍼는 동적 노드와 하나의 전압 소스, 예를 들면, 정상 전압 소스, 사이에 스위치할 수 있고, 직접적이며 도전적인 통로를 제공하는 회로이고, 따라서 동적 노드를 하나의 레벨, 예를 들면 하이 레벨,로 유지하기 위해 단지 사용가능하다. 하프-키퍼 회로는 도 3에서 볼수있다. 풀-키퍼는 동적 노드와 두개의 전압 소스, 예를 들면, 정 전압과 접지,사이에 스위치할 수 있고, 직접적이며, 도전적인 통로를 제공하는 회로이며, 따라서 동적 노드를 하이 또는 로우레벨로 유지하기 위해 이용가능하다. 풀-키퍼 회로는 도 4에 도시되어있다.

용어 "게이트"는 문맥에 의존하고 집적회로를 설명할 때 두 가지 방식으로 사용될 수 있다. 여기에서 사용되는 바와 같이, 게이트는 논리 게이트의 문맥에 사용될 때 임의 논리 함수를 구현하는 회로를 말한다. 게이트는 트랜지스터 회로 구성의 문맥에 사용될 때 세개의 터미널 FET의 절연 게이트 터미널을 의미한다. FET가 본 발명의 도시적 실시예를 설명할 목적으로 반도체 기판이 고려될 때 네개의 터미널 디바이스로 도시될 수 있음에도 불구하고, FET는 세개의 터미널 모델인 전통적인 게이트-드레인-소스를 사용하여 설명될 것이다.

잼 래치는 한 쌍의 교차 연결 인버터가 논리 게이트의 출력에 전기적으로 연결된 두개의 노드중의 하나를 갖고 있는 것을 의미한다. 잼 래치는 또한 풀 키퍼로서 언급된다.

레이스 조건은, 클록 에지와 같은 공통 트리거링 이벤트로부터 측정되는 바와 같이, 회로를 통하여 전달되는 신호에 의해 경험되는 지연량에 결과가 의존하는 회로의 동작을 언급한다.

일반적으로 디지털 회로 기술분야에서 리셋은 출력 노드를 논리 로우 또는 제로로 하는 것을 말한다. 그러나, 도미노 논리 스테이지 관점에서, 리셋은 출력 노드를 "비 평가"상태로 하는 것을 말한다. 즉, n-채널 평가 통로를 갖는 도미노 스테이지는 하이 레벨로 리셋할 것이지만, p-채널 평가 통로를 갖는 도미노 스테이지는 로우 레벨로 리셋할 것이다.

셀프-리셋팅 도미노 스테이지는 때때로 원자 리셋 회로를 갖는것을 말한다.대체적으로, 셀프-리셋팅 도미노는 때때로 셀프-제거를 말한다. 이러한 용어 모두는 출력 노드가 평가할 때, 도미노 스테이지 출력 노드의 사전충전을 초기화하는 회로를 갖는 도미노 스테이지를 언급한다.

단일 위상은 도미노 출력 노드를 사전충전하기 위해 클록 사이클의 시간을 주지 않는 것과 같은 도미노 논리 회로 블록의 동작을 언급한다. 환언하면, 도미노 블록을 통해서 리플이 평가되는 바와 같이, 출력을 통과하는 스테이지는 리셋될 것이다. 이것은 클록 사이클의 부분이 실질적으로 동시에 모든 도미노 스테이지를 리셋팅하도록 지정되는 두개의 위상 도미노 논리 회로 블록의 동작에 대비된다.

직렬 연결된 문맥에서, 시간 빌림 도미노 논리 파이프스테이지는 늦게 도착하는 데이터가 래치 경계를 통하여 전달되도록 하는 프로세스를 언급한다.

지퍼 도미노는 직렬로 연결된 복수의 도미노 스테이지를 갖는 회로 구성을 언급하고, 여기에서 도미노 스테이지는 대안적으로 n-채널 평가 통로 스테이지와 p-채널 평가 통로 스테이지이다.

도미노 논리 스킴에서, 단일 위상 또는 두개의 위상, 클록 사이클내의 도미노 게이트 동작은 네개의 모드로 분할될 수 있다. 이러한 모드는 평가, 갭1, 리셋 및 갭2로서 언급된다. 평가는 평가 스택이 턴 온하는 주기 시간을 언급한다. 갭1은 평가 스택이 턴 오프하고 리셋 디바이스가 턴 온하는 사이의 주기 시간을 언급한다. 리셋은 리셋 디바이스가 턴 온하는 주기 시간을 언급한다. 갭2는 리셋 디바이스가 턴 오프하고 평가 스택이 턴 온하는 사이의 주기 시간을 언급한다.

기본 도미노 회로

도 2-4는 기본 도미노 논리 스테이지를 도시하고, 도 5는 도미노 논리 체인을 도시한다.

도 2는 종래의 도미노 논리의 2-입력 NAND 게이트(210)의 구현을 도시한다. NAND 게이트(210)는 출력 노드(218)와 접지 사이에 직렬로(즉, n-스택) 연결된 NFET(211-213)과 전압 공급과 출력노드(218)사이에 연결된 PFET(214)를 포함한다. PFET(214)의 게이트는 NFET(211)의 게이트에 연결되어 있고 두 게이트 입력 클록 신호(CLK)를 수신한다. 데이터 입력(B와 A)은 NFET(212와 213)에 각각 연결되어 있다. 동작에서, 사전충전 위상과 평가 위상인 두개의 위상이 있다. 이 두개의 위상에 대해서 대체적인 용어는 각각 사전충전 주기와 평가주기이다. 사전충전 위상에서, 출력노드(218)는 NFET(211)가 오프이기 때문에 CLK가 로우일때 하이 레벨로 충전되고, 따라서 출력 노드(218)로부터 접지로 도전 통로가 없다. 적당한 동작에 대해서, 신호(A와B)는 하이가 되는 CLK에 앞서 안정되는 것이 예기된다. 평가 위상에서, CLK는 하이가 되고 따라서 PFET(214)는 턴 오프되고 NFET(211)는 턴 온된다. NFET(211)이 턴 온하면서, 두신호(A와B) 모두 하이라면 출력 노드(218)로부터 접지로의 전도 통로가 있게될 것이다. 즉, NAND 입력이 하이라면, 출력은 평가 위상동안 로우가 될 것이고, 반대라면 출력은 여전히 하이로 남아 있을 것이다. 출력 노드(218)가 평가 위상동안 n-스택을 통하여 방전하지 않았을 때, 출력노드(218)은 "부동" 하이이고 그것의 전압은 다른 신호를 커플링하는 커패시티브와 누설 전류를 통한 전하 손실 또는 이득에 기인한 변화에 종속될 것이다.

도 3은 하프 키퍼를 포함하는 도미노 논리의 2-입력 NAND 게이트(310)의 구현을 도시한다. 하프 키퍼는 도 2의 NAND 게이트(210)에 연결하여 상기에 설명된 문제를 극복하고, 출력 노드는 플로팅동안 전하 손실/이득에 종속된다. 이것은 클록 주파수가 감소되게 하고 도미노 논리 스테이지의 출력 노드에서 하이 레벨을 유지하는 동안 클록이 멈추게 한다. NAND 게이트(310)는 출력 노드(318)와 접지사이에 직렬로 연결된 NFET(311-313)와, 전압 공급(Vcc)과 출력 노드(318)사이에 병렬로 연결된 한 쌍의 PFET(314-315)를 포함한다. PFET(314)의 게이트는 NFET(311)의 게이트에 연결되고 모두 입력 클록 신호(CLK)를 수신한다. 데이터 입력(B와A)은 NFET(312와313)의 게이트에 각각 연결되어 있다. PFET(315)에 연결된 인버터(317)는 하프-키퍼 기능을 구현한다. 인버터(317)는 출력노드(318)에 연결된 입력과 PFET(315)의 게이트에 연결된 출력을 갖는다. 동작에서, 클록신호(CLK)가 상승할 때 PFET(314)는 턴 오프하지만, 입력(A또는B)중의 어느 하나가 여전히 로우로 있다면, 출력노드(318)는 누설 또는 용량성 연결 잡음을 극복하기 위해서 필요한 전류를 제공하는 PFET(315)와 함께 여전히 하이로 있다.

도 4는 풀 키퍼를 포함한 도미노 논리의 2-입력 NAND 게이트(410)의 구현을 도시한다. 도 3의 NAND 게이트(310)의 하프 키퍼가 도미노 논리 스테이지의 출력 노드에 하이 레벨을 유지하는 반면에, 풀 키퍼는 하이 레벨 또는 로우 레벨을 유지하도록, 또는 강화하도록 동작한다. NAND 게이트(410)는 출력노드(427)와 접지 사이에 직렬로 연결된 NFET(421-423)와, 전원 공급(Vcc)과 출력노드(427)사이에 연결된 PFET(424)를 포함한다. PFET(424)의 게이트는 NFET(421)의 게이트에 연결되어 있고 모두 입력 클록 신호(CLK)를 수신한다. 데이터 입력(B와A)는 NFET(422와423)에 각각 연결되어 있다. 인버터(425와426)의 교차-연결쌍은 풀 키퍼를 형성한다. 인버터(426)는 인버터(425)의 입력에 연결된 출력과, 출력노드(427)에 연결된 입력을 갖는다. 인버터(425)는 출력노드(427)에 연결된 출력을 갖는다.

도 5에서 볼 수 있듯이, 두개의 위상 클록킹을 사용하는 종래의 도미노 회로는 하나의 클록 위상을 사전충전하고 이어지는 클록 위상을 평가하도록 구성된 NFET 블록이 AND된 클록을 갖는다. 인버터는 전형적으로 사전충전동안 다음 스테잊로의 입력이 로우로 되도록 도미노 스테이지를 분리한다. 평가위상동안 사전충전된 노드는 로우로 전이할 수 있고 신호는 논리를 통하여 강하하는 도미노같이 리플할 것이다. 이것은 각 블록에 대한 입력이 래치 또는 도미노 논리의 진행하는 스테이지에서 발생하는 것을 가능하게 한다. 하프 키퍼는 전형적으로 도미노 논리 스테이지의 사전충전된 출력노드에서 하이 레벨을 홀드하기 위해 사용된다.

여전히 도 5를 참조하면, 도미노에 대한 입력은 평가 위상이 시작되고 사전충전 위상동안 오픈할때 래치된다. 데이터는 다음 클록 에지전에 사전충전 위상의 끝에 의해 셋업된다.

회로구성

도 6은 본 발명의 도시적 실시예에서 파이프스테이지를 형성하기 위해 사용되는 도미노 논리 스테이지(600)를 도시한다. 해당분야에 능숙한 당업자에 의해 이해될 수 있듯이, 다양한 논리 함수는 도미노 출력(618)과 접지사이에 연결된 NFET를 다양하게 구성함으로써 구현될 수 있다. 도 6에 도시된 예에서, 두개의 평행한, 두개의 하이 AND 스택이 사용된다. 제 1 AND 스택은 도 6에 도시되는 바와 같이 도미노 출력(618)과 접지사이에 직렬로 NFET(602,604)를 연결함으로써 만들어진다. 제 2 AND 스택은 도 6에 도시되는 바와 같이 도미노 출력(618)과 접지사이에 직렬로 NFET(606,608)를 연결함으로써 만들어진다. 두개의 PFET(614,616)는 전원 공급과 도미노 출력사이에 병렬로 연결되어 있다. PFET(616)은 리셋 디바이스이고, 도미노 출력(618)을 로우 레벨로부터 하이 레벨로 리턴하기 위해 필요한 전하를 공급한다. PFET(616)는 리셋 신호에 연결된 게이트(612)를 갖는다. 본 발명의 실시예에서 적어도 도미노 스테이지중의 하나는 셀프-리세팅 회로를 구현하고, 적어도 하나의 도미노 스테이지는 셀프-테일러 클록 리셋을 구현한다. 도미노 논리 스테이지(600)의 하프 키퍼 함수는 인버터(610)를 포함한다. 인버터(610)의 입력은 도미노 출력(618)에 연결되어 있다. 인버터(610)의 출력은 PFET(614)의 게이트에 연결되어 있다. PFET(614)와 함께 인버터(610)는 하프 키퍼 함수를 구현한다.

도미노 출력(618)이 하이일때, 인버터(610)의 출력은 로우로 가고, PFET(614)의 게이트상의 로우는 전원 공급과 도미노 출력(618)사이에 도전 통로가 존재하도록 PFET(614)를 턴 온한다. 이러한 방식으로, 하이레벨은 하프-키퍼에 의해 도미노 출력(618)에서 유지된다. 도미노 출력(618)이 로우를 평가할때, 인버터의 출력(610)은 하이로 되고, 계속해서 PFET(614)는 턴 오프한다.

PFET(616)의 게이트(612)가 하이레벨에 있을때, PFET(616)은 턴 오프하고 도전 통로가 전원 공급과 도미노 출력(618)사이에 존재하지 않는다. PFET(616)의 게이트(612)가 로우 레벨에 있을때, PFET(616)은 턴 온하고 도전 통로가 전원 공급과 도미노 출력(618)사이에 존재한다. 이러한 방식으로, 도미노 출력(618)은 하이 레벨로 리셋된다. 도미노 출력(618)이 하이 레벨로 리턴됨에 따라, 인버터의 출력(610)은 로우로 되고, 계속해서 PFET(614)는 턴 온한다. 전형적으로 PFET(614,616)은 PFET(614)가 PFET(616)보다 더 큰 온-저항을 갖도록 크기를 만든다.

도 7(a)의 도시적 예에서, 본 발명을 포함하는 파이프스테이지(700)가 설명된다. 도 7(a)의 스태틱 논리 스테이지와 도미노 스테이지를 보여주는 논리함수는 도시적 목적이고, 해당분야에 능숙한 당업자는 어떤 논리 함수가 각각의 스테이지에 대해서 선택될 수 있다는 것을 이해할 것이다.

도 7(a)에 도시된 대로, 파이프스테이지(또한 도미노블록으로 불려짐)(700)는 스태틱 인버팅 논리 게이트를 통하여 각각 직렬로 연결된 세개의 도미노 스테이지를 갖는다. 노드(702)는 논-인버팅 버퍼(704)의 입력에 연결되고 AND 게이트(710)의 하나의 입력에 연결된다. AND 게이트(710)는 파이프스테이지의 제 1 도미노 스테이지의 논리컬 함수 입력 터미널에 연결되어 있다. 이러한 경우에, 논리적 입력 함수 터미널은 NFET(714)의 게이트이다.

제 1 과 제 2 도미노 스테이지 각각은 셀프-리세팅 회로를 포함한다. 파이프스테이지(700)의 제 1 도미노 스테이지에서 셀프-리셋팅 함수는 인버터(720), 인버터(722), PFET(724) 및 PFET(726)에 의해 이루어진다. 인버터(720)는 제 1 도미노 스테이지 출력(718)에 연결된 입력, 인버터(722)의 입력과 PFET(724)의 게이트에 연결된 출력이 있다. PFET(724)는 Vcc와 출력 노드(718)사이에 스위치할 수 있는 도전 통로를 형성하기 위하여 Vcc와 출력 노드(718)사이에 연결된다. 인버터(722)는 PFET(726)의 게이트에 연결된 출력을 갖는다. PFET(726)은 Vcc와 출력노드(718)사이에 스위치할 수 있는 도전 통로를 형성하기 위하여 Vcc와 출력 노드(718)사이에 연결되어 있다. 유사하게, 파이프스테이지(700)의 제 2 도미노 스테이지에서, 셀프-리셋팅 함수는 인버터(734), 인버터(736), PFET(738) 및 PFET(740)에 의해 이루어질 수 있다. 인버터(734)는 제 2 도미노 스테이지 출력(732)에 연결된 입력과, 인버터(736)의 입력과 PFET(738)의 게이트에 연결된 출력을 갖고있다. PFET(738)는 Vcc와 출력노드(732)사이에 스위치할 수 있는 도전 통로를 형성하기 위하여 Vcc와 출력노드(732)사이에 연결되어 있다. 인버터(736)는 PFET(740)의 게이트에 연결된 출력을 갖고있다. PFET(740)는 Vcc와 출력노드(732)사이에 스위치할 수 있는 도전 통로를 형성하기 위하여 Vcc와 출력노드(732)사이에 연결되어 있다.

파이프스테이지(700)의 마지막 도미노 스테이지는 잼 래치와 데이터 의존 클롤 리셋 회로를 포함한다. 더 상세하게, 한 쌍의 교차-연결 인버터(748,750)는 마지막 도미노 스테이지 출력 노드(746)에 연결된 교차 연결 인버터(748,750)의 한 쪽과 NAND 게이트(752)의 입력에 연결된 교차 연결 인버터(748,750)의 다른쪽에 잼 래치를 형성한다. NAND 게이트(752)의 출력은 PFET(754)의 게이트에 연결되어 있다. PFET(754)는 사전충전 출력 노드(746)에 대해서 Vcc와 출력노드(746)사이에 스위치할 수 있는 도전 통로를 형성하기 위하여 Vcc와 출력노드(746)사이에 연결되어 있다.

도 7(a)에 도시된 본 발명의 도시적 실시예에서, 제 1 도미노 스테이지 출력 노드(718)는 출력을 갖는 AND 게이트(728)에 연결되어 있다. AND 게이트(728)의 출력은 노드(730)를 형성하기 위하여 제 2 직렬 연결 도미노 스테이지의 논리적 함수 입력 터미널, 즉, NFET(731)의 게이트,에 연결되어 있다. 제 2 도미노 스테이지의 출력 노드(732)는 출력을 갖는 AND 게이트(742)에 연결되어 있다. AND 게이트(742)의 출력은 노드(744)를 형성하기 위하여 제 3 직렬 연결 도미노 스테이지의 논리적 함수 입력 터미널, 즉, NFET(745)의 게이트,에 연결되어 있다. 제 3 도미노 스테이지의 출력 노드(746)는 인버터(756)의 입력에 연결되어 있다.

바람직한 실시예에서, 인버터(756)는 펄스 확장 인버터로써 구현된다. 펄스 확장 인버터에 대한 회로도는 도 7(c)에 도시된다.

회로 동작

본 발명의 도시적 실시예의 동작은 도 7(a)와 7(b)를 참조하여 설명된다. 이러한 도시적 설명에서, 파이프스테이지(700)에 제공된 초기 펄스의 펄스 폭, 즉, 도 7(a)에 도시된 노드(702)에 인가된 펄스 클록 신호,은 대략 3 지연 유닛과 동일하고, 다양한 도미노 호환 논리적 입력은 도미노 체인이 평가하기에 적당한 상태에 있다고 가정된다. 일반적으로, 본 발명을 포함하는 회로구성은 파이프스테이지내의 하나의 도미노 스테이지가 동일한 파이프스테이지내에 또 다른 도미노 스테이지가 리셋팅하는 동안 평가되고, 평가와 리셋 모두 공통 타이밍 신호의 표명에 근거하여 초기화되고, 동일한 파이프스테이지내에 마지막으로 직렬로 연결된 도미노 스테이지는 출력을 평행하게 전송하는 출력을 래치한다.

도 7(a)에 도시된 도미노 논리 블록에 의해 구현된 논리적 함수의 평가는 노드(702)에 클록 펄스의 응용과 함께 시작한다. 이러한 공통점으로부터, 클록 펄스는 버퍼(704)에 의해 버퍼링된다. 동시에, 클록 펄스는 AND 게이트(710)의 입력 터미널에 인가된다. 버퍼(704)의 출력 NAND 게이트(752)의 입력 터미널을 포함하는 노드(706)에 인가된다. AND 게이트(710)의 출력은 도미노 논리 블록의 제 1 도미노 스테이지의 논리적 함수 입력 터미널에 연결된다. 설명의 목적으로, 도미노 블록이 평가하기에 필요한 모든 논리적 신호는 적당한 상태에 있다고 가정될 것이다. 예를 들면, AND 게이트(710)와 NFET(716) 모두에 연결된 입력 신호는 도미노 평가 시퀀스를 시작하기 위하여 액티브(즉, 하이)될 필요가 있다는 것을 알 수 있을 것이다. 사실상, 입력 신호(708)과 NFET(716)에의 입력은 사전충전된 출력 노드(718)를 풀 다운하기 위해 NFET(714,716)의 게이트에서 충분한 펄스 오버랩이 있도록 액티브될 필요가 있다. 이러한 오버랩은 때때로 펄스 교차(intersection) 또는 펄스 합체(coalescence)로써 언급된다. 일단 출력 노드(718)가 로우로 가면, 이러한 도미노 스테이지의 셀프-시간 리셋 회로는 다시 하이 레벨로 출력을 사전충전하는 프로세스를 시작한다.

도 7(b)에서 보듯이, 출력 노드(718)가 로우로 가면, NAND 게이트(728)의 출력은 하이로 간다. 이러한 하이로 가는 신호는 NFET(731)의 게이트를 포함하는 노드(730)에 인가된다. NFET(731)를 도전하게 함으로써(즉, "턴 온"), 출력 노드(732)는 접지에 연결되고 따라서 로우가 된다. 로우로 가는 노드(732)는 노드(744)를 하이로 가게한다. 상기에 설명된 다른 도미노 스테이지와 함께, NFET(745)의 게이트에서의 하이는 이러한 도미노 스테이지의 출력 노드(746)를 로우로 가게, 즉 "평가"한다.

도시적 실시예에서, 이러한 도미노 블록에서 다른 도미노 스테이지와 다른, 직렬로 연결된 도미노 스테이지의 마지막은 셀프-시간 리셋을 사용하지 않는다. 이러한 도미노 스테이지의 리셋은 출력 노드(746) 한쪽과 2-입력 NAND(752)의 제 1 입력 터미널의 다른쪽에 연결된 잼 래치를 포함한다. NAND(752)의 제 2 입력 터미널은 버퍼(704)의 출력에 연결되어 있다. 동작에서, 잼 래치의 문맥은 출력 노드(746)의 상태를 따른다. 마지막 스테이지가 평가하고 출력 노드가 로우인 후에, 출력 노드의 리셋은 버퍼링된 클록 펄스가 NAND(752)에 도착할 때까지 시작하지 않는다. 다음에 NAND(752)의 출력은 p-채널 사전충전 디바이스(754)를 턴 온하는 로우로 간다. p-채널 디바이스(754)는 출력 노드(746)를 하이 레벨로 되게 하기 위하여 전류를 전도한다. 출력 노드(746)가 하이일때, 인버터(748)의 출력은 로우로 가고, NAND(752)의 출력을 교대로 하이로 하게하며, 계속해서 p-채널 디바이스(754)는 턴 오프한다.

결론

본 발명은 클록 지터에서 시간-빌림을 가능하게 하는데 필요한 홀드 시간과 셋-업을 제공하는 고속 단일 위상 도미노 논리 블록으로써 동작하는 회로 구성을 제공한다. 본 발명을 포함하는 도미노 논리 회로 구성은 고주파 디자인에서 클록 지터에 민감도를 감소하고 시간 빌림 능력을 제공한다. 이러한 실시예는 전형적으로 셀프-시간 리셋, 제 1 스테이지의 펄스 클록 입력, 제 2 스테이지의 셀프-제거 펄스 클록 사전충전 회로를 포함하고, 또한 제 1 스테이지와 블록의 마지막 도미노 스테이지에서 풀-키퍼로써 동일한 펄스 클록을 수신한다.

본 발명에 따른 실시예는, 전형적으로 블록의 제 1 시퀀셜 도미노 스테이지의 평가와 블록의 제 2 도미노 스테이지의 셀프-제거 사전충전이 펄스 클록의 상승 에지에 의해 초기화되도록 동작한다. 세개의 인버터 지연과 대략적으로 동일한 시간 주기는 다음의 도미노 논리 스테이지에 입력을 턴 오프하기 위해 제공되고, 따라서 각 블록의 제 1 도미노 논리 스테이지를 평가하기 위래 충분한 시간을 제공한다. 네개의 인버터 지연과 동일한 시간 주기는 각 블록의 마지막 도미노 논리 스테이지에 도달하기 위해 평가와 사전충전 모두 턴-오프하는 클록 에지로부터 제공된다. 블록의 마지막 도미노 스테이지의 풀 키퍼는 펄스 클록이 정지하는 경우에 데이터를 홀드하도록 동작한다.

해당분야에 능숙한 당업자는 도미노 스테이지에 의해 구현된 논리적 함수를 변화 또는 유사한 시간 특성을 갖는 개별 신호를 구비한 셀프-제거 리셋 회로와 제 1 스테이지에서 보여지는 공통 시간 신호를 대체하는 것과 같은 변화가 개시된 발명과 분리되지 않는다는 것을 이해할 수 있을 것이다.

본 발명의 특성을 설명하기 위하여 도시되고 설명된 단계와 부분의 정렬, 물질, 설명에서의 다양한 다른 변화가 추가되는 청구항에 표현되는 바와 같이 본 발명의 사상과 원리를 벗어나지 않고 해당분야에 능숙한 당업자에게는 가능하다는 것을 이해할 수 있을 것이다.

Claims

직렬로 연결된 복수의 도미노 스테이지를 포함하며,

상기 복수의 도미노 스테이지중의 각각의 하나는 적어도 하나의 논리 기능 입력 터미널을 가지고 있으며,

상기 복수의 도미노 스테이지중의 적어도 하나는 리셋 기능 입력 터미널을 가지고 있으며, 및

제 1 도미노 스테이지의 적어도 하나의 리셋 기능 입력 터미널이 제 2 도미노 스테이지의 적어도 하나의 논리 기능 입력 터미널에 연결된 것을 특징으로 하는 도미노 회로.
제 1 항에 있어서, 상기 복수의 도미노 스테이지중 적어도 하나는 셀프-리셋팅인 것을 특징으로 하는 회로.
제 1 항에 있어서, 상기 복수의 도미노 스테이지는 스태틱 논리 게이트를 경유하여 연결된 것을 특징으로 하는 회로.
제 1 항에 있어서, 상기 복수의 도미노 스테이지는 n-타입 도미노 스테이지를 포함하는 것을 특징으로 하는 회로.
제 4 항에 있어서, 상기 n-타입 도미노 스테이지는 p-타입 도미노 스테이지를 경유하여 연결된 것을 특징으로 하는 회로.
제 1 항에 있어서, 상기 복수의 도미노 스테이지중 제 2의 스테이지는 직렬의 마지막 도미노 스테이지인 것을 특징으로 하는 회로.
제 1 항에 있어서, 상기 복수의 도미노 스테이지중 제 2의 스테이지는 직렬의 처음과 마지막 도미노 스테이지의 중간에 있는 것을 특징으로 하는 회로.
출력 터미널을 갖는 제 1 신호 소스;

출력 터미널을 갖는 제 2 신호 소스; 및

직렬로 연결된 복수의 도미노 스테이지;를 포함하며,

상기 복수의 도미노 스테이지중 각각의 스테이지는 적어도 하나의 논리 기능 입력 터미널을 갖고 있으며,

상기 복수의 도미노 스테이지중 적어도 하나는 리셋 기능 입력 터미널을 갖고 있으며,

상기 제 1 신호 소스 출력 터미널은 상기 복수의 도미노 회로 스테이지중 제 1의 하나의 논리 기능 입력 터미널에 연결되고, 상기 제 2 신호 소스는 상기 복수의 도미노 회로 스테이지중 제 2의 하나의 리셋 입력 터미널에 연결된 것을 특징으로 하는 도미노 회로.
제 8 항에 있어서, 상기 복수의 도미노 스테이지중 적어도 하나는 셀프-리셋팅인 것을 특징으로 하는 회로.
제 8 항에 있어서, 상기 복수의 도미노 스테이지는 스태틱 논리 게이트를 경유하여 연결된 것을 특징으로 하는 회로.
제 10 항에 있어서, 상기 복수의 도미노 스테이지는 n-타입 도미노 스테이지를 포함하는 것을 특징으로 하는 회로.
제 11 항에 있어서, 상기 n-타입 도미노 스테이지는 p-타입 도미노 스테이지를 경유하여 연결된 것을 특징으로 하는 회로.
제 8 항에 있어서, 상기 복수의 도미노 스테이지중 제 2 의 스테이지는 직렬의 마지막 도미노 스테이지인 것을 특징으로 하는 회로.
제 8 항에 있어서, 상기 복수의 도미노 스테이지중의 제 2의 스테이지는 직렬의 처음과 마지막 도미노 스테이지의 중간에 있는 것을 특징으로 하는 회로.
제 8 항에 있어서, 상기 제 1 신호 소스와 제 2 신호 소스는 실질적으로 동시에 액티브-고잉 에지를 갖는 신호를 각각의 출력 터미널에 발생하도록 각각 동작하는 것을 특징으로 하는 회로.
직렬로 연결된 복수의 도미노 스테이지를 갖는 도미노 회로를 동작하는 방법에 있어서,

a) 제 1 신호와 제 2 신호를 발생하는 단계;

b) 상기 제 1 신호를 적어도 하나의 도미노 스테이지의 기능적인 입력 터미널에 인가하는 단계; 및

c) 상기 제 2 신호를 제 2 도미노 스테이지의 리셋 입력 터미널에 인가하는 단계를 포함하며,

상기 복수의 도미노 스테이지중 각각의 하나는 적어도 하나의 논리 기능 입력 터미널을 갖고 있으며, 복수의 도미노 스테이지의 적어도 하나는 리셋 기능 입력 터미널을 갖는 것을 특징으로 하는 방법.
제 16 항에 있어서, 상기 제 1 신호와 제 2 신호는 실질적으로 동시에 발생하는 펄스이며; 단계(b)의 기능적 입력 터미널은 복수의 도미노 스테이지에 연결된 직렬의 제 1 도미노 스테이지에 있고, 단계(c)의 리셋 입력 터미널은 복수의 도미노 스테이지에 연결된 직렬의 마지막 도미노 스테이지에 있는 것을 특징으로 하는 방법.
도미노 논리 블록을 동작하는 방법에 있어서,

a) 파이프스테이지의 제 1 도미노 스테이지를 리셋팅하는 단계; 및

b) 실질적으로 동시에, 도미노 블록의 제 2 도미노 스테이지를 평가하는 단계;를 포함하는 것을 특징으로 하는 방법.
제 18 항에 있어서, 상기 제 1 도미노 스테이지는 상기 도미노 블록의 제 1 도미노 스테이지이고, 상기 제 2 도미노 스테이지는 상기 도미노 블록의 마지막 스테이지인 것을 특징으로 하는 방법.
제 18 항에 있어서, 상기 제 2 도미노 스테이지를 셀프-리셋팅하는 단계를 더 포함하는 것을 특징으로 하는 방법.