JPH01501749A - 自己タイミング回路 - Google Patents

Abstract

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Description

【発明の詳細な説明】 自己タイミング回路 発明の背景 ここに開示された本発明は一般にタイミング回路に関するものであり、特に疑似 ＣＭＯ８論理回路として知られているＭＯ８回路のための自己タイミングクロッ ク回路に関するものである。

標準または典型的ＣＭＯ８論理回路はゲート８力について相補対称であることを 特徴とし、一般に各ｎチャンネルトランジスタのための１つのｐチャンネルトラ ンジスタを含むＣＭＯ５論理回路の重要な利点は電力消費が低いことである。

しかしながら、標準ＣＭＯ８論理回路の既知の欠点は設計（レイアウト）の複雑 さと、ｐチャンネルトランジスタにより広い面積が必要とされることである。更 に標準ＣＭＯ５論理回路の設計は各並列トランジスタのため相補型の直列トラン ジスタを必要とし、それはより遅い特性を結果として生じる。

低電力消費を維持しながら間標準ＣＭＯ８論理回路の欠点を避ける論理回路を開 発することに努力が注がれた。例えば、また疑似ＣＭＯＳとして知られている“ ドミノＣＭＯ８”は主としてｎチャンネルトランジスタを用い、設計の複雑さを 減少し、ゲート面積を減少し、より高速な特性を達成する。

疑似ＣＭＯＳの議論については、文献（“ＣＭＯ５を具備する高速小型回路”　 、Ｋｒａｉｂｅｅｋ等、Ｉ　ＥＥＥ　Ｊｏｕｒｎａｌ　ｏｆ６１４−６１９ペー ジ、１９８２年６月：および“ＣＭＯ５設計様式の概説”　＊　Ｖｏｌ、５、Ｎ ００９．８８−９６’＜−’）、１９８４年９月）を参照されたい。

しかしながら、疑似ＣＭＯＳは、（ａ）論理ゲートの出力が高レベル状態ヘブリ チャージされその間論理ゲートの入力の変化が発生するようなプリチャージ位相 と、（ｂ）その間論理ゲートの出力がその入力に従って変化するような評価位相 とを定めるため付加的タイミング位相を要求する。単一クロック信号はプリチャ ージ位相および評価位相を定めるために用いられ、例えば正方向へのクロックレ ベルの移行はプリチャージ位相を開始し評価位相を終了し、負方向クロック移行 は評価位相を開始しプリチャージ位相を終了する。

プリチャージおよび評価位相のためのクロック位相はラッチデータ入力およびラ ッチデータ出力のため標準クロック位相へ加えられる。従って、疑似ＣＭＯ８設 計は４つまでの別々のクロック位相を用いることができる。ＶＬＳＩ構成に関し て、４つまでの別々のクロック位相の使用および全クロック位相間の固定された 位相関係の維持はある困難さを与える。

更に、固定された位相クロックの使用は個々の回路の能力にかかわらずチップ上 の全疑似ＣＭＯ８回路のため同様に固定された動作遅延を必要とする。チップ上 の全疑似ＣＭＯ８回路のための共通の固定された位相クロックのこのような使用 は最大遅延の決定を必要とし安全マージンを加える。

個々の疑似ＣＭＯ８回路のためのプリチャージおよび評価クロック位相を与える ための既知の１アプローチは、チップ上の疑似ＣＭ　ＯＳ回路のための全ての単 安定マルチバイブレータ（ワンショット）１２対して共通であるり、ロック信号 の予め決められた縁部に応答してパルスを供給するため単安定マルチバイブレー タを使用する。このアプローチを成功させるため、各疑似ＣＭＯ５回路の遅延は 、直接測定が一般に可能ではないので広い回路シミュレーションによって決定さ れなければならない。更に、ワンショットのパルス幅はＲＣ時定数によって決定 され、方法のバリエーションは抵抗性および容量性素子の両方に影響を及ぼす。

従って、大きいマージンは各疑似ＣＭＯ８回路のためワンショットの使用へ設計 されなければならない。

発明の概要 プリチャージおよび評価クロック信号間のグローバル固定位相を使用しない疑似 ＣＭＯ５論理回路のためのタイミング回路を供給することはそれ故有利である。

もう１つの利点は、スタチックな集積回路チップ中の各疑似ＣＭＯ８回路のため 各ワンショットを用いず、ワンショットに依存せずにデユーティサイクルを維持 する集積回路チップ中の各疑似ＣＭＯＳ論理回路のためのタイミング回路を提供 することである。

その対応する疑似ＣＭＯ５回路の実施特性ヘクロツタ位相を整合する集積回路チ ップ中の各疑似ＣＭＯ５論理回路のためのタイミング回路を提供することもまた 利点である。

更に別の利点はこのような外部回路の動作速度を能率的に利用する外部回路のた めのタイミング回路を提供することである。

前述およびその他の利点および特徴はプリチャージ終了および評価終了を示すプ リチャージ／評価終了信号を供給する外部回路によって用いられる本発明のタイ ミング回路によって提供される。タイミング回路はクロック信号および外部回路 によって供給されるプリチャージ／評価終了信号に応答し、（ａ）評価が終了さ れクロック信号が予め決められたレベルである予め決められた状態と、（ｂ）プ リチャージ終了とを各々示す第１および第２の状態を有するクロックイネーブル 信号を供給するためクロック信号およびプリチャージ／評価終了信号に応答する クロックイネーブル回路を含む。レベルシフト回路はクロック信号およびタロツ クイネーブル信号に応答し、疑似ＣＭＯＳ回路へ位相制御信号を供給し、このよ うな位相制御信号は（ａ）予め決められた状態を示す前記クロックイネーブル信 号および予め決められた移行を行うクロック信号に応答するプリチャージ位相と 、（ｂ）プリチャージの終了を示すプリチャージ／評価終了信号に応答する評価 位相とを定める。ラッチ回路はその各位相において位相制御信号を選択的にラッ チするためクロックイネーブル信号およびクロック信号に応答する。

本発明の自己タイミング回路は単一位相クロック信号を４つの別々の位相を有す るクロック信号へ変換する。これらは入力ラッチ位相、プリチャージ位相、評価 位相および出力ラッチ位相である。この回路はスタチックであり、縁部でトリガ ーされ、単一位相クロックの周波数およびデユーティサイクルに依存せずに動作 する。

本発明のこの回路は疑似ＣＭＯ５回路を伝統的単一位相同期または非同期スタチ ックＣＭＯ８回路設計と統合させることを可能にする。この回路設計は通常２レ ベルの結合論理ゲートと単一ゲート遅延を有する回路内へ３ゲート遅延を生じる フリップフロップとを必要とする複雑な論理設計を減少する。

本発明の自己タイミング回路は外部初期化が必要とされないように既知の状態へ それ自身を予め設定する。特に、２６のトランジスタは開示される実施例の自己 タイミング回路を構成するため用いられ、第１の回路出力は入力の直接制御下で ３個のトランジスタのみによって駆動され、入力と第１の出力との間の１ゲ一ト 信号遅延を生じるだけである。

図面の簡単な説明 開示された発明の利点および特徴は、以下の図面と結合して読まれるとき以下の 詳細な説明から当業者によって容易に明らかとされる。

第１図は本発明のタイミング回路の使用を示すブロック図である。

第２図は本発明のタイミング回路の回路概略図である。

第３図は第２図のタイミング回路のある入力と出力との間のタイミング関係を示 すタイミング図である。

第４Ａ図乃至第４Ｃ図はタイミング回路を駆動する第１のある。

以下の詳細な説明および図面のいくつかの図において、同様の素子は同様の参照 番号で識別される。

開示された発明は疑似ＣＭＯＳおよび関連する回路のためのタイミング位相に関 するものである。それ故、よく知られている用語“プリチャージ（ｐｒｅｃｈａ ｎｇｅ　）”および“評価（ｅｖａｌｕｔｉｏｎ　）　”は、（ａ）クロックさ れる疑似ＣＭＯ８回路の出力が高い状態のような予め決められた状態ヘプリチャ ージされるプリチャージ位相と、（ｂ）疑似ＣＭＯ５回路の出力がプリチャージ 位相中供給される入力に反応して変化する評価位相に対してそれぞれ用いられる 。

第１図を参照すると、対応する疑似ＣＭＯＳ回路１１０を具備する開示されたタ イミング回路１ｏの使用を示すブロック図がここに示され、それは例としてプロ グラム可能な論理アレイ（ＰＬＡ）であって良い。集積回路中の各疑似ＣＭＯ８ 回路が対応するタイミング回路を有することが予期される。

本発明のタイミング回路ｌＯは、疑似ＣＭＯＳ回路１１０への以下の信号、即ち プリチャージ／評価制御信号ＰＥＣＴＲＬ。

入力ラッチ信号ＩＬ、および出力ラッチ信号ＯＬを供給する。

タイミング回路はクロック信号源（図示されていない）からクロック信号ＣＬＫ を受信し、更に疑似ＣＭＯＳ回路１１０からプリチャージ／評価終了信号ＰＥＣ ＯＭＰを受信する。これらの入力および出力タイミング信号は特に以下のように 定義される。

タイミング信号 クロック信号ＣＬＫは、例えばタイミング回路１０を含む超大規模集積（ＶＬＳ Ｉ）回路のためのマスタークロック信号であってもよい入力クロック信号である 。別の例として、クロック信号ＣＬＫは非同期適用におけるデータ準備信号であ って良い。

入力ブリチャージ／評価終了信号ＰＥＣＯＭＰはタイミング回路１０によってク ロックされる疑似ＣＭＯ５回路１１０がら受信される入力信号である。プリチャ ージ／評価終了信号ＲＥＣＯＭＰはクロックされた疑似ＣＭＯＳ回路の各プリチ ャージおよび評価機能の終了を示す。

プリチャージ／評価終了信号ＰＥＣＯＭＰはプリチャージ位相に反応する回路の 終了に従う順方向移行と、評価位相に反応する回路の終了に従う逆方向移行とを 行う疑似ＣＭＯ８回路１１０中の構造・によって供給される。例によって説明す ると、プリチャージ／評価終了信号ＰＥＣＯＭＰは疑似ＣＭＯ８のプログラム可 能論理アレイ（ＰＬＡ）の“タミー１出力によって供給される。このようなダミ ー出力は、（ａ）ＰＬＡへの全ての入力に基づ＜ＡＮＤ平面によって与えられた “ダミー”積の項と、（ｂ）　“ダミー積の項を含むＯＲ平面へ供給された全て の積の項に基づ＜ＯＲ平面の“ダミー”出力とを含む構造によって供給される。

ＯＲ平面のこのような“ダミー°出力はＰＬＡの“ダミー”出力であり、ＰＬＡ のための最悪の場合の遅延路を提供する。

プリチャージ／評価制御信号ＰＥＣＴＲＬはタイミング回路１０によってクロッ クされる疑似ＣＭＯ５回路１１０ヘブリチャージおよび評価クロック位相を与え る。

入力ラッチ信号ＩＬはクロックされる疑似ＣＭＯ８回路１１０への入力がラッチ されることを示すためにタイミング回路１０によって生成される。

出力ラッチ信号ＯＬはクロックされる疑似ＣＭＯ５回路１１Ｇの出力がラッチさ れることを示すためにタイミング回路ｌＯによって生成される。

タイミング回路 第２図を参照すると、一般にクロックイネーブル回路２０、プルアップ／ダウン 回路３０、プリチャージラッチ４０．およびデータ人力／出力（Ｉ　１０）ラッ チ信号発生器５０を含むタイミング回路の概略的回路図が示されている。クロッ クイネーブル回路２０はクロック信号ＣＬＫおよびプリチャージ／評価終了信号 ＰＥＺＯＭＰに応答する。プルアップ／ダウン回路３０はクロック信号ＣＬＫお よびクロックイネーブル回路２０に反応してプリチャージおよび評価位相を定め るためプリチャージ／評価回路信号ＰＥＣＴＲＬ信号のレベルをシフトする。

プリチャージラッチ４０はクロック信号ＣＬＫ、クロックイネーブル回路２０、 およびプルアップ／ダウン回路３０に反応し、プリチャージ／評価制御信号ＰＥ ＣＴＲＬを浮遊しないようにラッチするよう機能する。データＩ１０ラッチ信号 発生器５０はプリチャージ／評価制御信号ＰＥＣＴＲＬおよびプリチャージ／評 価終了信号ＰＥＣＯＭＰに反応し、クロックされる疑似ＣＭ　ＯＳ回路の入力お よび出力のラッチを制御するため用いられる入力ラッチ信号ＩＬおよび出力ラッ チ信号ＯＬを発生する。

クロックイネーブル信号２０は特に、そのゲートへプリチャージ／評価終了信号 ＰＥＣＯＭＰを供給されるｎチャンネルトランジスタ１１を含む。ｎチャンネル トランジスタ１１のソースは基準電圧Ｖｄｄへ接続され、ｎチャンネルトランジ スタ１１のドレインはもう１つのｎチャンネルトランジスタ１８のソースへ結合 される。ｎチャンネルトランジスタ１３のゲートはクロック信号ＣＬＫを受信し 、一方そのドレインはそのゲートがクロック信号ＣＬＫを供給されるｎチャンネ ルトランジスタ１５のドレインへ結合される。ｎチャンネルトランジスタ１５の ソースは基準電圧Ｖｄｄより小さい別の基準電圧ＶＳＳへソースが結合されたｎ チャンネルトランジスタ１７のドレインへ結合される。

クロックイネーブル回路２０は更にそのゲートにプリチャージ／評価終了信号Ｐ ＥＣＯＭＰを受信し、そのソースが基準電圧ＶＳＳへ結合されたｎチャンネルト ランジスタ１９を含む。

ｎチャンネルトランジスタ１９のドレインはｎチャンネルトランジスタ１３のド レインとｎチャンネルトランジスタ１５のドレインとの間のノード１２へ結合さ れる。ｎチャンネルトランジスタ１９のドレインはその出力がｎチャンネルトラ ンジスタ１７のゲートへ結合されたインバータ２１の入力にもまた接続される。

インバータ２１の出力は更にｎチャンネルトランジスタ２３のゲートへ結合され 、このｎチャンネルトランジスタ２３のソースはｎチャンネルトランジスタ１１ のドレインとｎチャンネルトランジスタ１３のソースとの間のノード１４へ結合 されている。

ｎチャンネルトランジスタ２８のドレインはノード１２へ結合される。ノード１ ２での信号は、ここで更に説明されるようにクロック信号ＣＬＫに従ってプルア ップ／ダウン回路３０にプリチャージ／評価制御信号ＰＥＣＴＲＬを直接制御さ せるクロックイネーブル信号ＣＥとして識別される。

プルアップ／ダウン回路３０はノード１２に供給されたクロックイネーブル信号 へゲートが結合されたｎチャンネルトランジスタ２５を含む。ｎチャンネルトラ ンジスタ２５のソースは基準電圧Ｖｄｄへ結合され、一方そのドレインはノード １６でｎチャンネルトランジスタ２７のドレインへ結合される。クロック信号Ｃ ＬＫはｎチャンネルトランジスタ２７のゲートへ供給され、このトランジスタ２ ７のソースはｎチャンネルトランジスタ２９のドレインへ結合される。ｎチャン ネルトランジスタ２９のゲートはクロックイネーブル回路２０のノード１２から 供給されるクロックイネ−“プル信号ＣＥを受信する。ｎチャンネルトランジス タ２９のソースは基準電圧ＶＳＳへ結合される。簡単に言うと、トランジスタ２ ５．２７．２９は基準電圧Ｖｄｄと基準電圧Ｖｓｓとの間に直列に接続される。

プリチャージラッチ回路４０はノード１２へ結合されるゲートを有するｎチャン ネルトランジスタ３１を含み、それ故クロックイネーブル信号ＣＥを受信する。

ｎチャンネルトランジスタ３１のソースおよびドレインはもう１つのｎチャンネ ルトランジスタ３３のソースおよびドレインへ各々接続される。ｎチャンネルト ランジスタ３３のゲートはクロック信号ＣＬＫを受信する。ｎチャンネルトラン ジスタ３１．３３のドレインはｎチャンネルトランジスタ２５とｎチャンネルト ランジスタ２７との間のノード１６へ結合される。ｎチャンネルトランジスタ３ ５のドレインはまたプリチャージ／評価制御信号ＰＥＣＴＲＬを供給するノード １６へ結合される。ｎチャンネルトランジスタ３５のゲートはノード１２へ結合 され、クロックイネーブル信号ＣＥを受゛信し、そのソースはｎチャンネルトラ ンジスタ３７のドレインへ結合される。ｎチャンネルトランジスタ３７のソース は基準電圧ＶＳＳへ結合される。

ノードｌＢは、プリチャージ／評価信号ＰＥＣＴＲＬを供給するが、それは更に インバータ３９の入力へ結合される。インバータ３９の出力はｎチャンネルトラ ンジスタ３７のゲートへ結合され、またｎチャンネルトランジスタ４１のゲート へ結合される。ｎチャンネルトランジスタ４１のソースは基準電圧Ｖｄｄへ結合 され、そのドレインはｎチャンネルトランジスタ３１゜３３のソースへ結合され る。

データＩ１０ラッチ信号発生器５０は、プリチャージ／評価終了信号ＰＥＣＯＭ Ｐを受信し２人力ＮＡＮＤゲート４５へのその出力を供給するインバータ４３を 含む。ＮＡＮＤゲート４５の他方の入力はプリチャージ／評価制御信号ＰＥＣＴ ＲＬを供給される。ＮＡＮＤゲート４５の出力は更に出力データラッチ信号ＯＬ を供給するインバータ４７の入力へ結合される。

安定状態動作 第３図を参照して、タイミング回路１０によって供給されたクロッキングをタイ ミング回路１０がクロック信号ＣＬＫの正方向移行の前に以下のような状態にあ るような安定状態動作について説明する。プリチャージ／評価終了信号ＰＥＣＯ ＭＰは低レベルで、ノード１２でのクロックイネーブル信号ＣＥは高レベルにラ ッチされ、プリチャージ／評価制御信号ＰＥＣＴＲＬは高レベルにラッチされ、 入力データラッチ信号ＩＬは低レベルであり、出力データラッチ信号ＯＬは高レ ベルである。信号ＰＥＣＯＭＰを低レベルにするプリチャージ／評価終了信号Ｐ 　Ｅ　ＣＯＭＰの負方向移行は評価が終了することを示す。ここで更に論議され るように、タイミング回路ｌＯは任意の必要な初期化なしにこのような安定状態 状況を与える。

ノード１２でのクロックイネーブル信号ＣＥは高レベルにラッチされ、それ故イ ンバータ２１は低出力を供給する。インバータ２１の低出力の結果として、トラ ンジスタ１７はオフでありトランジスタ２３はオンでる。プリチャージ／評価終 了信号ＰＥＣＯＭＰが低レベルなので、トランジスタ１１はオンでありトランジ スタ１９．２５はオフである。ノード１２でのクロックイネーブル信号ＣＥは高 レベルであるから、トランジスタ２９゜３５はオンであり、トランジスタ２５． ３１はオフである。クロック信号ＣＬＫは低レベルで、それ故トランジスタ１５ ．２７がオフであり、トランジスタ１３．３３はオンである。ノード１Ｂでのプ リチャージ／評価制御信号ＰＥＣＴＲＬは高レベルで、それ故インバータ３９へ の入力は高レベルで、それは低レベルインバータ出力を結果として生じる。イン バータ３９の低レベル出力の結果として、トランジスタ４１はオンでありトラン ジスタ３７はオフである。トランジスタ３３．４１はオンであり、それ故プリチ ャージ／評価制御信号ＰＥＣＴＲＬは高レベルにラッチされる。

クロック信号ＣＬＫがサイクルを開始する正方向移行を行うとき、トランジスタ １５．２７はオンになりトランジスタ１３、３３はオフになる。ノード１６での プリチャージ／評価制御信号ＰＥＣＴＲＬはそれ故低レベルにされる。制御信号 ＰＥＣＴＲＬは低レベルにされると、インバータ３９の出力は高くなりトランジ スタ３７はオンになる。クロックイネーブル信号ＣＥは高くラッチされたままで あり、プリチャージ／評価制御信号ＰＥＣＴＲＬはプリチャージ／評価終了信号 ＰＥＣＯＭＰの正方向移行に従って容易に制御される。制御信号ＰＥＣＴＲＬの 低レベル状態はクロックされる疑似０Ｍ０８回路のためプリチャージ位相を定め る。

プリチャージ評価制御信号ＰＥＣＴＲＬが低レベルにされるとき、プリチャージ ／評価終了信号ＰＥＣＯＭＰが低レベルなので入力ラッチ信号ＩＬは高レベルへ 移行する。出力ラッチ信号ＯＬは、入力ラッチ信号の逆であり、低レベルへ移行 する。

プリチャージ／評価制御信号ＰＥＣＴＲＬの低レベルへの移行後、プリチャージ ／評価終了信号ＰＥＣＯＭＰは負方向クロック移行の発生にかかわらず高レベル へ移行を完了するまで低レベルにラッチされる。クロック信号ＣＬＫのこのよう な負方向移行はトランジスタ１３．３３をオンにし、トランジスタ１５．１７を オフにする。しかしながら、トランジスタ３５゜３７はオンのままであり、それ によってプリチャージ／評価制御信号ＰＥＣＴＲＬは低レベルを維持する。

疑似ＣＭＯ５回路１１０からプリチャージ／、評価終了信号ＰＥ　ＣＯＭ　Ｐは プリチャージが終了であるこ止を示す正方向移行を行う。このような正方向移行 に従って、トランジスタ１１はオフ、になり、トランジスタ１９はオンになり、 ノード１２におけるイネーブル信号ＣＥは低レベルにされる。インバータ２１は 高レベル出力を供給し、トランジスタ１７はオンになり、トランジスタ２３はオ フになる。ノード１２でのクロックイネーブル信号ＣＥはそれ故低レベルにされ 、プリチャージ／評価終了信号ＰＥＣＯＭＰおよびクロック信号ＣＬＫの両方が 低レベルになるまで低レベルのままである。

ノード１２でクロックイネーブル信号ＣＥが低レベルにされる結果として、トラ ンジスタ２５．３１はオンになり、トランジスタ２９．３５はオフになる。ノー ド１６でのプリチャージ／評価制御信号ＰＥＣＴＲＬはそれ放鳥レベルに移行し 、インバータ３９は低レベル出力を供給する。この低レベル出力の結果として、 トランジスタ３７はオフになりトランジスタ４１はオンになる。

ノード１６でのプリチャージ／評価制御信号ＰＥＣＴＲＬはプリチャージ／評価 信号ＰＥＣＯＭＰが低レベルになるとき（クロックイネーブル信号ＣＥが高くさ れる）まで高いままであり、クロック信号ＣＬＫは正方向移行を行う。プリチャ ージ／評価制御信号ＰＥＣＴＲＬの高レベル状態はタイミング回路１０によって クロックされる疑似ＣＭＯ５回路１１０のため評価位相を定める。

プリチャージ／評価終了信号ＰＥＣＯＭＰは疑似ＣＭＯ５１１０により供給され 評価が終了されることを示すため負方向移行を行う。プリチャージ／評価終了信 号ＰＥＣＯＭＰが負方向移行を行うので、入力ラッチ信号ＩＬは低レベルへ下げ られ、出力ラッチ信号ＯＬは高レベルへ上げられる。更にプリチャージ／評価終 了信号ＰＥＣＯＭＰの負方向移行の結果として、トランジスタ１１はオンにされ 、トランジスタ１９はオフにされる。プリチャージ／評価制御信号ＰＥＣＴＲＬ の状態はクロック信号ＣＬＫの次の正方向移行によって制御される。言替えると 、プリチャージ／評価終了信号ＰＥＣＯＭＰが負方向移行を行うときクロック信 号ＣＬＫの状態にかかわらず、制御信号ＰＥＣＴＲＬはクロック信号ＣＬＫの次 の正方向移行まで高レベルヘラッチされる。

プリチャージ／評価制御信号ＰＥＣＴＲＬがクロック信号ＣＬＫの次の正方向移 行まで高レベルヘラッチされるという事実は、プリチャージ／評価終了信号ＰＥ ＣＯＭＦが負方向移行を行うときクロック信号ＣＬＫの２つの可能な状態の考慮 からより良く理解され得る。もしクロック信号ＣＬＫが低レベルなら、トランジ スタ１３．３３はオンであり、トランジスタ１５．２７はオフである。ノード１ ２でのクロックイネーブル信号ＣＥはそれ故、プリチャージ／評価終了信号ＰＥ ＣＯＭＰが低レベルへ移行するとき高レベルへ上げられる。ノード１２でのクロ ックイネーブル信号ＣＥが高レベルへ上げられるので、インバータ２１の出力は 低レベルへ下げられ、それによってトランジスタ１７をオフにし、トランジスタ ２３をオンにする。クロックイネーブル信号ＣＥはそれ故、クロック信号ＣＬＫ の状態にかかわらず、プリチャージ／評価終了信号ＰＥＣＯＭＰが低レベルを維 持する限り高レベルヘラッチされる。

ノード１２でのクロックイネーブル信号ＣＥは高レベルにされ、トランジスタ２ ５．３１はオフにされ、トランジスタ２９．３５はオンになる。ノード１６での プリチャージ／評価制御信号はそれ故トランジスタ３３．４１による導通のため に高レベルのままである。クロックイネーブル信号ＣＥは高レベルにラッチされ 、それ故クロック信号ＣＬＫの次の正方向移行はクロック信号ＣＬＫが高レベル になるときトランジスタ２７がオンになるのでプリチャージ／評価制御信号ＰＥ ＣＴＲＬを負方向に移行させる。

プリチャージ／評価終了信号ＰＥＣＯＭＰが負方向移行を行うときクロック信号 ＣＬＫが高レベルなら、トランジスタ１５、２７はオンであり、トランジスタ１ ８．３３はオフである。プリチャージ／評価終了信号ＰＥＣＯＭＰが低レベルへ 移行するとき、トランジスタ１１はオンになり、トランジスタ１９はオフになる 。トランジスタ１５がオンであり、トランジスタ１７がオン（ノード１２でのク ロックイネーブル信号ＣＥがプリチャージ／評価終了信号ＰＥＣＯＭＰの前に低 レベルである結果として）になるので、ノード１２でのクロックイネーブル信号 ＣＥは低レベルのままである。プリチャージ／評価制御信号ＰＥＣＴＲＬは両ト ランジスタ３１．４１がオンであるので高レベルのままである。

プリチャージ／評価終了信号が負方向移行を行うときクロック信号ＣＬＫが高レ ベルの状態を続けるので、クロック信号ＣＬＫが負方向移行を行うとき、トラン ジスタ１３．３３はオンになり、トランジスタ１５．２７はオフになる。クロッ クイネーブル信号ＣＥが高レベルにされ、プリチャージ／評価制御信号ＰＥＣＴ ＲＬは高レベルのままである。

従って、プリチャージ／評価終了信号ＰＥＣＯＭＰは負方向移行を行なった後、 タイミング回路ｌＯは先に説明されるようにクロック信号ＣＬＫの次の正方向移 行に応じ、負方向移行を行うプリチャージ−／評価終了信号ＰＥＣＴＲＬによづ ては信号がノード１６におけるプリチャージ／評価制御信号ＰＥＣＴＲＬを制御 することを決定する。ノード１２でのクロックイネーブル信号ＣＥが高レベルの とき、クロック信号ＣＬＫの正方向移行はトランジスタ２７を経てプリチャージ ／評価制御信号ＰＥＣＴＲＬの負方向移行を直接制御する。上述のように、ノー ド１２でクロックイネーブル信号ＣＥは、（ａ）プリチャージ／評価終了信号が 、クロック信号ＣＬＫが既に低い状態にあるとき評価が終了することを示す負方 向移行を行うとき、または（ｂ）プリチャージ／評価終了信号ＰＥＣＯＭＰが既 に低レベルへ移行した後でクロック信号ＣＬＫが低レベルへ移行するとき、高レ ベルにされる。

ノード１２でのクロックイネーブル信号ＣＥが低レベルのとき、クロック信号Ｃ ＬＫはノード１６でプリチャージ／評価制御信号ＰＥＣＴＲＬを制御できなくさ れる。プリチャージ／評価制御信号ＰＥＣＴＲＬは高レベルになるプリチャージ ／評価終了信号ＰＥＣＯＭＰによって低レベルに駆動され、それはまたプリチャ ージ／評価制御信号ＰＥＣＴＲＬを高レベルへ移行させる。クロックイネーブル 信号ＣＥは上述の状態の１つがそれを高レベルに駆動するまで低レベルに保持さ れる。

回路に関して、クロックイネーブル回路２ｏが高レベルのクロックイネーブル信 号ＣＥを供給するとき、プルアップ／ダウン３０は直接的にプリチャージ／評価 制御信号ＰＥＣＴＲＬにクロック信号ＣＬＫの正方向移行に反応して負方向移行 させるように機能する。これはクロック信号ＣＬＫの正方向移行に関して最小の 遅延によってプリチャージ／評価制御信号−ブル回路２０がプリチャージ／評価 終了信号ＰＥＣＯＭＰの正方向移行に従って低レベルクロックイネーブル信号Ｃ Ｅを供給するとき、プルアップ／ダウン回路３ｏはプリチャージ／評価制御信号 ＰＥＣＴＲＬを正方向に移行させる。

開示されたタイミング回路ｌＯは多数のトランジスタを含むけれども、プリチャ ージ／評価制御信号ＰＥＣＴＲｒＬは、クロック信号ＣＬＫおよびプリチャージ ／評価終了信号ＰＥＣＯＭＰの直接制御下で３つのトランジスタ２５．２７．２ ９のみによって駆動されることが認識されるべきである。従って、プリチャージ ／評価制御信号ＰＥＣＴＲＬの位相を与えるという複雑な機能は制御入力に関し て１ゲート遅延のみによって実施される。

第４Ａ図乃至第４Ｃ図を参照すると、プリチャージ／評価終了信号ＰＥＣＯＭＰ に関するクロック信号ＣＬＫのための３つの可能な状態がここに概略的に説明さ れている。

第４Ａ図のタイミング図はクロック信号の正パルス幅が疑似ＣＭＯ８回路１１０ のプリチャージ／評価終了ＰＥＣＯＭＰが低レベルであるプリチャージ時間以乍 である状態を示す。

前述の論議から、第４Ａ図のタイミング図の状態下で、クロックイネーブル信号 ＣＥが高レベルにラッチされ、プリチャージ／評価制御信号ＰＥＣＴＲＬがプリ チャージ／評価終了信号ＰＥＣＯＭＰが低レベルのときのクロック信号ＣＬＫの 順行移行に従って低レベルにラッチされることが思出されなければならない。従 って、プリチャージ／評価終了信号ＰＥＣＯＭＦの正方向移行の前のクロック信 号ＣＬＫの負方向移行はプリチャージ／評価制御信号ＰＥＣＴＲＬを変えない。

実際クロック信号ＣＬＫの次の正パルスがプリチャージ／評価終了信号ＰＥＣＯ ＭＰの次の正方向移行の前に発生することが注目されるべきであり、このような パルスはタイミング回路ｌＯの動作に影響しない。プリチャージ／評価終了信号 Ｐ　Ｅ　ＣＯＭＦの負方向移行に続いて起こるクロック信号ＣＬＫの正方向移行 のみがプリチャージ／評価制御信号ＰＥＣＴＲＬの負方向移行を与える。

第４Ｂ図のタイミング図は、疑似ＣＭＯＳ回路１１０が評価モードであるときク ロック信号ＣＬＫが負方向移行を行うような状態を示す。また先の論議から、第 ４Ｂ図のタイミング図の状態下でクロックイネーブル信号ＣＥがプリチャージ／ 評価終了信号Ｐ　Ｅ　ＣＯＭＰの正方向移行に従って低レベルにラッチされ、プ リチャージ／評価制御信号ＰＥＣＴＲＬはプリチャージ／評価終了信号ＰＥＣＯ ＭＰの同じ正方向移行に従って高レベルにラッチされる。トランジスタ１９．３ １．４１はオンであり、それ故クロック信号ＣＬＫの負方向移行はクロックイネ ーブル信号ＣＥとプリチャージ／評価制御信号ＰＥＣＴＲＬの状態に影響しない 。従って、タイミング回路は第４Ｂ図のタイミング図に示される状態に適切に機 能し、プリチャージ／評価制御信号ＰＥＣＴＲＬは、プリチャージ／評価終了信 号ＰＥＣＯＭＰが負方向移行を行った後までクロック信号ＣＬＫの正方向移行に 従って負方向移行を行わない。

第４Ｃ図のタイミング図は疑似ＣＭＯＳ回路１１０が評価を終了した後でクロッ ク信号ＣＬＫの負方向移行が発生するような状態を概略的に示す。先の論議から 、プリチャージ／評価制御信号ＰＥＣＴＲＬがプリチャージ／評価終了信号ＰＥ ＣＯＭＰの正方向移行の結果として高レベルにされ、クロック信号ＣＬＫの次の 正方向移行まで高レベルのままであることを認識すべきである。

第４Ａ図乃至第４Ｃ図に関する前述の論議から、タイミング回路１０はクロック 信号ＣＬＫのデユーティサイクルに依存しないままであることが認識されなけれ ばならない。第３図に概略的に示されたクロック信号ＣＬＫの別の負方向移行は タイミング回路１０がクロック信号ＣＬＫのデユーティサイクルに依存しないま まであることを表わしている。

前述のように、タイミング回路１０は自己初期化している。

更に説明すれば、タイミング回路ｌＯはそれ自身の初期化を行ない、疑似ＣＭＯ Ｓ回路１１０はクロックされる。もしプリチャージ／評価制御信号ＰＥＣＴＲＬ が高レベルになり始めるなら（評価位相を定める）、疑似ＣＭＯ５回路１１０は プリチャージ／評価終了信号ＰＥＣＯＭＰを強制的に低レベルにする（評価が終 了することを示す）。結果的にクロック信号ＣＬＫを低レベルにし始めると仮定 すると、プリチャージラッチ回路４０はトランジスタ３３．４１を経てプリチャ ージ／評価制御信号ＰＥＣＴＲＬを高レベルにラッチする。この状態はタイミン グ回路１０のための正しい初期状態である。

もしタイミング回路ｌＯが正しくない状態でスタートするなら、プリチャージ／ 評価制御信号ＰＥＣＴＲＬは低レベルになり始め（プリチャージ位相を示す）、 それは疑似ＣＭＯＳ回路１１０に高いプリチャージ／評価終了信号ＰＥＣＯＭＰ を供給させる（プリチャージが終了することを示す）。結果として、プリチャー ジ／評価制御信号ＰＥＣＴＲＬはトランジスタ２５を経て高レベルにされる。プ リチャージ／評価制御信号ＰＥＣＴＲＬの高レベル状態は疑似ＣＭ　ＯＳ回路１ １０に低レベルのプリチャージ／評価終了信号ＰＥＣＯＭＰを供給させる（評価 が終了することを示す）。プリチャージ／評価制御信号ＰＥＣＴＲＬはそれから 、クロック信号ＣＬＫが低レベルの期間トランジスタ３３．４１を経て高レベル にラッチされ、それによって正しい初期状態へタイミング回路１．０を戻す１゜ 以下を含む疑似ＣＭＯ８回酪の利用・の力めの利１点を与えるタイミング回路の 説明・について、前述した３゜タイミング回路は互いにｉｌで・固定すれて夷） な（いブ・リチャージおよび評価クロック位相を与えるが、むしろクロックされ る疑似ＣＭＯＳ回路の動作速度能力に依存する。結果として、特定の疑似ＣＭＯ ５回路の動作能力は完全に利用される。更に、固定された位相関係を有する４つ のクロック位相の実施に附随する複雑性が避けられる。加えて、従来の疑似ＣＭ ＯＳクロック技術に必要な大規模回路シミュレーシ号ンもまた避けられる。

更にまた、開示されたタイミング回路は入力クロック信号によって厳密に縁部ト リガーされ、入力り６ツク信号のデユーティサイクルまたは周波数を束縛しない 。

開示された実施例は疑似０Ｍ０８回路に関して説明された１けれども、本発明は ＮＭＯ８および動作速度の効率的利用が所望されるディスクリートな回路のよう なその他の回路によって容易に用いられる。

本発明の特定の実施例について前述したけれども、様々な修正および変化が後続 する請求の範囲によって定義される本発明の技術的範囲から逸脱することなく当 業者によってなされることが可能である。

ＦＩＣθルｆ、ｅｌ 国際調査報告 国際Ｖ＠盃報告 ＵＳ　８７０２７９８ Ｓ＾　１９３４６

Claims (9)

【特許請求の範囲】
1. （１）プリチャージ終了及び評価終了を示すプリチャージ／評価終了信号を供給 する外部回路と共に使用され、外部回路によって供給されるクロック信号および ブリチャージ／評価終了信号に応答するタイミング回路であって、（ａ）評価が 終了されクロック信号が予め決められたレベルである予め決められた状態と、（ ｂ）プリチャージ終了とを各々示す第１および第２の状態を有するクロックイネ ーブル信号を供給するためクロック信号およびブリチャージ／評価終了信号に応 答するクロックイネーブル手段と、位相制御信号を外部回路へ供給するためクロ ック信号および前記クロックイネーブル信号に応答するレベルシフト手段であっ て、前記位相制御信号が（ａ）前記予め決められた状態を示す前記クロックイネ ーブル信号と予め決められた移行を行なうクロック信号とに応答するプリチャー ジ位相と、（ｂ）プリチャージの終了を示すプリチャージ／評価終了信号に応答 する評価位相とを定めるようなレベルシフト手段と、その各位相において前記位 相制御信号を選択的にラッチするため前記クロックイネーブル信号およびクロッ ク信号に応答するラッチ手段とを含むタイミング回路。
2. （２）前記クロックイネーブル手段がプリチャージ終了を示すプリチャージ／評 価終了信号に応答して前記クロックイネーブル信号を前記第２の状態へ単独に移 行させるための手段を含む請求項１記載のタイミング回路。
3. （３）前記クロックイネーブル手段がブリチャージ／評価終了信号が評価終了を 示し、クロック信号が前記予め決められたレベルであるとき、前記クロックイネ ーブル信号を前記第１の状態へ移行させる手段を含む請求項１記載のタイミング 回路。
4. （４）前記クロックイネーブル手段が前記第１及び第２の状態において前記クロ ックイネーブル信号をラッチするための手段を含む請求項１記載のタイミング回 路。
5. （５）前記レベルシフト手段は、前記クロックイネーブル信号が前記予め決めら れた状態を示す前記第１の状態であるとき前記予め決められたクロック移行に直 接応答して前記位相制御信号を前記プリチャージ位相へ移行させる手段を含む請 求項１記載のタイミング回路。
6. （６）前記レベルシフト手段が、ブリチャージ終了を示す前記第２の状態へ移行 する前記クロックイネーブル信号に応答して独自に前記位相制御信号を前記評価 位相へ移行させる手段を含む請求項１記載のタイミング回路。
7. （７）前記位相制御信号によって定められた前記ブリチャージ位相の開始に応答 して、及び評価の終了を示すブリチャージ１評価終了信号に応答して各データ入 力および出力ラッチ信号を供給するための別のラッチ手段を含む請求項１記載の タイミング回路。
8. （８）単独位相クロック入力信号および外部回路からのフィードバック信号から 得られる多重位相クロック信号を供給し、外部回路の動作速度を最適にする外部 回路と共に使用するためのタイミング回路において、 出力信号を外部回路へ供給するためクロック入力信号およびフィードバック信号 に応答する駆動手段であって、前記出力信号が（ａ）前記マスタークロック信号 が予め決められた状態へ移行するときのブリチャージ位相タイミング信号と、（ ｂ）前記フィードバック信号が予め決められた状態へ移行するときの評価位相タ イミング信号とを含む駆動手段と、外部回路の入力および出力が有効であること をそれぞれ示すため入力ラッチおよび出力ラッチタイミング信号を前記外部回路 へ供給するため前記フィードバック信号および前記出力信号に応答するラッチ手 段とを含むタイミング回路。
9. （９）前記出力信号が浮遊しないように予め決められた状態において前記出力信 号をラッチするためクロック入力信号および前記クロックイネーブル信号に応答 するラッチ手段を含む請求項８記載のタイミング回路。