JPH07202686A - パルス発生器 - Google Patents
パルス発生器Info
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- JPH07202686A JPH07202686A JP4048931A JP4893192A JPH07202686A JP H07202686 A JPH07202686 A JP H07202686A JP 4048931 A JP4048931 A JP 4048931A JP 4893192 A JP4893192 A JP 4893192A JP H07202686 A JPH07202686 A JP H07202686A
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- pulse
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
- H03K5/05—Shaping pulses by increasing duration; by decreasing duration by the use of clock signals or other time reference signals
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Saccharide Compounds (AREA)
- Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 内部クロックパルスに同期される出力パルス
を発生する。 【構成】 検出器ラッチ２４は可変幅の非同期パルスの
正のエッジにのみ応答して、ローの論理レベルにラッチ
されるトリガ信号を発生する。マスタラッチ１２はこの
トリガ信号に応答して、ハイの論理レベルにラッチされ
る第１のラッチされた信号を発生する。クロックされた
ラッチ手段１４は第１のラッチされた信号と、第１の内
部クロックパルス信号とに応答して、ハイの論理レベル
にラッチされる第２のラッチされた信号を発生する。第
１のクロックされたハーフ・ラッチ１６は第２のラッチ
された信号と、第２の内部クロックパルス信号とに応答
して、制御信号を発生する。出力論理回路１８は第１の
内部クロックパルス信号と、制御信号とに応答して、制
御信号がローの論理レベルのときに、第１の内部クロッ
クパルス信号に同期する出力パルス信号を発生する。
を発生する。 【構成】 検出器ラッチ２４は可変幅の非同期パルスの
正のエッジにのみ応答して、ローの論理レベルにラッチ
されるトリガ信号を発生する。マスタラッチ１２はこの
トリガ信号に応答して、ハイの論理レベルにラッチされ
る第１のラッチされた信号を発生する。クロックされた
ラッチ手段１４は第１のラッチされた信号と、第１の内
部クロックパルス信号とに応答して、ハイの論理レベル
にラッチされる第２のラッチされた信号を発生する。第
１のクロックされたハーフ・ラッチ１６は第２のラッチ
された信号と、第２の内部クロックパルス信号とに応答
して、制御信号を発生する。出力論理回路１８は第１の
内部クロックパルス信号と、制御信号とに応答して、制
御信号がローの論理レベルのときに、第１の内部クロッ
クパルス信号に同期する出力パルス信号を発生する。
Description
【０００１】
【０００２】
【発明の分野】この発明は一般的にはデータ処理計算シ
ステムなどにおいて使用するためのデジタル集積回路に
関し、かつより詳細には可変幅の非同期パルスの正のエ
ッジにのみ応答して、内部クロックパルスに同期化され
る出力パルスを発生するパルス発生器に関する。
ステムなどにおいて使用するためのデジタル集積回路に
関し、かつより詳細には可変幅の非同期パルスの正のエ
ッジにのみ応答して、内部クロックパルスに同期化され
る出力パルスを発生するパルス発生器に関する。
【０００３】一般によく知られるとおり、電子デジタル
計算システムの分野においては、ラッチ、フリップ・フ
ロップおよび他の記憶装置を含む数々の論理回路を含む
マイクロプロセッサを使用することが典型的に必要とさ
れる。さらに、このマイクロプロセッサは、ある処理動
作がいつ行なわれるべきかおよびデータ情報がいつ転送
されるべきかのタイミングを制御するために使用され
る、内部で発生された信号またはクロックパルスの周囲
に常に組立てられる。マイクロプロセッサ内で使用され
るクロックパルスの性質は、その性能に決定的な意味を
持つ。したがって、処理における各ステップが内部クロ
ックパルスに関連して同期的な態様で内部的に行なわれ
るよう、これらクロックされた信号はシステムのすべて
の部分に送られる。
計算システムの分野においては、ラッチ、フリップ・フ
ロップおよび他の記憶装置を含む数々の論理回路を含む
マイクロプロセッサを使用することが典型的に必要とさ
れる。さらに、このマイクロプロセッサは、ある処理動
作がいつ行なわれるべきかおよびデータ情報がいつ転送
されるべきかのタイミングを制御するために使用され
る、内部で発生された信号またはクロックパルスの周囲
に常に組立てられる。マイクロプロセッサ内で使用され
るクロックパルスの性質は、その性能に決定的な意味を
持つ。したがって、処理における各ステップが内部クロ
ックパルスに関連して同期的な態様で内部的に行なわれ
るよう、これらクロックされた信号はシステムのすべて
の部分に送られる。
【０００４】しかしながら、マイクロプロセッサはたび
たび異なる時間に発生しかつ内部クロックパルスのタイ
ミングに関して独立して動作する、可変のパルス幅を有
する非同期パルス信号を発生する他の集積回路とインタ
フェースする必要が出てくる。結果として、論理回路に
より受信された非同期パルス信号は、記憶装置すなわち
ラッチまたフリップ・フロップの誤ったトリガを引起こ
し引いては間違ったまたは不正確な論理状態の記憶を引
起こし得る。
たび異なる時間に発生しかつ内部クロックパルスのタイ
ミングに関して独立して動作する、可変のパルス幅を有
する非同期パルス信号を発生する他の集積回路とインタ
フェースする必要が出てくる。結果として、論理回路に
より受信された非同期パルス信号は、記憶装置すなわち
ラッチまたフリップ・フロップの誤ったトリガを引起こ
し引いては間違ったまたは不正確な論理状態の記憶を引
起こし得る。
【０００５】したがって、可変幅の非同期パルスを受け
て、内部クロックパルスに同期化される出力パルスを発
生し、誤ったトリガをなくし引いては様々な記憶装置内
へ信頼度の高いかつ正確なデータ情報が記憶されること
を可能にするパルス発生器への必要が高まってきた。半
導体集積回路に関する歩留を改善しかつ論理機能密度を
向上させるためのみならず、必要とされる論理機能の達
成に要する電力消費を低減するためにも、このようなパ
ルス発生器を最小限度の数のコンポーネントで構成でき
れば都合がよいであろうと考えられる。
て、内部クロックパルスに同期化される出力パルスを発
生し、誤ったトリガをなくし引いては様々な記憶装置内
へ信頼度の高いかつ正確なデータ情報が記憶されること
を可能にするパルス発生器への必要が高まってきた。半
導体集積回路に関する歩留を改善しかつ論理機能密度を
向上させるためのみならず、必要とされる論理機能の達
成に要する電力消費を低減するためにも、このようなパ
ルス発生器を最小限度の数のコンポーネントで構成でき
れば都合がよいであろうと考えられる。
【０００６】
【発明の概要】したがって本件発明の一般的な目的は、
製作および組立が比較的簡単でかつ経済的な、正のエッ
ジでトリガされる同期化パルス発生器を提供することで
ある。
製作および組立が比較的簡単でかつ経済的な、正のエッ
ジでトリガされる同期化パルス発生器を提供することで
ある。
【０００７】本件発明のもう１つの目的は最小限度のコ
ンポーネント部品で構成される正のエッジでトリガされ
る同期化パルス発生器を提供することである。
ンポーネント部品で構成される正のエッジでトリガされ
る同期化パルス発生器を提供することである。
【０００８】この発明のもう１つの目的は可変幅の非同
期パルスの正のエッジにのみ応答して内部クロックパル
スに同期化される出力パルスを発生するパルス発生器を
提供することである。
期パルスの正のエッジにのみ応答して内部クロックパル
スに同期化される出力パルスを発生するパルス発生器を
提供することである。
【０００９】この発明のもう１つの目的は検出器ラッチ
回路、マスタラッチ、クロックされたラッチ、第１のク
ロックされたハーフ・ラッチ、および出力論理回路を備
えるパルス発生器を提供することである。
回路、マスタラッチ、クロックされたラッチ、第１のク
ロックされたハーフ・ラッチ、および出力論理回路を備
えるパルス発生器を提供することである。
【００１０】これら狙いおよび目的に従い、本件発明は
内部クロックパルスに同期化される出力パルスを発生す
るパルス発生器を備えることに関する。パルス発生器は
検出器ラッチ回路、マスタラッチ、クロックされたラッ
チ、第１のクロックされたハーフ・ラッチおよび出力論
理回路を備える。検出器ラッチ回路は可変幅の非同期パ
ルスの正のエッジにのみ応答してローの論理レベルにラ
ッチされるトリガ信号を発生する。マスタラッチはその
トリガ信号に応答してハイの論理レベルにラッチされる
第１のラッチされた信号を発生する。クロックされたラ
ッチは第１のラッチされた信号と第１の内部クロックパ
ルス信号とに応答してハイの論理レベルにラッチされる
第２のラッチされた信号を発生する。第１のクロックさ
れたハーフ・ラッチは第２のラッチされた信号と、第２
の内部クロックパルス信号とに応答して、制御信号を発
生する。出力論理回路は第１の内部クロックパルス信号
と、制御信号とに応答して、制御信号がローの論理レベ
ルにあるとき第１の内部クロックパルス信号に同期され
る出力パルス信号を発生する。
内部クロックパルスに同期化される出力パルスを発生す
るパルス発生器を備えることに関する。パルス発生器は
検出器ラッチ回路、マスタラッチ、クロックされたラッ
チ、第１のクロックされたハーフ・ラッチおよび出力論
理回路を備える。検出器ラッチ回路は可変幅の非同期パ
ルスの正のエッジにのみ応答してローの論理レベルにラ
ッチされるトリガ信号を発生する。マスタラッチはその
トリガ信号に応答してハイの論理レベルにラッチされる
第１のラッチされた信号を発生する。クロックされたラ
ッチは第１のラッチされた信号と第１の内部クロックパ
ルス信号とに応答してハイの論理レベルにラッチされる
第２のラッチされた信号を発生する。第１のクロックさ
れたハーフ・ラッチは第２のラッチされた信号と、第２
の内部クロックパルス信号とに応答して、制御信号を発
生する。出力論理回路は第１の内部クロックパルス信号
と、制御信号とに応答して、制御信号がローの論理レベ
ルにあるとき第１の内部クロックパルス信号に同期され
る出力パルス信号を発生する。
【００１１】本件発明のこれらのおよび他の目的ならび
に利点は、図面全体を通して同じ参照番号が相当する箇
所を指し示す、添付の図面とともに読まれるとき、以下
の詳細な説明により、より明らかになるであろう。
に利点は、図面全体を通して同じ参照番号が相当する箇
所を指し示す、添付の図面とともに読まれるとき、以下
の詳細な説明により、より明らかになるであろう。
【００１２】
【好ましい実施例の詳細な説明】さてここで図面を詳細
に参照して、図１には本件発明の原則に従い製作される
パルス発生器１０の模式回路図が示される。パルス発生
器１０は可変幅の非同期パルスＩＰＵＬＳＥの正のエッ
ジ（ローからハイへの遷移）にのみ応答して内部クロッ
クパルスＰＨＩ２に同期される出力パルスＯＵＴＰを発
生する。パルス発生器１０はマスタラッチ１２，クロッ
クされたラッチ１４、第１のクロックされたハーフ・ラ
ッチ１６、および出力論理回路１８を備える。パルス発
生器はまた第２のクロックされたハーフ・ラッチ２０お
よびインバータ２２と、検出器ラッチ回路２４と、リセ
ット回路２６とからなるクリアリング回路１９を備え
る。
に参照して、図１には本件発明の原則に従い製作される
パルス発生器１０の模式回路図が示される。パルス発生
器１０は可変幅の非同期パルスＩＰＵＬＳＥの正のエッ
ジ（ローからハイへの遷移）にのみ応答して内部クロッ
クパルスＰＨＩ２に同期される出力パルスＯＵＴＰを発
生する。パルス発生器１０はマスタラッチ１２，クロッ
クされたラッチ１４、第１のクロックされたハーフ・ラ
ッチ１６、および出力論理回路１８を備える。パルス発
生器はまた第２のクロックされたハーフ・ラッチ２０お
よびインバータ２２と、検出器ラッチ回路２４と、リセ
ット回路２６とからなるクリアリング回路１９を備え
る。
【００１３】マスタラッチ１２は１対のクロス結合され
たＮＡＮＤ論理ゲートＧ１およびＧ２からなる。ＮＡＮ
ＤゲートＧ１の一方の入力は線２８上でクリアリング信
号ＣＬを受けるべく接続される。ＮＡＮＤゲートＧ１の
第２の入力はリセット回路２６からのリセット信号／Ｒ
ＥＳＥＴを線３０上で受けるべく接続される。ゲートＧ
１の第３の入力は線３２上でゲートＧ２の出力に接続さ
れる。ＮＡＮＤゲートＧ２の一方入力は線３４上で検出
器ラッチ回路２４の出力に接続される。ゲートＧ２の他
方入力は線３６上でゲートＧ１の出力に接続される。ゲ
ートＧ２の出力がマスタラッチ１２の出力を規定しかつ
第１のラッチされた信号Ｌ１を与える。
たＮＡＮＤ論理ゲートＧ１およびＧ２からなる。ＮＡＮ
ＤゲートＧ１の一方の入力は線２８上でクリアリング信
号ＣＬを受けるべく接続される。ＮＡＮＤゲートＧ１の
第２の入力はリセット回路２６からのリセット信号／Ｒ
ＥＳＥＴを線３０上で受けるべく接続される。ゲートＧ
１の第３の入力は線３２上でゲートＧ２の出力に接続さ
れる。ＮＡＮＤゲートＧ２の一方入力は線３４上で検出
器ラッチ回路２４の出力に接続される。ゲートＧ２の他
方入力は線３６上でゲートＧ１の出力に接続される。ゲ
ートＧ２の出力がマスタラッチ１２の出力を規定しかつ
第１のラッチされた信号Ｌ１を与える。
【００１４】クロックされたラッチ１４はＮＡＮＤ論理
ゲートＧ３と１対のクロス結合されたＮＡＮＤ論理ゲー
トＧ４およびＧ５とからなる。ＮＡＮＤゲートＧ３は第
１の入力が線３８上で内部クロックパルスＰＨＩ２を受
けるべく接続され、第２の入力が線３２上でマスタラッ
チ１２の出力に接続され、かつ出力が線４０上に接続さ
れる。ＮＡＮＤゲートＧ４も第１の入力が線３２上でマ
スタラッチ１２の出力に接続されかつ第２の入力が線４
２上のゲートＧ５の出力に接続される。ＮＡＮＤゲート
Ｇ５は第１の入力が線４４上でゲートＧ４の出力に接続
され、かつ第２の入力がゲートＧ３の出力に接続され
る。線４２上のゲートＧ５の出力がクロックされたラッ
チ１４の出力を規定しかつ第２のラッチされた信号Ｌ２
を与える。
ゲートＧ３と１対のクロス結合されたＮＡＮＤ論理ゲー
トＧ４およびＧ５とからなる。ＮＡＮＤゲートＧ３は第
１の入力が線３８上で内部クロックパルスＰＨＩ２を受
けるべく接続され、第２の入力が線３２上でマスタラッ
チ１２の出力に接続され、かつ出力が線４０上に接続さ
れる。ＮＡＮＤゲートＧ４も第１の入力が線３２上でマ
スタラッチ１２の出力に接続されかつ第２の入力が線４
２上のゲートＧ５の出力に接続される。ＮＡＮＤゲート
Ｇ５は第１の入力が線４４上でゲートＧ４の出力に接続
され、かつ第２の入力がゲートＧ３の出力に接続され
る。線４２上のゲートＧ５の出力がクロックされたラッ
チ１４の出力を規定しかつ第２のラッチされた信号Ｌ２
を与える。
【００１５】第１のクロックされたハーフ・ラッチ１６
はＮチャネルＭＯＳパストランジスタＮ１とインバータ
Ｉ１およびＩ２とからなる。パストランジスタＮ１はそ
のドレインが線４２上でクロックされたラッチ１４の出
力に接続され、そのソースが線４７上でインバータＩ１
の入力に接続され、かつそのゲートが線４６上で内部ク
ロックパルスＰＨＩ１を受けるべく接続される。線４８
上のインバータＩ１の出力がハーフ・ラッチ１６の出力
を規定しかつ制御信号ＣＳを与える。インバータＩ１の
出力はインバータＩ２の入力に接続される。インバータ
Ｉ２の出力はパストランジスタＮ１のソースに接続され
かつインバータＩ１の入力に接続される。
はＮチャネルＭＯＳパストランジスタＮ１とインバータ
Ｉ１およびＩ２とからなる。パストランジスタＮ１はそ
のドレインが線４２上でクロックされたラッチ１４の出
力に接続され、そのソースが線４７上でインバータＩ１
の入力に接続され、かつそのゲートが線４６上で内部ク
ロックパルスＰＨＩ１を受けるべく接続される。線４８
上のインバータＩ１の出力がハーフ・ラッチ１６の出力
を規定しかつ制御信号ＣＳを与える。インバータＩ１の
出力はインバータＩ２の入力に接続される。インバータ
Ｉ２の出力はパストランジスタＮ１のソースに接続され
かつインバータＩ１の入力に接続される。
【００１６】出力論理回路１８はインバータＩ３、ＮＡ
ＮＤゲート論理ゲートＧ６、およびインバータＩ４から
なる。インバータＩ３は制御信号ＣＳを受けるための線
４８上でハーフ・ラッチ１６の出力に接続されかつその
出力は線５０上でゲートＧ６の第１の入力に接続され
る。ゲートＧ６の第２の入力は線３８上で内部クロック
パルスＰＨＩ２を受けるべく接続される。インバータＩ
４はその入力が線５２上でゲートＧ６の出力に接続さ
れ、かつその出力が同期化された出力パルスＯＵＴＰを
与えるための線５４に接続される。
ＮＤゲート論理ゲートＧ６、およびインバータＩ４から
なる。インバータＩ３は制御信号ＣＳを受けるための線
４８上でハーフ・ラッチ１６の出力に接続されかつその
出力は線５０上でゲートＧ６の第１の入力に接続され
る。ゲートＧ６の第２の入力は線３８上で内部クロック
パルスＰＨＩ２を受けるべく接続される。インバータＩ
４はその入力が線５２上でゲートＧ６の出力に接続さ
れ、かつその出力が同期化された出力パルスＯＵＴＰを
与えるための線５４に接続される。
【００１７】クリアリング回路１９は第２のクロックさ
れたハーフ・ラッチ２０とインバータ２２とを備える。
第２のクロックされたハーフ・ラッチ２０はＮチャネル
ＭＯＳパストランジスタＮ２と、インバータＩ５および
Ｉ６とからなる。パストランジスタＮ２はそのドレイン
が線４８上で第１のハーフ・ラッチ１６の出力に接続さ
れ、そのソースが線５６上でインバータＩ５の入力に接
続され、かつそのゲートが線３８上で内部クロックパル
スＰＨＩ２を受けるべく接続される。線５８上のインバ
ータＩ５の出力がハーフ・ラッチ２０の出力を規定しか
つインバータＩ６の入力に接続される。インバータＩ６
の出力はパストランジスタＮ２のソースに接続されかつ
インバータＩ５の入力に接続される。インバータ２２は
線５８上でハーフ・ラッチ２０の出力に接続され、かつ
その出力が線６０上で内部ノード６２に接続される。イ
ンバータ２２の出力はクリアリング信号ＣＬを与える。
れたハーフ・ラッチ２０とインバータ２２とを備える。
第２のクロックされたハーフ・ラッチ２０はＮチャネル
ＭＯＳパストランジスタＮ２と、インバータＩ５および
Ｉ６とからなる。パストランジスタＮ２はそのドレイン
が線４８上で第１のハーフ・ラッチ１６の出力に接続さ
れ、そのソースが線５６上でインバータＩ５の入力に接
続され、かつそのゲートが線３８上で内部クロックパル
スＰＨＩ２を受けるべく接続される。線５８上のインバ
ータＩ５の出力がハーフ・ラッチ２０の出力を規定しか
つインバータＩ６の入力に接続される。インバータＩ６
の出力はパストランジスタＮ２のソースに接続されかつ
インバータＩ５の入力に接続される。インバータ２２は
線５８上でハーフ・ラッチ２０の出力に接続され、かつ
その出力が線６０上で内部ノード６２に接続される。イ
ンバータ２２の出力はクリアリング信号ＣＬを与える。
【００１８】検出器ラッチ回路２４は１対のクロス結合
されたＮＡＮＤ論理ゲートＧ７およびＧ８ならびにＮＡ
ＮＤ論理ゲートＧ９からなる。ＮＡＮＤゲートＧ７は第
１の入力が線６０上およびノード６２でインバータ２２
の出力に接続される。ゲートＧ７の第２の入力は線６４
上でゲートＧ８の出力に接続される。ゲートＧ８は第１
の入力が線６６上でゲートＧ７の出力に接続され、かつ
第２の入力が線６５上で可変幅を有する同期パルスＩＰ
ＵＬＳＥを受けるべく接続される。ゲートＧ９は第１の
入力が線６６上でゲートＧ８の出力に接続されかつ第２
の入力がまた非同期パルスＩＰＵＬＳＥを受けるべく接
続される。線３４上のゲートＧ９の出力が検出器ラッチ
回路２４の出力を規定し、かつトリガ信号ＴＳを与え
る。
されたＮＡＮＤ論理ゲートＧ７およびＧ８ならびにＮＡ
ＮＤ論理ゲートＧ９からなる。ＮＡＮＤゲートＧ７は第
１の入力が線６０上およびノード６２でインバータ２２
の出力に接続される。ゲートＧ７の第２の入力は線６４
上でゲートＧ８の出力に接続される。ゲートＧ８は第１
の入力が線６６上でゲートＧ７の出力に接続され、かつ
第２の入力が線６５上で可変幅を有する同期パルスＩＰ
ＵＬＳＥを受けるべく接続される。ゲートＧ９は第１の
入力が線６６上でゲートＧ８の出力に接続されかつ第２
の入力がまた非同期パルスＩＰＵＬＳＥを受けるべく接
続される。線３４上のゲートＧ９の出力が検出器ラッチ
回路２４の出力を規定し、かつトリガ信号ＴＳを与え
る。
【００１９】リセット回路２６はインバータＩ７と、Ｐ
チャネルＭＯＳトランジスタＰ１とを備える。インバー
タＩ７はその入力が線６８上でリセット信号ＲＥＳＥＴ
を受けるべく接続され、かつその出力がトランジスタＰ
１のゲートに接続される。インバータＩ７の出力は線３
０上でリセット信号／ＲＥＳＥＴを与える。トランジス
タＰ１はそのソースが電源電位または電圧ＶＣＣに接続
されており、これは典型的には＋５．０ボルトであり、
かつそのドレインが線５６上で第２のハーフ・ラッチ２
０の入力に接続される。
チャネルＭＯＳトランジスタＰ１とを備える。インバー
タＩ７はその入力が線６８上でリセット信号ＲＥＳＥＴ
を受けるべく接続され、かつその出力がトランジスタＰ
１のゲートに接続される。インバータＩ７の出力は線３
０上でリセット信号／ＲＥＳＥＴを与える。トランジス
タＰ１はそのソースが電源電位または電圧ＶＣＣに接続
されており、これは典型的には＋５．０ボルトであり、
かつそのドレインが線５６上で第２のハーフ・ラッチ２
０の入力に接続される。
【００２０】広域幅を有する非同期パルスＩＰＵＬＳＥ
が受信される場合の図１のパルス発生器１０の通常動作
をよりわかりやすくするために、ここで図２（ａ）ない
し（ｊ）に示される波形を参照する。始めに、短い正の
パルスからなるリセット信号ＲＥＳＥＴが時間ｔ０で線
６８に与えられたと仮定する。リセット信号ＲＥＳＥＴ
がローからハイへの遷移を行なう場合、ＮＡＮＤゲート
Ｇ１の出力がハイのまたは論理「１」レベルに設定され
る。非同期パルスＩＰＵＬＳＥは図２（ａ）に示される
時間ｔ０ではローの論理レベルにあるので、ＮＡＮＤゲ
ートＧ９の出力もまたハイのまたは論理「１」レベルに
設定されることになる。これについては図２（ｅ）に示
す。したがって、マスタラッチ１２の出力を規定するゲ
ートＧ２の出力がローレベルにリセットされることにな
る。これについてはさらに図２（ｆ）に示す。マスタラ
ッチ１２の出力からのこのローレベルが今度はクロック
されたラッチ１４の出力を規定するゲートＧ５の出力を
もローの論理レベルにリセットし、これについては図２
（ｇ）に示す。
が受信される場合の図１のパルス発生器１０の通常動作
をよりわかりやすくするために、ここで図２（ａ）ない
し（ｊ）に示される波形を参照する。始めに、短い正の
パルスからなるリセット信号ＲＥＳＥＴが時間ｔ０で線
６８に与えられたと仮定する。リセット信号ＲＥＳＥＴ
がローからハイへの遷移を行なう場合、ＮＡＮＤゲート
Ｇ１の出力がハイのまたは論理「１」レベルに設定され
る。非同期パルスＩＰＵＬＳＥは図２（ａ）に示される
時間ｔ０ではローの論理レベルにあるので、ＮＡＮＤゲ
ートＧ９の出力もまたハイのまたは論理「１」レベルに
設定されることになる。これについては図２（ｅ）に示
す。したがって、マスタラッチ１２の出力を規定するゲ
ートＧ２の出力がローレベルにリセットされることにな
る。これについてはさらに図２（ｆ）に示す。マスタラ
ッチ１２の出力からのこのローレベルが今度はクロック
されたラッチ１４の出力を規定するゲートＧ５の出力を
もローの論理レベルにリセットし、これについては図２
（ｇ）に示す。
【００２１】さらに、ハイの論理レベルにあるリセット
信号ＲＥＳＥＴはトランジスタＰ１をオンすることにな
り、これによりノード６２（図２（ｊ））がまずハイの
論理レベルにされる。ゲートＧ８の出力もまたハイにな
り、線６４上のゲートＧ７の出力はローになる。加え
て、ゲートＧ５の出力でのローは、内部クロックパルス
ＰＨＩ１により、パストランジスタＮ１を通されて、イ
ンバータＩ３の出力に至ることになる。結果として、出
力パルスＯＵＴＰは図２（ｄ）に示されるとおり、時間
ｔ０ではローの論理レベルにある。ここで内部クロック
パルスＰＨＩ１およびＰＨＩ２がそれぞれ図２の（ｂ）
と（ｃ）とに示され双方とも非オーバーラップ型のパル
スである点に留意されたい。
信号ＲＥＳＥＴはトランジスタＰ１をオンすることにな
り、これによりノード６２（図２（ｊ））がまずハイの
論理レベルにされる。ゲートＧ８の出力もまたハイにな
り、線６４上のゲートＧ７の出力はローになる。加え
て、ゲートＧ５の出力でのローは、内部クロックパルス
ＰＨＩ１により、パストランジスタＮ１を通されて、イ
ンバータＩ３の出力に至ることになる。結果として、出
力パルスＯＵＴＰは図２（ｄ）に示されるとおり、時間
ｔ０ではローの論理レベルにある。ここで内部クロック
パルスＰＨＩ１およびＰＨＩ２がそれぞれ図２の（ｂ）
と（ｃ）とに示され双方とも非オーバーラップ型のパル
スである点に留意されたい。
【００２２】時間ｔ１では、非同期パルスＩＰＵＬＳＥ
は図２の（ａ）に示すように、ハイのまたは論理「１」
レベルへ至る。非同期パルスのこの正のエッジ（ローか
らハイへの遷移）は図２の（ｅ）に示されるように、ゲ
ートＧ９の出力をローのまたは論理「０」レベルに変化
させるように検出器ラッチ回路２４により検出されるこ
とになる。線３４上での検出器ラッチ回路２４の出力で
のハイからローへの遷移をトリガ信号ＴＳと呼ぶ。この
トリガ信号ＴＳは今度は、第１のラッチされた信号Ｌ１
を規定するゲートＧ２（線３２）の出力に、図２の
（ｆ）に示されるようなローからハイへの遷移を行なわ
せる。したがって、非同期パルスの正のエッジが検出器
ラッチ回路により検出されておりかつこれはマスタラッ
チ１２の出力でラッチされている。
は図２の（ａ）に示すように、ハイのまたは論理「１」
レベルへ至る。非同期パルスのこの正のエッジ（ローか
らハイへの遷移）は図２の（ｅ）に示されるように、ゲ
ートＧ９の出力をローのまたは論理「０」レベルに変化
させるように検出器ラッチ回路２４により検出されるこ
とになる。線３４上での検出器ラッチ回路２４の出力で
のハイからローへの遷移をトリガ信号ＴＳと呼ぶ。この
トリガ信号ＴＳは今度は、第１のラッチされた信号Ｌ１
を規定するゲートＧ２（線３２）の出力に、図２の
（ｆ）に示されるようなローからハイへの遷移を行なわ
せる。したがって、非同期パルスの正のエッジが検出器
ラッチ回路により検出されておりかつこれはマスタラッ
チ１２の出力でラッチされている。
【００２３】時間ｔ２で内部クロックパルスＰＨＩ２が
ハイに至るとき、ゲートＧ３の出力はローになり、第２
のラッチされた信号Ｌ２を規定するゲートＧ５（線４
２）の出力をハイにすることになる。これについては図
２の（ｇ）に示す。マスタラッチからのハイの状態にあ
る第１のラッチされた信号Ｌ１はクロックされたラッチ
１４内にラッチされることになる。内部クロックパルス
ＰＨＩ１がハイになる時間ｔ３では、ゲートＧ５の出力
でのハイの論理レベルが、パストランジスタＮ１を通
り、インバータＩ１の出力に到達することが可能なよう
にハーフ・ラッチ１６が透明になる。パスゲートＮ１の
出力でのハイレベルと、制御信号ＣＳを規定するインバ
ータＩ１の出力（線４８）での反転された信号がそれぞ
れ図２の（ｈ）および（ｉ）に示される。インバータＩ
３により、線５０上の出力はここでハイの論理レベルに
至る。
ハイに至るとき、ゲートＧ３の出力はローになり、第２
のラッチされた信号Ｌ２を規定するゲートＧ５（線４
２）の出力をハイにすることになる。これについては図
２の（ｇ）に示す。マスタラッチからのハイの状態にあ
る第１のラッチされた信号Ｌ１はクロックされたラッチ
１４内にラッチされることになる。内部クロックパルス
ＰＨＩ１がハイになる時間ｔ３では、ゲートＧ５の出力
でのハイの論理レベルが、パストランジスタＮ１を通
り、インバータＩ１の出力に到達することが可能なよう
にハーフ・ラッチ１６が透明になる。パスゲートＮ１の
出力でのハイレベルと、制御信号ＣＳを規定するインバ
ータＩ１の出力（線４８）での反転された信号がそれぞ
れ図２の（ｈ）および（ｉ）に示される。インバータＩ
３により、線５０上の出力はここでハイの論理レベルに
至る。
【００２４】次の内部クロックパルスＰＨＩ２が時間ｔ
４でハイのレベルに至るとき、線５２上のゲートＧ６の
出力はローになりかつインバータＩ４により反転され図
２の（ｄ）に示されるような出力パルスＯＵＴＰの立上
がり端縁を作成する。クロックパルスＰＨＩ２が時間ｔ
４ａでローのレベルに至るとき、ゲートＧ６の出力が再
びハイのレベルに戻りかつ再びインバータＩ４により反
転されて、線５４上に出力パルスＯＵＴＰの立下がり端
縁を作成する。こうして、この出力パルスＯＵＴＰが内
部クロックパルスＰＨＩ２に同期されたことがわかる。
４でハイのレベルに至るとき、線５２上のゲートＧ６の
出力はローになりかつインバータＩ４により反転され図
２の（ｄ）に示されるような出力パルスＯＵＴＰの立上
がり端縁を作成する。クロックパルスＰＨＩ２が時間ｔ
４ａでローのレベルに至るとき、ゲートＧ６の出力が再
びハイのレベルに戻りかつ再びインバータＩ４により反
転されて、線５４上に出力パルスＯＵＴＰの立下がり端
縁を作成する。こうして、この出力パルスＯＵＴＰが内
部クロックパルスＰＨＩ２に同期されたことがわかる。
【００２５】同時に時間ｔ４では、第２のハーフ・ラッ
チ２０が、線４８上の第１のハーフ・ラッチ１６の出力
でのローの論理レベルが、パストランジスタＮ２を通過
して、インバータＩ５の出力に至ることを可能にするよ
うに透明になる。インバータ２２により、ローの論理ク
リアリング信号ＣＬがノード６２を経由して検出器ラッ
チ２４の入力と、マスタラッチ１２の入力とに与えられ
る。このローの論理クリアリング信号ＣＬについては図
２の（ｊ）に示す。クリアリング信号がローの論理レベ
ルにあるので、検出器ラッチ回路内のゲートＧ７の出力
はハイの論理レベルにされる。非同期パルスＩＰＵＬＳ
Ｅは時間ｔ４で依然としてハイの論理レベルにあるの
で、ゲートＧ８の出力がローの論理レベルに至り、線３
４上のゲートＧ９の出力でのトリガ信号ＴＳを、図２
（ｅ）に示されるようなハイの論理レベルに再び戻す。
チ２０が、線４８上の第１のハーフ・ラッチ１６の出力
でのローの論理レベルが、パストランジスタＮ２を通過
して、インバータＩ５の出力に至ることを可能にするよ
うに透明になる。インバータ２２により、ローの論理ク
リアリング信号ＣＬがノード６２を経由して検出器ラッ
チ２４の入力と、マスタラッチ１２の入力とに与えられ
る。このローの論理クリアリング信号ＣＬについては図
２の（ｊ）に示す。クリアリング信号がローの論理レベ
ルにあるので、検出器ラッチ回路内のゲートＧ７の出力
はハイの論理レベルにされる。非同期パルスＩＰＵＬＳ
Ｅは時間ｔ４で依然としてハイの論理レベルにあるの
で、ゲートＧ８の出力がローの論理レベルに至り、線３
４上のゲートＧ９の出力でのトリガ信号ＴＳを、図２
（ｅ）に示されるようなハイの論理レベルに再び戻す。
【００２６】このクリアリング信号はまたマスタラッチ
１２内のゲートＧ１の出力をハイの論理レベルにする。
検出器ラッチ回路２４の出力もまたハイの論理レベルに
あるので、第１のラッチされた信号Ｌ１を規定するゲー
トＧ２の出力でのマスタラッチの出力はローの論理レベ
ルにリセットされる。これは図２の（ｆ）からわかる。
この状態により、クロックされたラッチ１４の出力（ゲ
ートＧ５の出力）での第２のラッチされた信号Ｌ２を図
２の（ｇ）に示されるようなローのレベルにリセットす
るように、今度はゲートＧ３およびＧ４の出力がハイに
される。
１２内のゲートＧ１の出力をハイの論理レベルにする。
検出器ラッチ回路２４の出力もまたハイの論理レベルに
あるので、第１のラッチされた信号Ｌ１を規定するゲー
トＧ２の出力でのマスタラッチの出力はローの論理レベ
ルにリセットされる。これは図２の（ｆ）からわかる。
この状態により、クロックされたラッチ１４の出力（ゲ
ートＧ５の出力）での第２のラッチされた信号Ｌ２を図
２の（ｇ）に示されるようなローのレベルにリセットす
るように、今度はゲートＧ３およびＧ４の出力がハイに
される。
【００２７】次の内部クロックパルスＰＨＩ１が時間ｔ
５でハイに至るとき、クロックされたラッチ１４からの
ローレベルはパストランジスタＮ１を通って線４７に至
りかつ後に制御信号ＣＳを規定する線４８上のハイの論
理レベルにラッチされる。再び、線４７および４８上の
出力が図２の（ｈ）および（ｉ）に示される。次の内部
クロックパルスＰＨＩ２が時間ｔ６でハイに至るとき、
第１のクロックされたラッチ１６の出力からのハイのレ
ベルは第２のクロックされたハーフ・ラッチ２０および
インバータ２２まで通過されクリアリング信号ＣＬをノ
ード６２でハイの論理レベルにリセットする。時間ｔ７
で発生する現在の広域非同期パルスＩＰＵＬＳＥの負の
または立下がり端縁がパルス発生器の動作に影響を与え
ることがない点に留意されたい。特に、非同期パルスの
時間ｔ７でのハイからローへの遷移が検出器ラッチ２４
の入力に対し何らの影響も与えないので、線３４上の出
力はハイの論理レベルに維持される。したがって、他に
いかなる出来事も発生しないことになる。
５でハイに至るとき、クロックされたラッチ１４からの
ローレベルはパストランジスタＮ１を通って線４７に至
りかつ後に制御信号ＣＳを規定する線４８上のハイの論
理レベルにラッチされる。再び、線４７および４８上の
出力が図２の（ｈ）および（ｉ）に示される。次の内部
クロックパルスＰＨＩ２が時間ｔ６でハイに至るとき、
第１のクロックされたラッチ１６の出力からのハイのレ
ベルは第２のクロックされたハーフ・ラッチ２０および
インバータ２２まで通過されクリアリング信号ＣＬをノ
ード６２でハイの論理レベルにリセットする。時間ｔ７
で発生する現在の広域非同期パルスＩＰＵＬＳＥの負の
または立下がり端縁がパルス発生器の動作に影響を与え
ることがない点に留意されたい。特に、非同期パルスの
時間ｔ７でのハイからローへの遷移が検出器ラッチ２４
の入力に対し何らの影響も与えないので、線３４上の出
力はハイの論理レベルに維持される。したがって、他に
いかなる出来事も発生しないことになる。
【００２８】図３の（ａ）ないし（ｊ）では、図１のパ
ルス発生器１０が狭域幅を有する非同期パルスＩＰＵＬ
ＳＥ１を受ける場合に発生される波形を示す。図３
（ａ）からわかるとおり、非同期パルスＩＰＵＬＳＥ１
の正のエッジはここでも時間ｔ１で発生するが、負のエ
ッジは、内部クロックパルスＰＨＩ２が時間ｔ２でハイ
に至る前に時間ｔ１ａで発生する。しかしながら、非同
期パルスＩＰＵＬＳＥ１のローからハイへの遷移によ
り、線３４上のゲートＧ９の出力でのトリガ信号ＣＳが
ローに至らされ、このローレベルのトリガ信号により第
１のラッチされた信号Ｌ１（ハイ）がマスタラッチ１２
にラッチされることになる。
ルス発生器１０が狭域幅を有する非同期パルスＩＰＵＬ
ＳＥ１を受ける場合に発生される波形を示す。図３
（ａ）からわかるとおり、非同期パルスＩＰＵＬＳＥ１
の正のエッジはここでも時間ｔ１で発生するが、負のエ
ッジは、内部クロックパルスＰＨＩ２が時間ｔ２でハイ
に至る前に時間ｔ１ａで発生する。しかしながら、非同
期パルスＩＰＵＬＳＥ１のローからハイへの遷移によ
り、線３４上のゲートＧ９の出力でのトリガ信号ＣＳが
ローに至らされ、このローレベルのトリガ信号により第
１のラッチされた信号Ｌ１（ハイ）がマスタラッチ１２
にラッチされることになる。
【００２９】したがって、時間ｔ１ａでの非同期パルス
ＩＰＵＬＳＥ１のハイからローへの遷移はゲートＧ９の
出力がハイの論理レベルに戻ることを引起こすだけであ
りかつマスタラッチ１２の動作に影響を与えない。これ
については図３の（ｅ）に示す。マスタラッチ１２のさ
らなる動作は、ノード６２でローレベルクリアリング信
号ＣＬによりリセットされてしまうまで発生しないの
で、残りの出来事および図３の（ｆ）と（ｊ）とに示さ
れる波形は図２の（ｆ）と（ｊ）とを参照して上記に述
べたものと同様である。したがって図３の各（ｆ）と
（ｊ）とに示された動作については詳しい説明を繰り返
さない。しかしながら、出力パルスＯＵＴＰ１が、内部
クロックパルスＰＨＩ２に対して同期された線５４上に
再び作成されることは、当業者には明らかなはずであ
る。その上、線３８上の信号と線４６上の信号とを逆に
することにより内部クロックパルスＰＨＩ１に対して同
期するように出力信号を作成してもよい点を是非理解さ
れたい。
ＩＰＵＬＳＥ１のハイからローへの遷移はゲートＧ９の
出力がハイの論理レベルに戻ることを引起こすだけであ
りかつマスタラッチ１２の動作に影響を与えない。これ
については図３の（ｅ）に示す。マスタラッチ１２のさ
らなる動作は、ノード６２でローレベルクリアリング信
号ＣＬによりリセットされてしまうまで発生しないの
で、残りの出来事および図３の（ｆ）と（ｊ）とに示さ
れる波形は図２の（ｆ）と（ｊ）とを参照して上記に述
べたものと同様である。したがって図３の各（ｆ）と
（ｊ）とに示された動作については詳しい説明を繰り返
さない。しかしながら、出力パルスＯＵＴＰ１が、内部
クロックパルスＰＨＩ２に対して同期された線５４上に
再び作成されることは、当業者には明らかなはずであ
る。その上、線３８上の信号と線４６上の信号とを逆に
することにより内部クロックパルスＰＨＩ１に対して同
期するように出力信号を作成してもよい点を是非理解さ
れたい。
【００３０】上記の詳細な説明から、本件発明が可変幅
の非同期パルスの正のエッジにのみ応答して内部クロッ
クパルスに同期される出力パルスを発生するパルス発生
器を提供することがわかる。このパルス発生器は検出器
ラッチ回路、マスタラッチ、クロックされたラッチ、第
１のクロックされたハーフ・ラッチ、および出力論理回
路を備える。
の非同期パルスの正のエッジにのみ応答して内部クロッ
クパルスに同期される出力パルスを発生するパルス発生
器を提供することがわかる。このパルス発生器は検出器
ラッチ回路、マスタラッチ、クロックされたラッチ、第
１のクロックされたハーフ・ラッチ、および出力論理回
路を備える。
【００３１】現時点で本件発明の好ましい実施例と考え
られるものについて図示しかつ記載したが、この発明の
真の範囲から逸脱することなく様々な変更および修正が
可能であり、かつ等価物でその要素を代用し得る点が当
業者により理解されるであろう。加えて、本件発明の中
心的な範囲から逸脱することなく、本件発明の教示に対
して、特定の状況または材料に適合するべく多くの修正
がなされ得る。したがって、発明は発明を実施するため
に考えられるベストモードとして開示された特定的な実
施例に限られるものではなく、発明が先行の特許請求の
範囲にあるすべての実施例を含むことを意図するもので
ある。
られるものについて図示しかつ記載したが、この発明の
真の範囲から逸脱することなく様々な変更および修正が
可能であり、かつ等価物でその要素を代用し得る点が当
業者により理解されるであろう。加えて、本件発明の中
心的な範囲から逸脱することなく、本件発明の教示に対
して、特定の状況または材料に適合するべく多くの修正
がなされ得る。したがって、発明は発明を実施するため
に考えられるベストモードとして開示された特定的な実
施例に限られるものではなく、発明が先行の特許請求の
範囲にあるすべての実施例を含むことを意図するもので
ある。
【図１】本件発明の原則に従い製作される、パルス発生
器の模式回路図である。
器の模式回路図である。
【図２】（ａ）ないし（ｊ）は図１のパルス発生器の回
路における様々な点での波形であり、これら波形は広域
幅を有する非同期パルスが受信される場合の、装置の動
作を説明する上で役立つものである。
路における様々な点での波形であり、これら波形は広域
幅を有する非同期パルスが受信される場合の、装置の動
作を説明する上で役立つものである。
【図３】（ａ）ないし（ｊ）は図１のパルス発生器回路
の様々な点での波形であり、これら波形は狭域幅を有す
る非同期パルスが受信される場合の、装置の動作を説明
する上で役立つものである。
の様々な点での波形であり、これら波形は狭域幅を有す
る非同期パルスが受信される場合の、装置の動作を説明
する上で役立つものである。
１０…パルス発生器 １２…マスタラッチ １４…クロックされたラッチ １６…第１のクロックされたハーフ・ラッチ １８…出力論理回路 １９…クリアリング回路 ２０…第２のクロックされたハーフ・ラッチ ２２…インバータ ２４…検出器ラッチ回路
Claims (20)
- 【請求項１】 内部クロックパルスに同期される出力パ
ルスを発生するためのパルス発生器であって、 可変幅の非同期パルスの正のエッジにのみ応答して、ロ
ーの論理レベルにラッチされるトリガ信号を発生するた
めの検出器ラッチ回路手段（２４）と、 前記トリガ信号に応答して、ハイの論理レベルにラッチ
される第１のラッチされた信号を発生するためのマスタ
ラッチ手段（１２）と、 前記第１のラッチされた信号および第１の内部クロック
パルス信号に応答して、ハイの論理レベルにラッチされ
る第２のラッチされた信号を発生するクロックされたラ
ッチ手段（１４）と、 前記第２のラッチされた信号と第２の内部クロックパル
ス信号とに応答して制御信号を発生するための第１のク
ロックされたハーフ・ラッチ手段（１６）と、 前記第１の内部クロックパルス信号および前記制御信号
に応答して、制御信号がローの論理レベルにあるとき、
前記第１の内部クロックパルス信号に同期される出力パ
ルス信号を発生するための出力論理回路手段（１８）と
を含む、パルス発生器。 - 【請求項２】 前記マスタラッチ手段（１２）がローの
論理レベルを有するクリアリング信号にさらに応答し
て、前記制御信号がローの論理レベルにラッチされると
き、前記第１のラッチされた信号をローの論理レベルに
リセットする、請求項１に記載のパルス発生器。 - 【請求項３】 前記クロックされたラッチ手段（１４）
が前記第１のラッチされた信号のローの論理レベルに応
答して、前記第２のラッチされた信号をローの論理レベ
ルにリセットする、請求項２の記載のパルス発生器。 - 【請求項４】 前記制御信号と前記第１の内部クロック
パルス信号とに応答して、前記クリアリング信号を発生
するためのクリアリング回路手段（１９）をさらに含
む、請求項３に記載のパルス発生器。 - 【請求項５】 前記検出器ラッチ手段（２４）がまた前
記クリアリング信号のローの論理レベルにも応答して、
前記非同期パルスが依然としてハイの論理レベルに維持
されている場合、前記トリガ信号をハイの論理レベルに
リセットし、前記トリガ信号は、前記クリアリング信号
のローの論理レベルよりも以前に発生した場合には、前
記非同期パルスの負のエッジによりハイの論理レベルに
リセットされる、請求項４に記載のパルス発生器。 - 【請求項６】 前記マスタラッチ手段（１２）が第１お
よび第２のクロス結合されたＮＡＮＤ論理ゲート（Ｇ
１、Ｇ２）を含む、請求項５に記載のパルス発生器。 - 【請求項７】 前記クロックされたラッチ手段（１４）
が第３のＮＡＮＤ論理ゲート（Ｇ３）と、第４および第
５のクロス結合されたＮＡＮＤ論理ゲート（Ｇ４、Ｇ
５）とを含む、請求項６に記載のパルス発生器。 - 【請求項８】 前記第１のクロックされたハーフ・ラッ
チ手段（１６）がパストランジスタ（Ｎ１）と、第１お
よび第２のインバータ（Ｉ１、Ｉ２）とを含む、請求項
７に記載のパルス発生器。 - 【請求項９】 前記出力論理手段（１８）が第３のイン
バータ（Ｉ３）と、第６のＮＡＮＤ論理ゲート（Ｇ６）
と、第４のインバータ（Ｉ４）とを含む、請求項８に記
載のパルス発生器。 - 【請求項１０】 前記クリアリング回路手段（１９）が
第２のクロックされたハーフ・ラッチ（２０）と、第５
のインバータ（２２）とを含む、請求項９に記載のパル
ス発生器。 - 【請求項１１】 前記第２のクロックされたハーフ・ラ
ッチ（２０）がパストランジスタ（Ｎ２）と、第６およ
び第７のインバータ（Ｉ５、Ｉ６）とを含む、請求項１
０に記載のパルス発生器。 - 【請求項１２】 前記検出器ラッチ手段（２４）が第７
および第８のクロス結合されたＮＡＮＤ論理ゲート（Ｇ
７、Ｇ８）と、第９のＮＡＮＤ論理ゲート（Ｇ９）とを
含む、請求項１１に記載のパルス発生器。 - 【請求項１３】 前記マスタラッチ手段（１２）に接続
され、前記第１のラッチされた信号をローの論理レベル
にリセットするためのリセット手段（２６）をさらに含
む、請求項１に記載のパルス発生器。 - 【請求項１４】 前記リセット手段（２６）がまた前記
検出器ラッチ手段（２４）にも結合されて前記トリガ信
号をハイの論理レベルにリセットする、請求項１３に記
載のパルス発生器。 - 【請求項１５】 内部クロックパルスに同期される出力
パルスを発生するためのパルス発生器であって、 可変幅の非同期パルスの正のエッジにのみ応答して、ロ
ーの論理レベルにラッチされるトリガ信号を発生するた
めの検出器ラッチ回路手段（２４）と、 前記トリガ信号に応答して、ハイの論理レベルにラッチ
される第１のラッチされた信号を発生するためのマスタ
ラッチ手段（１２）と、 前記第１のラッチされた信号および第１の内部クロック
パルス信号に応答して、ハイの論理レベルにラッチされ
る第２のラッチされた信号を発生するためのクロックさ
れたラッチ手段（１４）と、 前記第２のラッチされた信号と第２の内部クロックパル
ス信号とに応答して制御信号を発生するための第１のク
ロックされたハーフ・ラッチ手段（１６）と、 前記第１の内部クロックパルス信号と、前記制御信号と
に応答して、制御信号がローの論理レベルにあるとき、
前記第１の内部クロックパルス信号に同期される出力パ
ルス信号を発生するための出力論理回路手段（１８）
と、 前記制御信号と前記第１の内部クロックパルス信号とに
応答して、前記第１のラッチされた信号をローの論理レ
ベルにリセットするクリアリング信号を発生するための
クリアリング回路手段（１９）とを含む、パルス発生
器。 - 【請求項１６】 前記マスタラッチ手段（１２）に接続
されて、前記第１のラッチされた信号をローの論理レベ
ルにリセットするためのリセット手段（２６）をさらに
含む、請求項１５に記載のパルス発生器。 - 【請求項１７】 前記リセット手段（２６）がまた前記
検出器ラッチ手段（２４）にも結合されて、前記トリガ
信号をハイの論理レベルにリセットする、請求項１６に
記載の、パルス発生器。 - 【請求項１８】 内部クロックパルスに同期される出力
パルスを発生するためのパルス発生器であって、 可変幅の非同期パルスの正のエッジにのみ応答して、ロ
ーの論理レベルを有する制御信号を発生するためのラッ
チ手段（２４、１２、１４、１６）と、 前記制御信号と内部クロックパルスとに応答して、内部
クロックパルス信号に同期される出力パルス信号を発生
するための出力論理回路手段（１８）とを含む、パルス
発生器。 - 【請求項１９】 前記ラッチ手段（２４、１２、１４、
１６）がさらにローの論理レベルを有するクリアリング
信号にも応答して、前記制御信号をハイの論理レベルに
リセットする、請求項１８に記載のパルス発生器。 - 【請求項２０】 前記制御信号と前記内部クロックパル
ス信号とに応答して、前記クリアリング信号を発生する
ためのクリアリング回路手段（１９）をさらに含む、請
求項１９に記載のパルス発生器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US666101 | 1991-03-07 | ||
| US07/666,101 US5087835A (en) | 1991-03-07 | 1991-03-07 | Positive edge triggered synchronized pulse generator |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07202686A true JPH07202686A (ja) | 1995-08-04 |
Family
ID=24672827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048931A Withdrawn JPH07202686A (ja) | 1991-03-07 | 1992-03-06 | パルス発生器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5087835A (ja) |
| EP (1) | EP0502732B1 (ja) |
| JP (1) | JPH07202686A (ja) |
| AT (1) | ATE154992T1 (ja) |
| DE (1) | DE69220592T2 (ja) |
| ES (1) | ES2103340T3 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866134B1 (ko) * | 2006-12-28 | 2008-10-31 | 주식회사 하이닉스반도체 | 펄스 발생 회로 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5280203A (en) * | 1992-05-15 | 1994-01-18 | Altera Corporation | Look-ahead asynchronous register set/reset in programmable logic device |
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