JPH07107122A - デジタル信号伝送回路 - Google Patents
デジタル信号伝送回路Info
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- JPH07107122A JPH07107122A JP5249164A JP24916493A JPH07107122A JP H07107122 A JPH07107122 A JP H07107122A JP 5249164 A JP5249164 A JP 5249164A JP 24916493 A JP24916493 A JP 24916493A JP H07107122 A JPH07107122 A JP H07107122A
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- terminal
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Abstract
(57)【要約】
【目的】 波形劣化のないパルス伝送を可能とし、パル
ス巾の短い信号を高速に伝送するデジタル信号伝送回路
を提供する。 【構成】 パルスを入力し、２本の２相信号に変換する
位相変調手段と、位相変調手段によって駆動される第１
及び第２の伝送線と、この第１及び第２の伝送線上の信
号の位相差を検出してパルスに復元する位相デコード手
段とを有するデジタル信号伝送回路。
ス巾の短い信号を高速に伝送するデジタル信号伝送回路
を提供する。 【構成】 パルスを入力し、２本の２相信号に変換する
位相変調手段と、位相変調手段によって駆動される第１
及び第２の伝送線と、この第１及び第２の伝送線上の信
号の位相差を検出してパルスに復元する位相デコード手
段とを有するデジタル信号伝送回路。
Description
【０００１】
【産業上の利用分野】本発明はデジタル信号伝送回路に
関し、特に大きな容量性負荷に接続されかつ大きな配線
容量や配線抵抗を有するグローバルな信号線上を短かい
パルス幅のタイミングパルスを正確に伝送するにあたっ
て有用な伝送回路に関する。
関し、特に大きな容量性負荷に接続されかつ大きな配線
容量や配線抵抗を有するグローバルな信号線上を短かい
パルス幅のタイミングパルスを正確に伝送するにあたっ
て有用な伝送回路に関する。
【０００２】一般に半導体集積回路は局所配置された制
御回路によって生成された共通のパルス群によって制御
されるので、こうしたパルスをチップの所定の回路まで
伝送する伝送回路が必要である。
御回路によって生成された共通のパルス群によって制御
されるので、こうしたパルスをチップの所定の回路まで
伝送する伝送回路が必要である。
【０００３】
【従来の技術】従来のこの種のものとしては、第２図
（ａ）に示すようにパルス入力端子ＳＰを入力としカス
ケード接線された２段のインバータ２０，２１によっ
て、伝送線ＴＬが駆動され、伝送線ＴＬからは適宜配線
が引き出され複数の受信回路２２，２３に入力される構
成となっていた。
（ａ）に示すようにパルス入力端子ＳＰを入力としカス
ケード接線された２段のインバータ２０，２１によっ
て、伝送線ＴＬが駆動され、伝送線ＴＬからは適宜配線
が引き出され複数の受信回路２２，２３に入力される構
成となっていた。
【０００４】
【発明が解決しようとする課題】しかし、こうした構成
においては、伝送線ＴＬが長くまた受信回路が多数有る
場合それらの負荷容量や負荷抵抗によって、図２ (ｂ）
に示すように伝送線ＴＬの遠端でそのパルス波形が入力
端子ＳＰの波形に対して著しく劣化するという問題があ
る。このため高速なパルス伝送が困難であり、特にラッ
チのストローブ信号等に要する巾の短かいパルスを正確
なタイミングで伝送する事が非常に困難であった。こう
した問題を部分的に解決する方法として、図３ (ａ）に
示すように伝送線ＴＬに波形整形回路３０を設ける事も
知られている。この波形整形回路としては例えば図３
(ｂ）に示すようなものがあり、図中のＲＳＴ端子がＬ
レベルである場合、入出力端子ｉｏのＬレベルからＨレ
ベルへの変化がインバータ３１と帰還手段３２とによっ
てより速いものに加速される。しかし、こうした従来の
波形整形回路においては以下の２つの問題がある。その
１つは、ＬレベルからＨレベルへの遷移か、Ｈレベルか
らＬレベルへの遷移のいずれか一方しか加速できない事
である。次にもう１つの問題について述べる。
においては、伝送線ＴＬが長くまた受信回路が多数有る
場合それらの負荷容量や負荷抵抗によって、図２ (ｂ）
に示すように伝送線ＴＬの遠端でそのパルス波形が入力
端子ＳＰの波形に対して著しく劣化するという問題があ
る。このため高速なパルス伝送が困難であり、特にラッ
チのストローブ信号等に要する巾の短かいパルスを正確
なタイミングで伝送する事が非常に困難であった。こう
した問題を部分的に解決する方法として、図３ (ａ）に
示すように伝送線ＴＬに波形整形回路３０を設ける事も
知られている。この波形整形回路としては例えば図３
(ｂ）に示すようなものがあり、図中のＲＳＴ端子がＬ
レベルである場合、入出力端子ｉｏのＬレベルからＨレ
ベルへの変化がインバータ３１と帰還手段３２とによっ
てより速いものに加速される。しかし、こうした従来の
波形整形回路においては以下の２つの問題がある。その
１つは、ＬレベルからＨレベルへの遷移か、Ｈレベルか
らＬレベルへの遷移のいずれか一方しか加速できない事
である。次にもう１つの問題について述べる。
【０００５】例えば図３ (ｂ）の回路においては入出力
端子ｉｏがＬレベルからＨレベルヘ変化した後にＲＳＴ
端子をＨレベルにする事で帰還手段をディスエーブルに
して、次の入出力端子ｉｏのＨレベルからＬレベルへの
遷移に備える必要がある。即ち入出力端子ｉｏのレベル
遷移の度々ＲＳＴ端子のレベルをも遷移させる必要があ
る。
端子ｉｏがＬレベルからＨレベルヘ変化した後にＲＳＴ
端子をＨレベルにする事で帰還手段をディスエーブルに
して、次の入出力端子ｉｏのＨレベルからＬレベルへの
遷移に備える必要がある。即ち入出力端子ｉｏのレベル
遷移の度々ＲＳＴ端子のレベルをも遷移させる必要があ
る。
【０００６】ところが、図３ (ａ）に示すように一般に
上記ＲＳＴ端子は局所配置された制御回路によって、伝
送線ＴＬと同様の長い制御線（ＲＳＴ線）を介して制御
されており、このＲＳＴ線の動作速度の制約から回路全
体の高速化が図れなかった。また、多数の伝送線の各波
形を改善するためには、各波形整形回路の数だけ新たな
制御線を必要とし、チップサイズが大きくなるという問
題があった。このように従来の波形整形回路を用いた伝
送回路においては、伝送線のレベル遷移の後穴の遷移ま
での間に該波形整形回路の帰還手段をイネーブル及びデ
ィスエーブルのいずれかにトグル制御する必要があるた
め、高速なパルス伝送が難かしく、特にパルス巾の短か
いものの伝送は上記帰還手段の制御が間に合わず極めて
困難であった。また新たに多数の配線をも必要とすると
いう問題をも有していた。
上記ＲＳＴ端子は局所配置された制御回路によって、伝
送線ＴＬと同様の長い制御線（ＲＳＴ線）を介して制御
されており、このＲＳＴ線の動作速度の制約から回路全
体の高速化が図れなかった。また、多数の伝送線の各波
形を改善するためには、各波形整形回路の数だけ新たな
制御線を必要とし、チップサイズが大きくなるという問
題があった。このように従来の波形整形回路を用いた伝
送回路においては、伝送線のレベル遷移の後穴の遷移ま
での間に該波形整形回路の帰還手段をイネーブル及びデ
ィスエーブルのいずれかにトグル制御する必要があるた
め、高速なパルス伝送が難かしく、特にパルス巾の短か
いものの伝送は上記帰還手段の制御が間に合わず極めて
困難であった。また新たに多数の配線をも必要とすると
いう問題をも有していた。
【０００７】一方、高速なパルス伝送を実現するために
図４に示すような回路構成とする事も知られている。即
ち伝送線を例えばセグメント１、セグメント２…に多分
割し、各セグメント間に２段のインバータ４１及び４２
から成るリピータを設ける構成である。なお、図の他の
部分において第２図（ａ）と同一のものは同じ記号を付
して説明を略す。こうした構成においては、以下の利点
がある。例えば伝送線を２分割した場合、各セグメント
の分割された伝送線の負荷抵抗及び負荷容量が共に分割
しない場合の１／２になる事から伝送線上の波形の劣化
を小さなものにする事ができる。しかし、伝送線の最遠
端においては、分割前の伝送遅延時間をｔ0 、伝送線の
分割数をｍとし、インバータ各１段の伝播遅延時間をｔ
DINVとすると、分割により新たな伝送遅延時間ｔは、ｔ
〜（１／４）m ｔ0 ＋２（ｍ−１）ｔDINVとなり、リピ
ータの遅延時間のために分割の効果が減殺されるという
問題がある。
図４に示すような回路構成とする事も知られている。即
ち伝送線を例えばセグメント１、セグメント２…に多分
割し、各セグメント間に２段のインバータ４１及び４２
から成るリピータを設ける構成である。なお、図の他の
部分において第２図（ａ）と同一のものは同じ記号を付
して説明を略す。こうした構成においては、以下の利点
がある。例えば伝送線を２分割した場合、各セグメント
の分割された伝送線の負荷抵抗及び負荷容量が共に分割
しない場合の１／２になる事から伝送線上の波形の劣化
を小さなものにする事ができる。しかし、伝送線の最遠
端においては、分割前の伝送遅延時間をｔ0 、伝送線の
分割数をｍとし、インバータ各１段の伝播遅延時間をｔ
DINVとすると、分割により新たな伝送遅延時間ｔは、ｔ
〜（１／４）m ｔ0 ＋２（ｍ−１）ｔDINVとなり、リピ
ータの遅延時間のために分割の効果が減殺されるという
問題がある。
【０００８】本発明は以上に述べた従来回路における、 １）波形劣化のないパルス伝送が難かしい。
【０００９】２）波形整形回路の帰還手段の高速制御が
難かしい。
難かしい。
【００１０】３）リピータの遅延時間のため伝送線分割
による高速化が妨げられる。
による高速化が妨げられる。
【００１１】という問題点を解決し、以下に述べる高速
性に優れたデジタル信号伝送回路を提供し、さらに低消
費電力でチップ上の占有面積の小さなデジタル信号伝送
回路を提供する事を目的とする。即ち、 波形劣化のないパルス伝送を可能とし、パルス巾の
短かい信号を高速に伝送するデジタル信号伝送回路を提
供する。
性に優れたデジタル信号伝送回路を提供し、さらに低消
費電力でチップ上の占有面積の小さなデジタル信号伝送
回路を提供する事を目的とする。即ち、 波形劣化のないパルス伝送を可能とし、パルス巾の
短かい信号を高速に伝送するデジタル信号伝送回路を提
供する。
【００１２】 帰還手段の高速制御の困難さを除去
し、制御用配線が少なく高速な信号伝送を可能とする波
形整形回路及びこれを含むデジタル信号伝送回路を提供
する。
し、制御用配線が少なく高速な信号伝送を可能とする波
形整形回路及びこれを含むデジタル信号伝送回路を提供
する。
【００１３】 リピータの遅延時間を低減し、高速性
の優れたデジタル信号伝送回路を提供する。
の優れたデジタル信号伝送回路を提供する。
【００１４】 伝送線の配線容量及び受信回路の入力
容量によって生じる消費電力を低減したデジタル伝送回
路を提供する。
容量によって生じる消費電力を低減したデジタル伝送回
路を提供する。
【００１５】
【課題を解決するための手段】第１の発明においては、
パルスを入力し２本の２相信号に変換する位相変調手段
と、この位相変調手段によって駆動される第１及び第２
の伝送線と、該第１及び第２の伝送線上の信号の位相差
を検出してパルスに復元する位相デコード手段とを備え
た。
パルスを入力し２本の２相信号に変換する位相変調手段
と、この位相変調手段によって駆動される第１及び第２
の伝送線と、該第１及び第２の伝送線上の信号の位相差
を検出してパルスに復元する位相デコード手段とを備え
た。
【００１６】上記構成においては、各伝送線間の位相差
が伝送線の有する負荷抵抗及び負荷容量の影響を受けに
くい事から、従来のようにパルス巾の短かい信号が伝送
による波形劣化のため失なわれてしまうという事がな
く、送信時のパルス巾とほとんど等しい受信パルスが得
られ、高速なパルス伝送が可能になる。
が伝送線の有する負荷抵抗及び負荷容量の影響を受けに
くい事から、従来のようにパルス巾の短かい信号が伝送
による波形劣化のため失なわれてしまうという事がな
く、送信時のパルス巾とほとんど等しい受信パルスが得
られ、高速なパルス伝送が可能になる。
【００１７】第２の発明においては、逐次的に発生する
ｎ発のパルスを入力しｎ＋１相の多相信号に変換してｎ
＋１本の伝送線へ送出する位相変調手段と、上記ｎ＋１
本の伝送線に接続され送出された各多相信号間の位相差
からｎ発のパルスを復元する位相デコーダとを備え、こ
の位相デコーダは、ｋ番目とｋ＋１番目の伝送線上の信
号の位相差をｋ番目のデコード手段によって検出してｋ
番目のパルスを復元するごとく構成した。
ｎ発のパルスを入力しｎ＋１相の多相信号に変換してｎ
＋１本の伝送線へ送出する位相変調手段と、上記ｎ＋１
本の伝送線に接続され送出された各多相信号間の位相差
からｎ発のパルスを復元する位相デコーダとを備え、こ
の位相デコーダは、ｋ番目とｋ＋１番目の伝送線上の信
号の位相差をｋ番目のデコード手段によって検出してｋ
番目のパルスを復元するごとく構成した。
【００１８】上記構成においては、位相デコーダにおい
て例えばｋ番目の伝送線のレベル遷移がｋ番目の出力の
パルスの立ち下がりとｋ＋１番目の出力のパルスの立ち
上がりのトリガを兼ねる事ができるので、発明１による
効果に加えて、伝送線の本数を低減できチップサイズを
小さくできるという利点がある。さらに、各伝送線の動
作周波数が変調及び復元されるパルスの周波数の１／２
となる事から、信号伝送による消費電力を低減できる。
て例えばｋ番目の伝送線のレベル遷移がｋ番目の出力の
パルスの立ち下がりとｋ＋１番目の出力のパルスの立ち
上がりのトリガを兼ねる事ができるので、発明１による
効果に加えて、伝送線の本数を低減できチップサイズを
小さくできるという利点がある。さらに、各伝送線の動
作周波数が変調及び復元されるパルスの周波数の１／２
となる事から、信号伝送による消費電力を低減できる。
【００１９】第３の発明においては、複数の伝送線とこ
れに接続される波形整形回路を備えるデジタル信号伝送
回路において、上記波形整形回路を次のように構成し
た。即ち、入出力端子ｉｏとこの入出力端子ｉｏの信号
を反転して出力端子ｏに出力するインバータと、上記出
力端子ｏの信号を再度反転して入出力端子ｉｏの電位変
化を加速させる帰還手段と、該帰還手段に接続されこの
帰還動作をイネーブルあるいはディスエーブルにする制
御端子ｇとを備えて構成した。また、上記波形整形回路
を次のように接続した。
れに接続される波形整形回路を備えるデジタル信号伝送
回路において、上記波形整形回路を次のように構成し
た。即ち、入出力端子ｉｏとこの入出力端子ｉｏの信号
を反転して出力端子ｏに出力するインバータと、上記出
力端子ｏの信号を再度反転して入出力端子ｉｏの電位変
化を加速させる帰還手段と、該帰還手段に接続されこの
帰還動作をイネーブルあるいはディスエーブルにする制
御端子ｇとを備えて構成した。また、上記波形整形回路
を次のように接続した。
【００２０】即ちｋ番目の波形整形回路の入出力端子ｉ
ｏをｋ番目の伝送線に接続し、制御端子ｇをｋ＋１番目
の伝送線に接続した。上記構成においては、各波形整形
回路ごとに新たに制御線を設ける必要性がないのでチッ
プサイズの低減が図れる。
ｏをｋ番目の伝送線に接続し、制御端子ｇをｋ＋１番目
の伝送線に接続した。上記構成においては、各波形整形
回路ごとに新たに制御線を設ける必要性がないのでチッ
プサイズの低減が図れる。
【００２１】また、ｋ番目の波形整形回路の帰還を制御
する信号もまたｋ＋１番目の波形整形回路によってその
波形が急峻なものに改善されるので、高速なデジタル信
号の伝送が実現できる。
する信号もまたｋ＋１番目の波形整形回路によってその
波形が急峻なものに改善されるので、高速なデジタル信
号の伝送が実現できる。
【００２２】第４の発明においては、発明３の波形整形
回路を入出力端子ｉｏに入力が接続され出力端子ｏにそ
の出力の接続されたインバータと、出力端子ｏに第１の
入力端子が接続され制御端子ｇに第２の入力端子が接続
され入出力端子ｉｏにその出力が接続される帰還手段と
で構成し、この帰還手段を以下のごとくに構成した。
回路を入出力端子ｉｏに入力が接続され出力端子ｏにそ
の出力の接続されたインバータと、出力端子ｏに第１の
入力端子が接続され制御端子ｇに第２の入力端子が接続
され入出力端子ｉｏにその出力が接続される帰還手段と
で構成し、この帰還手段を以下のごとくに構成した。
【００２３】即ち、出力端子と第１の電位供給端子との
間に直列に接続した第１及び第２のＮＭＯＳトランジス
タと、出力端子と第２の電位供給端子との間に直列に接
続した第１及び第２のＰＭＯＳトランジスタとで構成
し、上記第１のＮＭＯＳのゲートと第１のＰＭＯＳのゲ
ートとを第１の入力端子に接続し、上記第２のＮＭＯＳ
のゲートと第２のＰＭＯＳのゲートとを第２の入力端子
に接続して構成した。
間に直列に接続した第１及び第２のＮＭＯＳトランジス
タと、出力端子と第２の電位供給端子との間に直列に接
続した第１及び第２のＰＭＯＳトランジスタとで構成
し、上記第１のＮＭＯＳのゲートと第１のＰＭＯＳのゲ
ートとを第１の入力端子に接続し、上記第２のＮＭＯＳ
のゲートと第２のＰＭＯＳのゲートとを第２の入力端子
に接続して構成した。
【００２４】上記構成においては、各伝送線のＬレベル
からＨレベルへの遷移とＨレベルからＬレベルへの遷移
の両方向の遷移を加速する事ができ、高速なデジタル信
号の伝送が可能となる。
からＨレベルへの遷移とＨレベルからＬレベルへの遷移
の両方向の遷移を加速する事ができ、高速なデジタル信
号の伝送が可能となる。
【００２５】第５の発明においては、発明３の波形整形
回路を入出力端子ｉｏに入力が接続され出力端子ｏにそ
の出力の接続されたインバータと、出力端子ｏに第１の
入力端子が接続され制御端子ｇに第２の入力端子が接続
され入出力端子ｉｏにその出力が接続される帰還手段と
で構成し、この帰還手段を以下のごとくに構成した。
回路を入出力端子ｉｏに入力が接続され出力端子ｏにそ
の出力の接続されたインバータと、出力端子ｏに第１の
入力端子が接続され制御端子ｇに第２の入力端子が接続
され入出力端子ｉｏにその出力が接続される帰還手段と
で構成し、この帰還手段を以下のごとくに構成した。
【００２６】即ち、出力端子と第１の電位供給端子との
間に接続されたＮＭＯＳトランジスタと、出力端子と第
２の電位供給端子との間に接続されたＰＭＯＳトランジ
スタと、上記ＮＭＯＳトランジスタのゲートに出力の接
続されたＮＯＲゲートと、上記ＰＭＯＳトランジスタの
ゲートに出力の接続されたＮＡＮＤゲートとを備え、上
記ＮＯＲゲートの第１の入力端子と上記ＮＡＮＤゲート
の第１の入力端子とを該帰還手段の第１の入力端子に接
続し、上記ＮＯＲゲートの第２の入力端子と上記ＮＡＮ
Ｄゲートの第２の入力端子とを該帰還手段の第２の入力
端子に接続して構成した。
間に接続されたＮＭＯＳトランジスタと、出力端子と第
２の電位供給端子との間に接続されたＰＭＯＳトランジ
スタと、上記ＮＭＯＳトランジスタのゲートに出力の接
続されたＮＯＲゲートと、上記ＰＭＯＳトランジスタの
ゲートに出力の接続されたＮＡＮＤゲートとを備え、上
記ＮＯＲゲートの第１の入力端子と上記ＮＡＮＤゲート
の第１の入力端子とを該帰還手段の第１の入力端子に接
続し、上記ＮＯＲゲートの第２の入力端子と上記ＮＡＮ
Ｄゲートの第２の入力端子とを該帰還手段の第２の入力
端子に接続して構成した。
【００２７】上記構成においては、電流駆動能力のより
大きな帰還手段が得られる事から、発明４のものと比べ
て、より改善された急峻な波形が得られ、より高速なデ
ジタル信号伝送が可能となる。
大きな帰還手段が得られる事から、発明４のものと比べ
て、より改善された急峻な波形が得られ、より高速なデ
ジタル信号伝送が可能となる。
【００２８】第６の発明においては、複数の伝送線とこ
れに接続される波形整形回路を備えるデジタル信号伝送
回路において、上記波形整形回路を発明の３、４、５に
おけるものと同様に構成し、この波形整形回路を以下の
ように接続した。即ち、ｋ番目の波形整形回路の入出力
端子ｉｏをｋ番目の伝送線に接続し、制御端子ｇをイン
バータを介してｋ＋１番目の波形整形回路の出力端子ｏ
と接続した。
れに接続される波形整形回路を備えるデジタル信号伝送
回路において、上記波形整形回路を発明の３、４、５に
おけるものと同様に構成し、この波形整形回路を以下の
ように接続した。即ち、ｋ番目の波形整形回路の入出力
端子ｉｏをｋ番目の伝送線に接続し、制御端子ｇをイン
バータを介してｋ＋１番目の波形整形回路の出力端子ｏ
と接続した。
【００２９】上記構成においては、発明３において述べ
た効果に加えて以下の効果がある。即ち制御端子ｇの入
力容量が各伝送線の負荷容量と切り離されるので、波形
整形回路の帰還手段に電流駆動能力の高いトランジスタ
を用いても伝送線の負荷を重くする怖れがない。従って
発明３のものより高速なデジタル信号の伝送が実現でき
る。
た効果に加えて以下の効果がある。即ち制御端子ｇの入
力容量が各伝送線の負荷容量と切り離されるので、波形
整形回路の帰還手段に電流駆動能力の高いトランジスタ
を用いても伝送線の負荷を重くする怖れがない。従って
発明３のものより高速なデジタル信号の伝送が実現でき
る。
【００３０】第７の発明においては、位相変調手段と、
この位相変調手段によって駆動される複数の伝送線と、
これらの伝送線に接続される位相デコード手段を備える
デジタル信号伝送回路において、上記各伝送線を複数の
セグメントに分割し各セグメント間をリピータとして働
らく１段のインバータを介して接続した。
この位相変調手段によって駆動される複数の伝送線と、
これらの伝送線に接続される位相デコード手段を備える
デジタル信号伝送回路において、上記各伝送線を複数の
セグメントに分割し各セグメント間をリピータとして働
らく１段のインバータを介して接続した。
【００３１】上記構成においては、伝送線上の各信号を
全て反転した場合でも位相デコード手段の出力応答に変
化のない事から、どのセグメントに接続された位相デコ
ード手段の出力端子においても同じ受信パルスが得られ
る。よって本発明では従来の２段のインバータを要する
リピータに対してリピータの伝播遅延時間が半分近くに
低減でき、伝送線の分割による高速化が減殺される事な
く、高速なデジタル信号伝送が実現できる。
全て反転した場合でも位相デコード手段の出力応答に変
化のない事から、どのセグメントに接続された位相デコ
ード手段の出力端子においても同じ受信パルスが得られ
る。よって本発明では従来の２段のインバータを要する
リピータに対してリピータの伝播遅延時間が半分近くに
低減でき、伝送線の分割による高速化が減殺される事な
く、高速なデジタル信号伝送が実現できる。
【００３２】第８の発明においては位相変調手段と、こ
の位相変調手段によって駆動される複数の伝送線とこれ
らの伝送線に接続される位相デコード手段を備えるデジ
タル信号伝送回路において、上記各伝送線を複数のセグ
メントに分割し、各セグメント間に発明の４もしくは発
明５における波形整形回路を設け以下のように接続し
た。即ち、ｊ番目のセグメントの一端と上記波形整形回
路の入出力端子ｉｏとを接続し、上記波形整形回路の出
力端子ｏとｊ＋１番目のセグメントの一端とを接続し
た。前述したごとく波形整形回路は入出力端子ｉｏと出
力端子ｏの間にインバータを備えて構成されているので
発明７と同様に伝送線の分割による効果的な高速化が達
成でき、また、発明３、４、５、６において述べたよう
に、波形整形回路との効果により、各伝送線のセグメン
トにおける信号波形がより急峻なものに改善される。し
かも、この構成においては、以下に述べる如く各発明の
単独の実施では得られない効果が有る。
の位相変調手段によって駆動される複数の伝送線とこれ
らの伝送線に接続される位相デコード手段を備えるデジ
タル信号伝送回路において、上記各伝送線を複数のセグ
メントに分割し、各セグメント間に発明の４もしくは発
明５における波形整形回路を設け以下のように接続し
た。即ち、ｊ番目のセグメントの一端と上記波形整形回
路の入出力端子ｉｏとを接続し、上記波形整形回路の出
力端子ｏとｊ＋１番目のセグメントの一端とを接続し
た。前述したごとく波形整形回路は入出力端子ｉｏと出
力端子ｏの間にインバータを備えて構成されているので
発明７と同様に伝送線の分割による効果的な高速化が達
成でき、また、発明３、４、５、６において述べたよう
に、波形整形回路との効果により、各伝送線のセグメン
トにおける信号波形がより急峻なものに改善される。し
かも、この構成においては、以下に述べる如く各発明の
単独の実施では得られない効果が有る。
【００３３】即ち、伝送線上の信号のレベル遷移の周期
を送出復元されるパルスの巾より充分長くできるので、
パルス巾の短かいものを伝送する場合にも波形整形回路
の帰還手段の制御が確実に行なえる。従って極めて高速
なデジタル信号の伝送が達成される。
を送出復元されるパルスの巾より充分長くできるので、
パルス巾の短かいものを伝送する場合にも波形整形回路
の帰還手段の制御が確実に行なえる。従って極めて高速
なデジタル信号の伝送が達成される。
【００３４】
【作用】以下説明したように第１〜第８の発明によれ
ば、 波形劣化のないパルス伝送を可能とし、パルス巾の
短かい信号を高速に伝送することができる。
ば、 波形劣化のないパルス伝送を可能とし、パルス巾の
短かい信号を高速に伝送することができる。
【００３５】 帰還手段の高速制御の困難さを除去
し、制御用配線が少なく高速な信号伝送が可能となる。
し、制御用配線が少なく高速な信号伝送が可能となる。
【００３６】 リピータの遅延時間を低減し、高速性
を優れたものとすることができる。
を優れたものとすることができる。
【００３７】 伝送線の配線容量及び受信回路の入力
容量によって生じる消費電力を低減させることができ
る。
容量によって生じる消費電力を低減させることができ
る。
【００３８】
【実施例】図１は発明１のデジタル信号伝送回路の一実
施例であって、位相変調手段１０とこれによって駆動さ
れる２本の伝送線ＴＬ1 及びＴＬ2 と、この伝送線ＴＬ
1，ＴＬ2 に接続される複数の位相デコード手段１１
１，１１２とで構成されている。位相変調手段１０はパ
ルス入力端子ＳＰと初期設定端子ＩＮＴと伝送線ＴＬ1
に接続される第１の出力端子ｏ1 と伝送線ＴＬ2 に接続
される第２の出力端子ｏ2 とポジライブ・エッジＴ型フ
リップ・フロップ１０１ (以下フリップ・フロップをＦ
／Ｆと記す）とネガティブ・エッジＴ型Ｆ／Ｆ１０２と
を備え、以下のように構成されている。即ち上記ポジテ
ィブ・エッジＴ型Ｆ／Ｆ１０１のリセット端子Ｒとネガ
ティブ・エッジＴ型Ｆ／Ｆ１０２のリセット端子Ｒとが
上記初期設定端子ＩＮＴに接続され、ポジティブ・エッ
ジＴ型Ｆ／Ｆ１０１のクロック端子ＣＫとネガティブ・
エッジＴ型Ｆ／Ｆ１０２のクロック端子ＣＫＢとが上記
パルス入力端子ＳＰと接続され、ポジティブ・エッジＴ
型Ｆ／Ｆ１０１の出力端子ｏが上記第１の入力端子ｏ1
に、ネガティブ・エッジＴ型Ｆ／Ｆ１０２の出力端子ｏ
が上記第２の出力端子ｏ2 に接続されて構成されてい
る。各位相デコード手段１１１，１１２，…は伝送線Ｔ
Ｌ1 ，ＴＬ2 に入力の接続された排他論理和ゲートＥＸ
により構成され、この排他論理和ゲートＥＸの出力が位
相デコード手段１１１，１１２，…の各出力ＤＰ11，Ｄ
Ｐ12…に接続されている。なお図示しないが、上記位相
デコード手段の各出力ＤＰ11，ＤＰ12，…が受信回路を
駆動している。
施例であって、位相変調手段１０とこれによって駆動さ
れる２本の伝送線ＴＬ1 及びＴＬ2 と、この伝送線ＴＬ
1，ＴＬ2 に接続される複数の位相デコード手段１１
１，１１２とで構成されている。位相変調手段１０はパ
ルス入力端子ＳＰと初期設定端子ＩＮＴと伝送線ＴＬ1
に接続される第１の出力端子ｏ1 と伝送線ＴＬ2 に接続
される第２の出力端子ｏ2 とポジライブ・エッジＴ型フ
リップ・フロップ１０１ (以下フリップ・フロップをＦ
／Ｆと記す）とネガティブ・エッジＴ型Ｆ／Ｆ１０２と
を備え、以下のように構成されている。即ち上記ポジテ
ィブ・エッジＴ型Ｆ／Ｆ１０１のリセット端子Ｒとネガ
ティブ・エッジＴ型Ｆ／Ｆ１０２のリセット端子Ｒとが
上記初期設定端子ＩＮＴに接続され、ポジティブ・エッ
ジＴ型Ｆ／Ｆ１０１のクロック端子ＣＫとネガティブ・
エッジＴ型Ｆ／Ｆ１０２のクロック端子ＣＫＢとが上記
パルス入力端子ＳＰと接続され、ポジティブ・エッジＴ
型Ｆ／Ｆ１０１の出力端子ｏが上記第１の入力端子ｏ1
に、ネガティブ・エッジＴ型Ｆ／Ｆ１０２の出力端子ｏ
が上記第２の出力端子ｏ2 に接続されて構成されてい
る。各位相デコード手段１１１，１１２，…は伝送線Ｔ
Ｌ1 ，ＴＬ2 に入力の接続された排他論理和ゲートＥＸ
により構成され、この排他論理和ゲートＥＸの出力が位
相デコード手段１１１，１１２，…の各出力ＤＰ11，Ｄ
Ｐ12…に接続されている。なお図示しないが、上記位相
デコード手段の各出力ＤＰ11，ＤＰ12，…が受信回路を
駆動している。
【００３９】次に動作について説明する。図５は、上記
発明１の一実施例であるデジタル信号伝送回路の各ノー
ドの動作波形である。動作の開始にあたって、まずＩＮ
Ｔ端子に正のパルスが加えられ各Ｆ／Ｆは初期化され、
伝送線ＴＬ1 ，ＴＬ2 は共にレベル状態となり、デコー
ド手段の各出力ＤＰ11，ＤＰ12…は全てＬレベルとなっ
ている。この初期化は例えば回路へ電源が投入された直
後に１度なされればよい。ここで図のようにパルス入力
端子ＳＰに１発目のパルスＰ1 が印加されると、伝送線
ＴＬ1 のレベルは該パルスＰ1 のポジティブ・エッジで
ＬレベルからＨレベルへと遷移し、伝送線ＴＬ2 のレベ
ルは該パルスＰ1 のネガティブ・エッジでＬレベルから
Ｈレベルへと遷移する。よって、伝送線ＴＬ1 と伝送線
ＴＬ2 の信号間には入力パルスＰ1 のパルス巾に等しい
時間ｔに対応した位相差が生じ、この位相差が検出され
て位相デコード手段の各出力ＤＰ11，ＤＰ12，…にパル
ス巾ｔの受信パルスＰ1 ′が得られる。パルス入力端子
ＳＰに２発目のパルスＰ2が印加されると、伝送線ＴＬ
1 のレベルは該パルスＰ2 のポジティブ・エッジでＨレ
ベルからＬレベルへと遷移し、伝送線ＴＬ2 のレベルは
該パルスＰ2 のネガティブ・エッジでＨレベルからＬレ
ベルへと遷移する。よってこの場合においても伝送線Ｔ
Ｌ1 と伝送線ＴＬ2 の信号間には入力パルスＰ2 に対応
した位相差が生じ、位相デコード手段の各出力ＤＰ11，
ＤＰ12，…に受信パルスＰ2 ′が得られる。
発明１の一実施例であるデジタル信号伝送回路の各ノー
ドの動作波形である。動作の開始にあたって、まずＩＮ
Ｔ端子に正のパルスが加えられ各Ｆ／Ｆは初期化され、
伝送線ＴＬ1 ，ＴＬ2 は共にレベル状態となり、デコー
ド手段の各出力ＤＰ11，ＤＰ12…は全てＬレベルとなっ
ている。この初期化は例えば回路へ電源が投入された直
後に１度なされればよい。ここで図のようにパルス入力
端子ＳＰに１発目のパルスＰ1 が印加されると、伝送線
ＴＬ1 のレベルは該パルスＰ1 のポジティブ・エッジで
ＬレベルからＨレベルへと遷移し、伝送線ＴＬ2 のレベ
ルは該パルスＰ1 のネガティブ・エッジでＬレベルから
Ｈレベルへと遷移する。よって、伝送線ＴＬ1 と伝送線
ＴＬ2 の信号間には入力パルスＰ1 のパルス巾に等しい
時間ｔに対応した位相差が生じ、この位相差が検出され
て位相デコード手段の各出力ＤＰ11，ＤＰ12，…にパル
ス巾ｔの受信パルスＰ1 ′が得られる。パルス入力端子
ＳＰに２発目のパルスＰ2が印加されると、伝送線ＴＬ
1 のレベルは該パルスＰ2 のポジティブ・エッジでＨレ
ベルからＬレベルへと遷移し、伝送線ＴＬ2 のレベルは
該パルスＰ2 のネガティブ・エッジでＨレベルからＬレ
ベルへと遷移する。よってこの場合においても伝送線Ｔ
Ｌ1 と伝送線ＴＬ2 の信号間には入力パルスＰ2 に対応
した位相差が生じ、位相デコード手段の各出力ＤＰ11，
ＤＰ12，…に受信パルスＰ2 ′が得られる。
【００４０】このように大きな負荷抵抗及び負荷容量を
有する伝送線上に直接パルスを伝送するのでなく、多相
信号に一度変換して伝送するので、各伝送線上の信号の
周波数を送出、受信するパルスのものに対して１／２に
でき、より高い周波数のパルス伝送が実現できる。また
伝送線の負荷容量や負荷抵抗による各伝送線の信号波形
の劣化は同程度のものとなるため、伝送線間の信号の位
相差そのものの負荷抵抗や負荷容量による影響は小さ
く、入力パルスとほぼ同じパルス巾の受信パルスが得ら
れる。
有する伝送線上に直接パルスを伝送するのでなく、多相
信号に一度変換して伝送するので、各伝送線上の信号の
周波数を送出、受信するパルスのものに対して１／２に
でき、より高い周波数のパルス伝送が実現できる。また
伝送線の負荷容量や負荷抵抗による各伝送線の信号波形
の劣化は同程度のものとなるため、伝送線間の信号の位
相差そのものの負荷抵抗や負荷容量による影響は小さ
く、入力パルスとほぼ同じパルス巾の受信パルスが得ら
れる。
【００４１】従って、短かいパルス巾のものをも波形劣
化なく受信する事が可能であり、高速なデジタル信号の
伝送が実現できる。
化なく受信する事が可能であり、高速なデジタル信号の
伝送が実現できる。
【００４２】図６ (ａ）は発明２の一実施例であるデジ
タル信号伝送回路の回路図である。回路は逐次的に発生
されるｎ発のパルスを入力するパルス入力端子ＳＰ0 ，
ＳＰ1 ，…ＳＰn と、これらのパルス入力端子に接続さ
れる位相変調手段６００と、位相変調手段６００によっ
て駆動されるｎ＋１本の伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬ
n+1 とこれら伝送線に接続される複数の位相デコーダ６
１１，６１２，…とで構成されている。位相変調手段６
００は、１／２分周回路として働くポジティブ・エッジ
Ｔ型Ｆ／Ｆ６０１，６０２，…を備え、このうちｎケの
Ｆ／Ｆのクロック端子ＣＫが対応するパルス入力端子Ｓ
Ｐ0 ，ＳＰ1 ，…ＳＰn にそれぞれ直接に接続されてい
る。また、パルス入力端子ＳＰn に接続されｎ発目のパ
ルスに続いて逐次的にｎ＋１発目のダミーパルスを発生
するダミーパルス発生手段ＤＰＧが設けられこのダミー
パルス発生手段ＤＰＧの出力がｎ＋１番目のＦ／Ｆのク
ロック端子ＣＫに接続されている。このダミーパルス発
生手段ＤＰＧは例えば遅延回路等によって実現される。
また、ｎ＋１ケのＦ／Ｆのリセット端子Ｒが共通に初期
化のためのＩＮＴ端子に接続されている。
タル信号伝送回路の回路図である。回路は逐次的に発生
されるｎ発のパルスを入力するパルス入力端子ＳＰ0 ，
ＳＰ1 ，…ＳＰn と、これらのパルス入力端子に接続さ
れる位相変調手段６００と、位相変調手段６００によっ
て駆動されるｎ＋１本の伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬ
n+1 とこれら伝送線に接続される複数の位相デコーダ６
１１，６１２，…とで構成されている。位相変調手段６
００は、１／２分周回路として働くポジティブ・エッジ
Ｔ型Ｆ／Ｆ６０１，６０２，…を備え、このうちｎケの
Ｆ／Ｆのクロック端子ＣＫが対応するパルス入力端子Ｓ
Ｐ0 ，ＳＰ1 ，…ＳＰn にそれぞれ直接に接続されてい
る。また、パルス入力端子ＳＰn に接続されｎ発目のパ
ルスに続いて逐次的にｎ＋１発目のダミーパルスを発生
するダミーパルス発生手段ＤＰＧが設けられこのダミー
パルス発生手段ＤＰＧの出力がｎ＋１番目のＦ／Ｆのク
ロック端子ＣＫに接続されている。このダミーパルス発
生手段ＤＰＧは例えば遅延回路等によって実現される。
また、ｎ＋１ケのＦ／Ｆのリセット端子Ｒが共通に初期
化のためのＩＮＴ端子に接続されている。
【００４３】各位相デコーダは、図６ (ｂ）に示すよう
にｎケの排他論理和ゲートＥＸ1 ，ＥＸ2 ，…ＥＸn か
ら構成され、ｋ番目の排他論理和ゲートＥＸk の第１の
入力がｋ番目の伝送線ＴＬk に、第２の入力がｋ＋１番
目の伝送線ＴＬk+1 にそれぞれ接続され、これらの排他
論理和ゲートの各出力は位相デコーダの対応する各出力
端子ＤＰ1 ，ＤＰ2 ，…ＤＰn に接続されている。な
お、上記位相デコーダの各出力端子が各受信回路に接続
されて用いられる。
にｎケの排他論理和ゲートＥＸ1 ，ＥＸ2 ，…ＥＸn か
ら構成され、ｋ番目の排他論理和ゲートＥＸk の第１の
入力がｋ番目の伝送線ＴＬk に、第２の入力がｋ＋１番
目の伝送線ＴＬk+1 にそれぞれ接続され、これらの排他
論理和ゲートの各出力は位相デコーダの対応する各出力
端子ＤＰ1 ，ＤＰ2 ，…ＤＰn に接続されている。な
お、上記位相デコーダの各出力端子が各受信回路に接続
されて用いられる。
【００４４】図７は、上記発明２のデジタル信号伝送回
路のタイミングチャートである。回路は、上記ＩＮＴ端
子により動作開始時点で初期化されているものとする。
本実施例においては、ｎケのパルス入力端子ＳＰ1 ，Ｓ
Ｐ2 ，…ＳＰn には図のように各動作サイクルごとにパ
ルスＰ1 ，Ｐ2 ，…が逐次的に印加される。
路のタイミングチャートである。回路は、上記ＩＮＴ端
子により動作開始時点で初期化されているものとする。
本実施例においては、ｎケのパルス入力端子ＳＰ1 ，Ｓ
Ｐ2 ，…ＳＰn には図のように各動作サイクルごとにパ
ルスＰ1 ，Ｐ2 ，…が逐次的に印加される。
【００４５】位相変調手段は、これらの各パルスのポジ
ティブ・エッジで各伝送線のレベルを遷移させる。この
結果伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬn+1 には図のように
入力パルスの時系列に対応して位相シフトされたｎ＋１
相の信号が得られ、この多相信号は位相デコーダによっ
て例えば動作サイクル１においては次のようにデコード
される。即ち、伝送線ＴＬ1 の波形のポジティブ・エッ
ジにより出力端子、ＤＰ1 のレベルが立ちあげられ
る。次に伝送線ＴＬ2 の波形のポジティブ・エッジに
より出力端子ＤＰ1 のレベルが立ち下げられ、出力端子
ＤＰ2 のレベルが立ち上げられる。
ティブ・エッジで各伝送線のレベルを遷移させる。この
結果伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬn+1 には図のように
入力パルスの時系列に対応して位相シフトされたｎ＋１
相の信号が得られ、この多相信号は位相デコーダによっ
て例えば動作サイクル１においては次のようにデコード
される。即ち、伝送線ＴＬ1 の波形のポジティブ・エッ
ジにより出力端子、ＤＰ1 のレベルが立ちあげられ
る。次に伝送線ＴＬ2 の波形のポジティブ・エッジに
より出力端子ＤＰ1 のレベルが立ち下げられ、出力端子
ＤＰ2 のレベルが立ち上げられる。
【００４６】次に伝送線ＴＬ3 の波形のポジティブ・エ
ッジにより出力端子ＤＰ2 のレベルが立ち下げられ、
出力端子ＤＰ3 のレベルが立ち上げられる。
ッジにより出力端子ＤＰ2 のレベルが立ち下げられ、
出力端子ＤＰ3 のレベルが立ち上げられる。
【００４７】このようにして各出力端子ＤＰ1 ，Ｄ
Ｐ2 ，…ＤＰn において受信パルスＰ1′，Ｐ2 ′，…
Ｐn ′が得られる。なお、動作サイクル２においては上
記説明における伝送線の波形のエッジの極性をネガティ
ブに置き替えて全く同様な動作がなされ、そのサイクル
の終了後、回路は再び動作サイクル１の開始状態へと移
行する。
Ｐ2 ，…ＤＰn において受信パルスＰ1′，Ｐ2 ′，…
Ｐn ′が得られる。なお、動作サイクル２においては上
記説明における伝送線の波形のエッジの極性をネガティ
ブに置き替えて全く同様な動作がなされ、そのサイクル
の終了後、回路は再び動作サイクル１の開始状態へと移
行する。
【００４８】この構成においても、各パルスを多相信号
に変換して伝送する事から波形劣化のない受信パルスが
得られ高速なデジタル信号の伝送が可能である。さら
に、上記構成の位相デコーダにおいては前述したごと
く、ｋ番目の伝送線上の信号レベルの遷移をｋ番目の出
力のレベルの立ち下げとｋ＋１番目の出力のレベルの立
ち上げに用いたので、ｎ＋１本の伝送線によってｎ発の
パルス伝送が可能である。従ってｎ発のパルスの伝送に
２ｎ本の伝送線を必要とする発明１のものに対して大幅
に配線線を低減でき、回路面積の小さなものが実現でき
る。また、各伝送線の総負荷容量をＣとし、伝送線の信
号の電圧振幅をＶとすると、伝送線上の信号の周波数は
送出受信される各パルスの周波数ｆの１／２となる事か
ら、伝送による消費電流ＩｃｃはＩｃｃ＝（ｎ＋１）ｆ
ＣＶ／２で与えられる。一方、従来の回路における消費
電流はＩｃｃ′＝ｎｆＣＶとなり、本発明においては従
来のものの約１／２の消費電流でパルスの伝送を行なう
事が可能となる。
に変換して伝送する事から波形劣化のない受信パルスが
得られ高速なデジタル信号の伝送が可能である。さら
に、上記構成の位相デコーダにおいては前述したごと
く、ｋ番目の伝送線上の信号レベルの遷移をｋ番目の出
力のレベルの立ち下げとｋ＋１番目の出力のレベルの立
ち上げに用いたので、ｎ＋１本の伝送線によってｎ発の
パルス伝送が可能である。従ってｎ発のパルスの伝送に
２ｎ本の伝送線を必要とする発明１のものに対して大幅
に配線線を低減でき、回路面積の小さなものが実現でき
る。また、各伝送線の総負荷容量をＣとし、伝送線の信
号の電圧振幅をＶとすると、伝送線上の信号の周波数は
送出受信される各パルスの周波数ｆの１／２となる事か
ら、伝送による消費電流ＩｃｃはＩｃｃ＝（ｎ＋１）ｆ
ＣＶ／２で与えられる。一方、従来の回路における消費
電流はＩｃｃ′＝ｎｆＣＶとなり、本発明においては従
来のものの約１／２の消費電流でパルスの伝送を行なう
事が可能となる。
【００４９】図８ (ａ）は発明３の一実施例であるデジ
タル信号伝送回路の回路図である。回路は逐次的にその
レベルが遷移するｎケの入力信号を印加するためのｎケ
の入力端子ＩＮ1 ，ＩＮ2 ，…ＩＮn とこれに接続され
る例えば２段のインバータより成るドライバＤＶ1 ，Ｄ
Ｖ2 ，…ＤＶn と、このドライバによって各々駆動され
るｎ本の伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬn と、各伝送線
の遠端に接続されるｎ個の波形整形回路ＳＨ1 ，Ｓ
Ｈ2 ，…ＳＨn とで構成されている。また上記伝送線Ｔ
Ｌ1 ，ＴＬ2 ，…には図示しないが適宜受信回路が接続
される。各波形整形回路は、例えば同図中に示すような
従来のものと同一の回路でもよく、入出力端子ｉｏとこ
れと入力との接続されたインバータ３１とこのインバー
タ３１の出力に接続される出力端子ｏと、帰還手段３２
とを備え、帰還手段３２の第１の入力が上記出力端子ｏ
に、帰還手段の第２の入力が該波形整形回路の入力端子
ｇに、帰還手段３２の出力が該波形整形回路の入出力端
子ｉｏに接続されている。この帰還手段３２は例えば出
力と電位供給端子Ｖｃｃとの間に直列に設けられたＰＭ
ＯＳトランジスタ（以下ＰＭＯＳと記す）３３及び３４
とで構成され、ＰＭＯＳ３３のゲートが該帰還手段３２
の第１の入力端子１にＰＭＯＳ３４のゲートが該帰還手
段３２の第２の入力端子２に接続されている。これらの
波形整形回路は次のように接続されている。即ち、ｋ
（＜ｎ）番目の波形整形回路ＳＨk の入出力端子ｉｏが
ｋ番目の伝送線ＴＬk に接続され制御端子ｇがｋ＋１番
目の伝送線ＴＬk+1 に接続されている。さらにｎ番目の
波形整形回路ＳＨn の入出力端子ｉｏが１番目の波形整
形回路の出力端子ｏに接続されている。
タル信号伝送回路の回路図である。回路は逐次的にその
レベルが遷移するｎケの入力信号を印加するためのｎケ
の入力端子ＩＮ1 ，ＩＮ2 ，…ＩＮn とこれに接続され
る例えば２段のインバータより成るドライバＤＶ1 ，Ｄ
Ｖ2 ，…ＤＶn と、このドライバによって各々駆動され
るｎ本の伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬn と、各伝送線
の遠端に接続されるｎ個の波形整形回路ＳＨ1 ，Ｓ
Ｈ2 ，…ＳＨn とで構成されている。また上記伝送線Ｔ
Ｌ1 ，ＴＬ2 ，…には図示しないが適宜受信回路が接続
される。各波形整形回路は、例えば同図中に示すような
従来のものと同一の回路でもよく、入出力端子ｉｏとこ
れと入力との接続されたインバータ３１とこのインバー
タ３１の出力に接続される出力端子ｏと、帰還手段３２
とを備え、帰還手段３２の第１の入力が上記出力端子ｏ
に、帰還手段の第２の入力が該波形整形回路の入力端子
ｇに、帰還手段３２の出力が該波形整形回路の入出力端
子ｉｏに接続されている。この帰還手段３２は例えば出
力と電位供給端子Ｖｃｃとの間に直列に設けられたＰＭ
ＯＳトランジスタ（以下ＰＭＯＳと記す）３３及び３４
とで構成され、ＰＭＯＳ３３のゲートが該帰還手段３２
の第１の入力端子１にＰＭＯＳ３４のゲートが該帰還手
段３２の第２の入力端子２に接続されている。これらの
波形整形回路は次のように接続されている。即ち、ｋ
（＜ｎ）番目の波形整形回路ＳＨk の入出力端子ｉｏが
ｋ番目の伝送線ＴＬk に接続され制御端子ｇがｋ＋１番
目の伝送線ＴＬk+1 に接続されている。さらにｎ番目の
波形整形回路ＳＨn の入出力端子ｉｏが１番目の波形整
形回路の出力端子ｏに接続されている。
【００５０】次に動作について述べる。図９は、本実施
例の動作の一部を示す電圧波形である。動作初期におい
ては各伝送線は全てＬレベルとなっている。従ってｎ番
目の波形整形回路ＳＨn 以外のものの制御端子ｇはＬレ
ベルであり、１〜ｎ−１番目までの波形整形回路の帰還
手段の各ＰＭＯＳ３４がオンしており、即ち帰還手段が
イネーブルにされている。一方ｎ番目の波形整形回路Ｓ
Ｈn の制御端子ｇはＨレベルであり帰還手段はディスエ
ーブルにされている。ここで伝送線ＴＬ1 のレベルが立
ち上がり始めると波形整形回路ＳＨ1 の出力端子ｏはＨ
レベルからＬレベルに変化し、インバータ３１とイネー
ブル状態の該波形整形回路ＳＨ1 の帰還手段３２によっ
て入出力端子ｉｏ及びこれと接続する伝送線ＴＬ1 に正
帰還がかかりそのレベルの変化が加速され波形は急峻に
立ち上がる。また、同時にｎ番目の波形整形回路ＳＨn
の帰還手段がイネーブルにされる。次に伝送線ＴＬ2 の
レベルが立ち上がり始めると同様に波形整形回路ＳＨ2
によってその変化が加速されて波形に急峻に立ち上が
る。一方、伝送線ＴＬ2 がＨレベルとなる事で、波形整
形回路ＳＨ1 の帰還手段はディスエーブルにされる。こ
のようにして各伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬn のＬレ
ベルからＨレベルへの遷移が加速される。全ての伝送線
のレベルがＨレベルになった時点でｎ番目の波形整形回
路を除く他のものの帰還手段はディスエーブルに変化し
ている。次に伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬn におい
て、ＨレベルからＬレベルへの遷移が順番に行なわれ
る。
例の動作の一部を示す電圧波形である。動作初期におい
ては各伝送線は全てＬレベルとなっている。従ってｎ番
目の波形整形回路ＳＨn 以外のものの制御端子ｇはＬレ
ベルであり、１〜ｎ−１番目までの波形整形回路の帰還
手段の各ＰＭＯＳ３４がオンしており、即ち帰還手段が
イネーブルにされている。一方ｎ番目の波形整形回路Ｓ
Ｈn の制御端子ｇはＨレベルであり帰還手段はディスエ
ーブルにされている。ここで伝送線ＴＬ1 のレベルが立
ち上がり始めると波形整形回路ＳＨ1 の出力端子ｏはＨ
レベルからＬレベルに変化し、インバータ３１とイネー
ブル状態の該波形整形回路ＳＨ1 の帰還手段３２によっ
て入出力端子ｉｏ及びこれと接続する伝送線ＴＬ1 に正
帰還がかかりそのレベルの変化が加速され波形は急峻に
立ち上がる。また、同時にｎ番目の波形整形回路ＳＨn
の帰還手段がイネーブルにされる。次に伝送線ＴＬ2 の
レベルが立ち上がり始めると同様に波形整形回路ＳＨ2
によってその変化が加速されて波形に急峻に立ち上が
る。一方、伝送線ＴＬ2 がＨレベルとなる事で、波形整
形回路ＳＨ1 の帰還手段はディスエーブルにされる。こ
のようにして各伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬn のＬレ
ベルからＨレベルへの遷移が加速される。全ての伝送線
のレベルがＨレベルになった時点でｎ番目の波形整形回
路を除く他のものの帰還手段はディスエーブルに変化し
ている。次に伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬn におい
て、ＨレベルからＬレベルへの遷移が順番に行なわれ
る。
【００５１】前述したようにこの時点で波形整形回路Ｓ
Ｈ1 ，ＳＨ2 ，…ＳＨn-1 の帰還はディスエーブル状態
になっているため、伝送線のレベル遷移が帰還手段から
の電流流入によって妨げられる事なく、比較的高速な遷
移がなされる。また、伝送線ＴＬ1 がＨレベルからＬレ
ベルへ変化した時点でｎ番目の波形整形回路の帰還手段
もディスエーブルにされるので、伝送線ＴＬn のＨレベ
ルからＬレベルへの遷移についても同様である。
Ｈ1 ，ＳＨ2 ，…ＳＨn-1 の帰還はディスエーブル状態
になっているため、伝送線のレベル遷移が帰還手段から
の電流流入によって妨げられる事なく、比較的高速な遷
移がなされる。また、伝送線ＴＬ1 がＨレベルからＬレ
ベルへ変化した時点でｎ番目の波形整形回路の帰還手段
もディスエーブルにされるので、伝送線ＴＬn のＨレベ
ルからＬレベルへの遷移についても同様である。
【００５２】以上のごとく本実施例においてはｎ個の信
号の伝送においてｋ番目の伝送信号の波形整形を行なう
回路の制御をｋ＋１番目の伝送信号を用いて行なう事か
ら、波形整形回路の制御のために新たにｎ本の制御線を
設ける必要がなく、回路面積を小さくできる。また、上
記波形整形回路の制御信号自体も他の波形整形回路によ
って互いに急峻な波形のものに改善される事から、高速
なデジタル信号の伝送が実現できる。
号の伝送においてｋ番目の伝送信号の波形整形を行なう
回路の制御をｋ＋１番目の伝送信号を用いて行なう事か
ら、波形整形回路の制御のために新たにｎ本の制御線を
設ける必要がなく、回路面積を小さくできる。また、上
記波形整形回路の制御信号自体も他の波形整形回路によ
って互いに急峻な波形のものに改善される事から、高速
なデジタル信号の伝送が実現できる。
【００５３】図１０ (ａ）は発明４の一実施例であるデ
ジタル信号伝送回路の回路図であって、本実施例におい
ては発明３の実施例である図８のものに対して各伝送線
ＴＬ1 ，ＴＬ2 ，…ＴＬn の遠端に接続される初期設定
手段ＩＮＴＣ1 ，ＩＮＴＣ2，…ＩＮＴＣn を新たに設
けると共に、各波形整形回路は図１０ (ｂ）に示すごと
く構成される。即ち、入出力端子ｉｏとこれを入力とす
るインバータ１０１とこのインバータ１０１の出力と接
続される出力端子ｏと帰還手段１０２とで構成され、帰
還手段１０２の第１の入力端子が該波形整形回路の出力
端子ｏに第２の入出端子が該波形回路の制御端子ｇに出
力端子が該波形整形回路の入出力端子ｉｏに接続されて
いる。この帰還手段１０２は、出力端子と電位供給端子
Ｖｓｓとの間に直列接続されたＮＭＯＳ１０３及びＮＭ
ＯＳ１０４と、出力端子と電位供給端子Ｖｃｃとの間に
直列に接続されたＰＭＯＳ１０５及びＰＭＯＳ１０６で
構成され、ＮＭＯＳ１０３のゲートとＰＭＯＳ１０５の
ゲートとが第１の入力端子に、ＮＭＯＳ１０４のゲート
とＰＭＯＳ１０６のゲートとが第２の入力端子にそれぞ
れ接続されている。一方、上記初期設定手段ＩＮＴ
Ｃ1 ，ＩＮＴＣ2 ，…ＩＮＴＣn は例えば図１０ (ａ）
に示すように各伝送線と電位供給端子Ｖｓｓとの間に設
けられたＮＭＯＳであって、全ての初期設定手段のＮＭ
ＯＳのゲートが共通に端子ＩＮＴに接続されている。な
お、同図の他の部分は発明３の実施例の図８のものと同
じであるので説明を略す。
ジタル信号伝送回路の回路図であって、本実施例におい
ては発明３の実施例である図８のものに対して各伝送線
ＴＬ1 ，ＴＬ2 ，…ＴＬn の遠端に接続される初期設定
手段ＩＮＴＣ1 ，ＩＮＴＣ2，…ＩＮＴＣn を新たに設
けると共に、各波形整形回路は図１０ (ｂ）に示すごと
く構成される。即ち、入出力端子ｉｏとこれを入力とす
るインバータ１０１とこのインバータ１０１の出力と接
続される出力端子ｏと帰還手段１０２とで構成され、帰
還手段１０２の第１の入力端子が該波形整形回路の出力
端子ｏに第２の入出端子が該波形回路の制御端子ｇに出
力端子が該波形整形回路の入出力端子ｉｏに接続されて
いる。この帰還手段１０２は、出力端子と電位供給端子
Ｖｓｓとの間に直列接続されたＮＭＯＳ１０３及びＮＭ
ＯＳ１０４と、出力端子と電位供給端子Ｖｃｃとの間に
直列に接続されたＰＭＯＳ１０５及びＰＭＯＳ１０６で
構成され、ＮＭＯＳ１０３のゲートとＰＭＯＳ１０５の
ゲートとが第１の入力端子に、ＮＭＯＳ１０４のゲート
とＰＭＯＳ１０６のゲートとが第２の入力端子にそれぞ
れ接続されている。一方、上記初期設定手段ＩＮＴ
Ｃ1 ，ＩＮＴＣ2 ，…ＩＮＴＣn は例えば図１０ (ａ）
に示すように各伝送線と電位供給端子Ｖｓｓとの間に設
けられたＮＭＯＳであって、全ての初期設定手段のＮＭ
ＯＳのゲートが共通に端子ＩＮＴに接続されている。な
お、同図の他の部分は発明３の実施例の図８のものと同
じであるので説明を略す。
【００５４】次に動作の説明を行なう。まず波形整形回
路の動作について述べる。この波形整形回路は入出力端
子ｉｏにおけるＬレベルからＨレベルへの遷移とＨレベ
ルからＬレベルへの遷移とのいずれの遷移をも以下のよ
うに加速する事ができる。制御端子ｇがＬレベルであれ
ばＰＭＯＳ１０６がオンでありＮＭＯＳ１０４がオフで
あるから、入出力端子ｉｏのＬレベルからＨレベルへの
遷移に対する正帰還がイネーブルされ、一方Ｈレベルか
らＬレベルへの遷移に対する正帰還がディスエーブルに
され、入出力端子ｉｏにおいて急峻な立ち上がりの波形
が得られる。また、制御端子ｇがＨレベルになると、Ｐ
ＭＯＳ１０６がオフしＮＭＯＳ１０４がオンとなる。よ
って、入出力端子ｉｏのＬレベルからＨレベルへの遷移
に対する正帰還がディスエーブルされ、一方Ｈレベルか
らＬレベルへの遷移に対する正帰還がイネーブルにさ
れ、入出力端子ｉｏにおいて急峻な立ち下がりの波形が
得られる。
路の動作について述べる。この波形整形回路は入出力端
子ｉｏにおけるＬレベルからＨレベルへの遷移とＨレベ
ルからＬレベルへの遷移とのいずれの遷移をも以下のよ
うに加速する事ができる。制御端子ｇがＬレベルであれ
ばＰＭＯＳ１０６がオンでありＮＭＯＳ１０４がオフで
あるから、入出力端子ｉｏのＬレベルからＨレベルへの
遷移に対する正帰還がイネーブルされ、一方Ｈレベルか
らＬレベルへの遷移に対する正帰還がディスエーブルに
され、入出力端子ｉｏにおいて急峻な立ち上がりの波形
が得られる。また、制御端子ｇがＨレベルになると、Ｐ
ＭＯＳ１０６がオフしＮＭＯＳ１０４がオンとなる。よ
って、入出力端子ｉｏのＬレベルからＨレベルへの遷移
に対する正帰還がディスエーブルされ、一方Ｈレベルか
らＬレベルへの遷移に対する正帰還がイネーブルにさ
れ、入出力端子ｉｏにおいて急峻な立ち下がりの波形が
得られる。
【００５５】次にデジタル信号伝送回路全体の動作につ
いて述べる。図１１は、本実施の回路の一部動作波形で
ある。回路動作の開始時点では端子ＩＮＴに正のパルス
が印加され各伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬn はＬレベ
ルに初期化される。この初期化は例えば回路へ電源を投
入した直後に少なくとも１度行なえばよいので、動作速
度を律速する怖れはない。この状態では、波形整形回路
ＳＨ1 ，ＳＨ2 ，…ＳＨn-1 においては入出力端子ｉｏ
のＬからＨレベルへの遷移に対する正帰還がイネーブル
されている。よって伝送線ＴＬ1 のレベルが上がり始め
るとその変化が波形整形回路ＳＨ1 で加速され急峻な立
ち上がりの波形が得られる。また、この結果、波形整形
回路ＳＨn においても入出力端子ｉｏのＬからＨレベル
への遷移に対する正帰還がイネーブルされる。次に、伝
送線ＴＬ2 のレベルが上がり始めると、その変化が波形
整形回路ＳＨ2 で加速される。こうして伝送線ＴＬ2 が
Ｈレベルになると、波形整形回路ＳＨ1 においては、入
出力端子ｉｏのＬからＨレベルへの遷移に対する正帰還
がディスエーブルされ、ＨからＬレベルへの遷移がイネ
ーブルにされる。同様に伝送線ＴＬ3 ，ＴＬ4 ，…ＴＬ
n のレベル遷移が高速になされる。全ての伝送線がＨレ
ベルへと変化した時点では、波形整形回路ＳＨ1 ，ＳＨ
2 ，…ＳＨn-1 はそれぞれの入出力端子ｉｏのＨからＬ
レベルへの遷移に対する正帰還がイネーブルされた状態
になっている。
いて述べる。図１１は、本実施の回路の一部動作波形で
ある。回路動作の開始時点では端子ＩＮＴに正のパルス
が印加され各伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬn はＬレベ
ルに初期化される。この初期化は例えば回路へ電源を投
入した直後に少なくとも１度行なえばよいので、動作速
度を律速する怖れはない。この状態では、波形整形回路
ＳＨ1 ，ＳＨ2 ，…ＳＨn-1 においては入出力端子ｉｏ
のＬからＨレベルへの遷移に対する正帰還がイネーブル
されている。よって伝送線ＴＬ1 のレベルが上がり始め
るとその変化が波形整形回路ＳＨ1 で加速され急峻な立
ち上がりの波形が得られる。また、この結果、波形整形
回路ＳＨn においても入出力端子ｉｏのＬからＨレベル
への遷移に対する正帰還がイネーブルされる。次に、伝
送線ＴＬ2 のレベルが上がり始めると、その変化が波形
整形回路ＳＨ2 で加速される。こうして伝送線ＴＬ2 が
Ｈレベルになると、波形整形回路ＳＨ1 においては、入
出力端子ｉｏのＬからＨレベルへの遷移に対する正帰還
がディスエーブルされ、ＨからＬレベルへの遷移がイネ
ーブルにされる。同様に伝送線ＴＬ3 ，ＴＬ4 ，…ＴＬ
n のレベル遷移が高速になされる。全ての伝送線がＨレ
ベルへと変化した時点では、波形整形回路ＳＨ1 ，ＳＨ
2 ，…ＳＨn-1 はそれぞれの入出力端子ｉｏのＨからＬ
レベルへの遷移に対する正帰還がイネーブルされた状態
になっている。
【００５６】次に、伝送線ＴＬ1 ，ＴＬ2 ，…ＴＬn に
おいてＨレベルからＬレベルへの遷移が順番に行なわれ
るが、前述したように波形整形回路ＳＨ1 ，ＳＨ2 ，…
ＳＨn-1 は各入力端子ｉｏのＨからＬレベルへの遷移を
加速する状態になっているので、いずれの伝送線上でも
急峻な立ち下がりの波形が得られる。また、波形整形回
路ＳＨn についても、伝送線ＴＬ1 がＬレベルになった
時点でその入出力端子ｉｏのＨからＬレベルへの遷移を
加速する状態へと変化し、伝送線ＴＬn でも他と同様な
高速な立ち下がり波形が得られる。
おいてＨレベルからＬレベルへの遷移が順番に行なわれ
るが、前述したように波形整形回路ＳＨ1 ，ＳＨ2 ，…
ＳＨn-1 は各入力端子ｉｏのＨからＬレベルへの遷移を
加速する状態になっているので、いずれの伝送線上でも
急峻な立ち下がりの波形が得られる。また、波形整形回
路ＳＨn についても、伝送線ＴＬ1 がＬレベルになった
時点でその入出力端子ｉｏのＨからＬレベルへの遷移を
加速する状態へと変化し、伝送線ＴＬn でも他と同様な
高速な立ち下がり波形が得られる。
【００５７】このように、本実施例では発明３の効果に
加えて、伝送線の立ち上がり及び立ち下がりのいずれに
おいても急峻な波形が得られて、高速なデジタル信号の
伝送が達成される。
加えて、伝送線の立ち上がり及び立ち下がりのいずれに
おいても急峻な波形が得られて、高速なデジタル信号の
伝送が達成される。
【００５８】発明の５においては、発明４の一実施例で
ある図１０ (ａ）のデジタル信号伝送回路において各波
形整形回路ＳＨ1 ，ＳＨ2 ，…ＳＨn は図１２ (ａ）の
ごとくに構成される。即ち入出力端子ｉｏとこれを入力
するインバータ１０１とインバータ１０１の出力と接続
される出力端子ｏと、帰還手段１２２とで構成され、帰
還手段１２２の第１の入力端子と該波形整形回路の出力
端子とが接続され、第２の入力端子と該波形整形回路の
制御端子ｇとが接続され、その出力と該波形整形回路の
入出力端子ｉｏとが接続されている。また、上記帰還手
段１２２は以下のように構成される。即ち出力端子と電
位供給端子Ｖｓｓとの間に接続されたＮＭＯＳ１２３
と、出力端子と電子供給端子Ｖｃｃとの間に接続された
ＰＭＯＳ１２４と、上記ＮＭＯＳ１２３のゲートにその
出力の接続されたＮＯＲゲート１２５と、上記ＰＭＯＳ
１２４のゲートにその出力の接続されたＮＡＮＤゲート
１２６とで構成され、ＮＯＲゲート１２５の第１の入力
とＮＡＮＤゲート１２６の第１の入力とが該帰還手段の
第１の入力端子に、ＮＯＲゲート１２５の第２の入力と
ＮＡＮＤゲート１２６の第２の入力とが該帰還手段の第
２の入力端子に接続されている。
ある図１０ (ａ）のデジタル信号伝送回路において各波
形整形回路ＳＨ1 ，ＳＨ2 ，…ＳＨn は図１２ (ａ）の
ごとくに構成される。即ち入出力端子ｉｏとこれを入力
するインバータ１０１とインバータ１０１の出力と接続
される出力端子ｏと、帰還手段１２２とで構成され、帰
還手段１２２の第１の入力端子と該波形整形回路の出力
端子とが接続され、第２の入力端子と該波形整形回路の
制御端子ｇとが接続され、その出力と該波形整形回路の
入出力端子ｉｏとが接続されている。また、上記帰還手
段１２２は以下のように構成される。即ち出力端子と電
位供給端子Ｖｓｓとの間に接続されたＮＭＯＳ１２３
と、出力端子と電子供給端子Ｖｃｃとの間に接続された
ＰＭＯＳ１２４と、上記ＮＭＯＳ１２３のゲートにその
出力の接続されたＮＯＲゲート１２５と、上記ＰＭＯＳ
１２４のゲートにその出力の接続されたＮＡＮＤゲート
１２６とで構成され、ＮＯＲゲート１２５の第１の入力
とＮＡＮＤゲート１２６の第１の入力とが該帰還手段の
第１の入力端子に、ＮＯＲゲート１２５の第２の入力と
ＮＡＮＤゲート１２６の第２の入力とが該帰還手段の第
２の入力端子に接続されている。
【００５９】上記構成の論理的な動作自体は発明４のも
のと全く同一であり、各伝送線において先の説明と同様
に急峻な波形が得られる。また、本発明４の構成におい
ては、必要な素子数が多い反面次のような新たな効果が
得られる。即ち、本実施例の波形整形回路においては、
入出力端子ｉｏと各電位供給端子Ｖｃｃ及びＶｓｓとの
間にはそれぞれＰＭＯＳ１２４及びＮＭＯＳ１２３が一
個ずつ接続されているのみであるので、２個のＭＯＳが
直列に接続されている発明３のものよりも、より高い電
流駆動能力が得られる。従って、発明４のものよりもよ
り優れた高速性能が得られる。
のと全く同一であり、各伝送線において先の説明と同様
に急峻な波形が得られる。また、本発明４の構成におい
ては、必要な素子数が多い反面次のような新たな効果が
得られる。即ち、本実施例の波形整形回路においては、
入出力端子ｉｏと各電位供給端子Ｖｃｃ及びＶｓｓとの
間にはそれぞれＰＭＯＳ１２４及びＮＭＯＳ１２３が一
個ずつ接続されているのみであるので、２個のＭＯＳが
直列に接続されている発明３のものよりも、より高い電
流駆動能力が得られる。従って、発明４のものよりもよ
り優れた高速性能が得られる。
【００６０】（発明５の変形例１）図１２ (ｂ）は発明
５における波形整形回路の別な実施例であり、図１２
(ａ）の回路のＰＭＯＳ１２４のゲートと電位供給端子
Ｖｃｃとの間に初期設定手段ＩＮＴＰを新たに設けた。
この初期設定手段ＩＮＴＰは例えばＰＭＯＳ１２５であ
ってそのゲートが全ての波形整形回路について共通に初
期設定端子ＩＮＴに接続されている。
５における波形整形回路の別な実施例であり、図１２
(ａ）の回路のＰＭＯＳ１２４のゲートと電位供給端子
Ｖｃｃとの間に初期設定手段ＩＮＴＰを新たに設けた。
この初期設定手段ＩＮＴＰは例えばＰＭＯＳ１２５であ
ってそのゲートが全ての波形整形回路について共通に初
期設定端子ＩＮＴに接続されている。
【００６１】本実施例においては、上記のごとく各波形
整形回路ごとに初期設定手段を設けたので図１３の各伝
送線に接続された初期設定手段ＩＮＴＣ1 、ＩＮＴ
Ｃ2 、…ＩＮＴＣn を除去でき以下のような利点があ
る。即ち、初期設定において、該初期設定手段は、大き
な負荷抵抗及び負荷容量を有する伝送線を直接駆動する
必要がなく各々波形整形回路の帰還手段のＭＯＳトラン
ジスタの一部を駆動するのみでよい。従って速やかな初
期設定が可能である。
整形回路ごとに初期設定手段を設けたので図１３の各伝
送線に接続された初期設定手段ＩＮＴＣ1 、ＩＮＴ
Ｃ2 、…ＩＮＴＣn を除去でき以下のような利点があ
る。即ち、初期設定において、該初期設定手段は、大き
な負荷抵抗及び負荷容量を有する伝送線を直接駆動する
必要がなく各々波形整形回路の帰還手段のＭＯＳトラン
ジスタの一部を駆動するのみでよい。従って速やかな初
期設定が可能である。
【００６２】（発明５の変形例２）図１２ (ｃ）は発明
５における波形整形回路の別な実施例であり、図１２
(ａ）の回路のＮＡＮＤゲート１２６を３入力ＮＡＮＤ
ゲートに変え、第３の入力を初期設定端子ＩＮＩＴに接
続した。こうする事で初期設定時の貫通電流が防止でき
前記実施例のものに対して消費電力を低減できる。
５における波形整形回路の別な実施例であり、図１２
(ａ）の回路のＮＡＮＤゲート１２６を３入力ＮＡＮＤ
ゲートに変え、第３の入力を初期設定端子ＩＮＩＴに接
続した。こうする事で初期設定時の貫通電流が防止でき
前記実施例のものに対して消費電力を低減できる。
【００６３】図１３ (ａ）は発明６におけるデジタル信
号伝送回路の一実施例であって、ｎ本の伝送線と、発明
３、４、５において述べたごとく構成されたｎ個の波形
整形回路とｎ−１個のインバータとが以下のごとく接続
されている。即ち、ｋ（＜ｎ）番目の波形整形回路ＳＨ
k の入出力端子ｉｏがｋ番目の伝送線ＴＬk に接続さ
れ、その制御端子ｇがインバータＩＮＶk の出力と接続
されこのインバータＩＮＶk の入力がｋ＋１番目の波形
整形回路ＳＨk+1 の出力端子ｏに接続されるとともに、
ｎ番目の波形整形回路ＳＨn の入出力端子ｉｏがｎ番目
の伝送線ＴＬn に接続されその制御端子ｇがインバータ
ＩＮＶn を介して１番目の伝送線ＴＬ1 に接続されてい
る。また必要なら、各伝送線に初期設定手段ＩＮＴ
Ｃ1 ，ＩＮＴＣ2 ，…ＩＮＴＣn が接続される。
号伝送回路の一実施例であって、ｎ本の伝送線と、発明
３、４、５において述べたごとく構成されたｎ個の波形
整形回路とｎ−１個のインバータとが以下のごとく接続
されている。即ち、ｋ（＜ｎ）番目の波形整形回路ＳＨ
k の入出力端子ｉｏがｋ番目の伝送線ＴＬk に接続さ
れ、その制御端子ｇがインバータＩＮＶk の出力と接続
されこのインバータＩＮＶk の入力がｋ＋１番目の波形
整形回路ＳＨk+1 の出力端子ｏに接続されるとともに、
ｎ番目の波形整形回路ＳＨn の入出力端子ｉｏがｎ番目
の伝送線ＴＬn に接続されその制御端子ｇがインバータ
ＩＮＶn を介して１番目の伝送線ＴＬ1 に接続されてい
る。また必要なら、各伝送線に初期設定手段ＩＮＴ
Ｃ1 ，ＩＮＴＣ2 ，…ＩＮＴＣn が接続される。
【００６４】本実施例の論理的動作は、先に説明した発
明３、４、５のものと同様である。なぜなら、例えばｋ
番目の波形整形回路ＳＨk の制御端子ｇは、インバータ
ＩＮＶk と波形整形回路ＳＨk+1 内にインバータとの２
段目のインバータを介してｋ＋１番目の伝送線ＴＬk+1
に接続されており、論理レベルでは発明３、４のごとく
波形整形回路ＳＨk の制御端子ｇを伝送線ＴＬk+1 に直
結したものと同一動作を行なうからである。しかし、上
記のごとく構成する事で、本実施例のものにおいては以
下に述べるような新たな効果がある。即ち、本実施例で
は、各波形整形回路の帰還手段のＭＯＳトランジスタの
ゲートに各伝送線が直結されていないので、該伝送線の
負荷を増やす事なく上記帰還手段のＭＯＳトランジスタ
の電流駆動能力を大きくして高速化を図る事ができる。
従って発明３、４、５のものより高速なデジタル信号の
伝送が可能となる。
明３、４、５のものと同様である。なぜなら、例えばｋ
番目の波形整形回路ＳＨk の制御端子ｇは、インバータ
ＩＮＶk と波形整形回路ＳＨk+1 内にインバータとの２
段目のインバータを介してｋ＋１番目の伝送線ＴＬk+1
に接続されており、論理レベルでは発明３、４のごとく
波形整形回路ＳＨk の制御端子ｇを伝送線ＴＬk+1 に直
結したものと同一動作を行なうからである。しかし、上
記のごとく構成する事で、本実施例のものにおいては以
下に述べるような新たな効果がある。即ち、本実施例で
は、各波形整形回路の帰還手段のＭＯＳトランジスタの
ゲートに各伝送線が直結されていないので、該伝送線の
負荷を増やす事なく上記帰還手段のＭＯＳトランジスタ
の電流駆動能力を大きくして高速化を図る事ができる。
従って発明３、４、５のものより高速なデジタル信号の
伝送が可能となる。
【００６５】図１３ (ｂ）は発明６における別の実施例
であって、初期設定手段ＩＮＴＣ1，ＩＮＴＣ2 ，…Ｉ
ＮＴＣn に替えてＩＮＴＰ1 ，ＩＮＴＰ2 ，…ＩＮＴＰ
n がインバータＩＮＶ1 ，ＩＮＶ2 ，…ＩＮＶn の各出
力ごとに設けられ、各初期設定手段ＩＮＴＰk は例えば
ゲートが初期設定端子ＩＮＴにソースが電位供給端子Ｖ
ｃｃにドレインが上記インバータＩＮＶk の出力に接続
され構成されている。なお他の点は図１３ (ａ）のもの
と同一であり説明を略す。この実施例においては、初期
設定時に各初期設定手段が大きな負荷容量及び負荷抵抗
を駆動する必要がないので、その初期設定時間を短縮で
きる。
であって、初期設定手段ＩＮＴＣ1，ＩＮＴＣ2 ，…Ｉ
ＮＴＣn に替えてＩＮＴＰ1 ，ＩＮＴＰ2 ，…ＩＮＴＰ
n がインバータＩＮＶ1 ，ＩＮＶ2 ，…ＩＮＶn の各出
力ごとに設けられ、各初期設定手段ＩＮＴＰk は例えば
ゲートが初期設定端子ＩＮＴにソースが電位供給端子Ｖ
ｃｃにドレインが上記インバータＩＮＶk の出力に接続
され構成されている。なお他の点は図１３ (ａ）のもの
と同一であり説明を略す。この実施例においては、初期
設定時に各初期設定手段が大きな負荷容量及び負荷抵抗
を駆動する必要がないので、その初期設定時間を短縮で
きる。
【００６６】図１４は発明７のデジタル信号伝送回路の
一実施例であって、１つもしくは複数のパルス入力端子
ＳＰ1 ，ＳＰ2 ，…を有する位相変調手段１４０と、２
本以上の伝送線ＴＬ1 ，ＴＬ2 ，…とこれら伝送線に接
続される位相デコード手段１４１，１４２，…を備える
デジタル信号伝送回路において、上記各伝送線（例えば
伝送線ＴＬ1 ）を複数のセグメント（ＴＬ1S1 ，ＴＬ
1S2 ，…）に分割し、各セグメントの分割された伝送線
間（ＴＬIS1 とＴＬIS2 との間）をリピータとして働ら
く１段のインバータＲＰ1 ，ＲＰ2 ，…で接続した。こ
こで、上記位相変調手段及び位相デコード手段は発明１
もしくは発明２に記載されるものが用いられ、各位相デ
コード手段はパルス入力端子ＳＰ1 ，ＳＰ2 ，…に対応
する１つまたは複数のパルス出力端子ＤＰ1Sj ，ＤＰ
2Sj ，…（ｊ＝１，２，…）を備える。
一実施例であって、１つもしくは複数のパルス入力端子
ＳＰ1 ，ＳＰ2 ，…を有する位相変調手段１４０と、２
本以上の伝送線ＴＬ1 ，ＴＬ2 ，…とこれら伝送線に接
続される位相デコード手段１４１，１４２，…を備える
デジタル信号伝送回路において、上記各伝送線（例えば
伝送線ＴＬ1 ）を複数のセグメント（ＴＬ1S1 ，ＴＬ
1S2 ，…）に分割し、各セグメントの分割された伝送線
間（ＴＬIS1 とＴＬIS2 との間）をリピータとして働ら
く１段のインバータＲＰ1 ，ＲＰ2 ，…で接続した。こ
こで、上記位相変調手段及び位相デコード手段は発明１
もしくは発明２に記載されるものが用いられ、各位相デ
コード手段はパルス入力端子ＳＰ1 ，ＳＰ2 ，…に対応
する１つまたは複数のパルス出力端子ＤＰ1Sj ，ＤＰ
2Sj ，…（ｊ＝１，２，…）を備える。
【００６７】図１５は本実施例において発明１の位相変
調手段を用いた場合の一部動作波形である。パルス入力
端子ＳＰ1 にパルスＰ1 が印加されると、これに対応し
てセグメント１の伝送線ＴＬ1S1 とＴＬ1s2 のレベルが
順次ＬレベルからＨレベルに変化し、先に発明１、２で
述べたごとく該セグメント内の位相デコード手段１１１
によって入力パルスに対応した出力パルスＰ1 が端子Ｏ
Ｐ1S1 に得られる。一方、セグメント２においては、セ
グメント１における各伝送線の信号がインバータＲ
Ｐ1 ，ＲＰ2 ，…により反転されて伝送される。その結
果、まず伝送線ＴＬ1S2 がＨレベルからＬレベルへと変
化し、伝送線ＴＬ1S2 とＴＬ2S2 との間に位相差が生じ
て、セグメント２に属する位相デコード手段１４２の出
力端子ＤＰ1S2 がＬレベルからＨレベルへと変化する。
次に伝送線ＴＬ2S2 がＨレベルからＬレベルへ変化して
伝送線ＴＬ1S2 とＴＬ2S2 との位相差がなくなると、位
相デコード手段１４２の出力端子ＤＰ1S2 はＨレベルか
らＬレベルへと変化し、該端子においても、入力パルス
に対応した受信パルスＰ1 ″が得られる。
調手段を用いた場合の一部動作波形である。パルス入力
端子ＳＰ1 にパルスＰ1 が印加されると、これに対応し
てセグメント１の伝送線ＴＬ1S1 とＴＬ1s2 のレベルが
順次ＬレベルからＨレベルに変化し、先に発明１、２で
述べたごとく該セグメント内の位相デコード手段１１１
によって入力パルスに対応した出力パルスＰ1 が端子Ｏ
Ｐ1S1 に得られる。一方、セグメント２においては、セ
グメント１における各伝送線の信号がインバータＲ
Ｐ1 ，ＲＰ2 ，…により反転されて伝送される。その結
果、まず伝送線ＴＬ1S2 がＨレベルからＬレベルへと変
化し、伝送線ＴＬ1S2 とＴＬ2S2 との間に位相差が生じ
て、セグメント２に属する位相デコード手段１４２の出
力端子ＤＰ1S2 がＬレベルからＨレベルへと変化する。
次に伝送線ＴＬ2S2 がＨレベルからＬレベルへ変化して
伝送線ＴＬ1S2 とＴＬ2S2 との位相差がなくなると、位
相デコード手段１４２の出力端子ＤＰ1S2 はＨレベルか
らＬレベルへと変化し、該端子においても、入力パルス
に対応した受信パルスＰ1 ″が得られる。
【００６８】このように、本実施例では伝送線上の各信
号を全て反転しても位相デコード手段の出力応答に変化
はなくどのセグメントに接続された位相デコード手段の
出力端子においても同じ受信パルスが得られる。よって
本実施例では従来の２段のインバータより成るリピータ
のものと比べてその伝播遅延時間を低減でき、伝送線の
分割による効果を減殺する事なく高速なデジタル信号伝
送が実現できる。特に、伝送線を多分割した場合、分割
前の伝送遅延時間をｔ0 、分割数をｍ、リピータとして
働くインバータの伝播遅延時間をｔDINVとすると、新た
な伝送遅延時間ｔはｔ〜（１／４）m ｔ0 ＋（ｍ−１）
ｔDINVとなってｍが大きい場合、従来の伝送遅延時間
ｔ′〜（１／４）m ｔ0 ＋２（ｍ−１）ｔDINVよりも大
巾に小さくできる。
号を全て反転しても位相デコード手段の出力応答に変化
はなくどのセグメントに接続された位相デコード手段の
出力端子においても同じ受信パルスが得られる。よって
本実施例では従来の２段のインバータより成るリピータ
のものと比べてその伝播遅延時間を低減でき、伝送線の
分割による効果を減殺する事なく高速なデジタル信号伝
送が実現できる。特に、伝送線を多分割した場合、分割
前の伝送遅延時間をｔ0 、分割数をｍ、リピータとして
働くインバータの伝播遅延時間をｔDINVとすると、新た
な伝送遅延時間ｔはｔ〜（１／４）m ｔ0 ＋（ｍ−１）
ｔDINVとなってｍが大きい場合、従来の伝送遅延時間
ｔ′〜（１／４）m ｔ0 ＋２（ｍ−１）ｔDINVよりも大
巾に小さくできる。
【００６９】図１６は発明８のデジタル信号伝送回路の
一実施例であって１つもしくは複数のパルス入力端子Ｓ
Ｐ1 ，ＳＰ2 ，…を有する位相変調手段１０と２本以上
の伝送線ＴＬ1 ，ＴＬ2 ，…とこれら伝送線に接続され
る位相デコード手段１１１，１１２，…を備えるデジタ
ル信号伝送回路において、上記各伝送線（例えばＴ
Ｌ1 ）を複数のセグメント（ＴＬ1S1 ，ＴＬ1S2 ，…）
に分割し、各セグメント間の分割された伝送線（ＴＬ
1S1 とＴＬ1S2 ）間に波形整形回路ＳＨ1 ，ＳＨ2 ，…
を設けた。この波形整形回路は発明の３、４、５に述べ
たごとく構成され、各セグメントごとに分割された伝送
線と発明３もしくは６で述べたごとく接続されている。
例えばセグメント１においては伝送線ＴＬ1S1 が波形整
形回路ＳＨ1 の入出力端子ｉｏと接続され、この波形整
形回路ＳＨ1 の制御端子ｇが伝送線ＴＬ2S1 に接続され
ている。また、上記波形整形回路ＳＨ1 の出力端子ｆ0
がセグメント２の伝送線ＴＬ1S2 と接続されている。
一実施例であって１つもしくは複数のパルス入力端子Ｓ
Ｐ1 ，ＳＰ2 ，…を有する位相変調手段１０と２本以上
の伝送線ＴＬ1 ，ＴＬ2 ，…とこれら伝送線に接続され
る位相デコード手段１１１，１１２，…を備えるデジタ
ル信号伝送回路において、上記各伝送線（例えばＴ
Ｌ1 ）を複数のセグメント（ＴＬ1S1 ，ＴＬ1S2 ，…）
に分割し、各セグメント間の分割された伝送線（ＴＬ
1S1 とＴＬ1S2 ）間に波形整形回路ＳＨ1 ，ＳＨ2 ，…
を設けた。この波形整形回路は発明の３、４、５に述べ
たごとく構成され、各セグメントごとに分割された伝送
線と発明３もしくは６で述べたごとく接続されている。
例えばセグメント１においては伝送線ＴＬ1S1 が波形整
形回路ＳＨ1 の入出力端子ｉｏと接続され、この波形整
形回路ＳＨ1 の制御端子ｇが伝送線ＴＬ2S1 に接続され
ている。また、上記波形整形回路ＳＨ1 の出力端子ｆ0
がセグメント２の伝送線ＴＬ1S2 と接続されている。
【００７０】本実施例においては、以下の効果がある。
まず発明３、４、５、６において述べたごとく波形整形
回路によってセグメントごとに分割された伝送線の信号
波形が急峻なものに改善され高速化が図れる。また、各
波形整形回路はその入出力端子ｉｏと出力端子ｏとの間
に１段のインバータを備えており、これがリピータとし
て働く。従って発明７で述べたように、伝送線分割の効
果の減殺される事のない高速なデジタル信号の伝送がで
きる。しかも、以下に述べるごとく各発明の単独の実施
では得られない効果がある。即ち、本実施例においては
分割された伝送線上の信号のレベル遷移の周期を送出復
元されるパルスの巾より充分長くできるので、パルス巾
の短いものを伝送する場合にも波形整形回路の帰還手段
の制御が確実に行なえる。従って極めて高速なデジタル
信号の伝送が達成される。
まず発明３、４、５、６において述べたごとく波形整形
回路によってセグメントごとに分割された伝送線の信号
波形が急峻なものに改善され高速化が図れる。また、各
波形整形回路はその入出力端子ｉｏと出力端子ｏとの間
に１段のインバータを備えており、これがリピータとし
て働く。従って発明７で述べたように、伝送線分割の効
果の減殺される事のない高速なデジタル信号の伝送がで
きる。しかも、以下に述べるごとく各発明の単独の実施
では得られない効果がある。即ち、本実施例においては
分割された伝送線上の信号のレベル遷移の周期を送出復
元されるパルスの巾より充分長くできるので、パルス巾
の短いものを伝送する場合にも波形整形回路の帰還手段
の制御が確実に行なえる。従って極めて高速なデジタル
信号の伝送が達成される。
【００７１】なお本発明はその趣旨に反しない範囲で種
々の変形が可能である。例えば発明１、２の位相変調手
段のＦ／Ｆのクロック端子についてその極性のポジティ
ブとネガティブとを入れ替えてネガティブ・パルスを入
力とし送出し位相デコーダにおいてはポジティブ・パル
スを受信パルスとして得る事ができる。また、位相デコ
ーダの排他論理和ゲートに替えて否定型の排他論理和ゲ
ート（Ｅｘｃｌｕｓｉｖｅ・ＮＯＲ）を用いてポジティ
ブ・パルスを送出しネガティブ・パルスを受信する事も
できる。また各伝送線を全てＨレベルに初期設定する事
もできる。この場合、発明３、６の各初期設定手段にお
いてＰＭＯＳとＮＭＯＳとを、かつ電位供給端子Ｖｃｃ
とＶｓｓとをそれぞれ入れ換えて理解されたい。またこ
の場合発明５の変形例１においては初期設定手段は波形
整形回路の帰還手段におけるＰＭＯＳのゲートでなくＮ
ＭＯＳのゲートに接続され、かつ該初期設定手段のＰＭ
ＯＳがＮＭＯＳに電位供給端子ＶｃｃがＶｓｓに置きか
えられる。
々の変形が可能である。例えば発明１、２の位相変調手
段のＦ／Ｆのクロック端子についてその極性のポジティ
ブとネガティブとを入れ替えてネガティブ・パルスを入
力とし送出し位相デコーダにおいてはポジティブ・パル
スを受信パルスとして得る事ができる。また、位相デコ
ーダの排他論理和ゲートに替えて否定型の排他論理和ゲ
ート（Ｅｘｃｌｕｓｉｖｅ・ＮＯＲ）を用いてポジティ
ブ・パルスを送出しネガティブ・パルスを受信する事も
できる。また各伝送線を全てＨレベルに初期設定する事
もできる。この場合、発明３、６の各初期設定手段にお
いてＰＭＯＳとＮＭＯＳとを、かつ電位供給端子Ｖｃｃ
とＶｓｓとをそれぞれ入れ換えて理解されたい。またこ
の場合発明５の変形例１においては初期設定手段は波形
整形回路の帰還手段におけるＰＭＯＳのゲートでなくＮ
ＭＯＳのゲートに接続され、かつ該初期設定手段のＰＭ
ＯＳがＮＭＯＳに電位供給端子ＶｃｃがＶｓｓに置きか
えられる。
【００７２】また発明５の変形例２においては、波形整
形回路のＮＯＲゲートの方が３入力ＮＯＲゲートに置き
かえられ該３入力ＮＯＲゲートの３番目の入力が初期設
定端子ＩＮＴに接続されて上記動作のものが得られる。
形回路のＮＯＲゲートの方が３入力ＮＯＲゲートに置き
かえられ該３入力ＮＯＲゲートの３番目の入力が初期設
定端子ＩＮＴに接続されて上記動作のものが得られる。
【００７３】
【発明の効果】以上に詳述したように、第１の発明にお
いては、伝送線の負荷抵抗や負荷容量によって劣化する
事のない受信パルスが得られるので、高速なパルス伝送
が可能になる。
いては、伝送線の負荷抵抗や負荷容量によって劣化する
事のない受信パルスが得られるので、高速なパルス伝送
が可能になる。
【００７４】第２の発明においては発明１の効果に加え
て伝送線の本数を低減できかつ信号伝送に要する消費電
力も低減できる。
て伝送線の本数を低減できかつ信号伝送に要する消費電
力も低減できる。
【００７５】第３の発明においては、波形整形回路の制
御線を新たに設ける必要がなくチップサイズの低減が図
れるとともに、上記制御線上の信号も別な波形整形回路
によって急峻な波形のものに改善されるので、高速なデ
ジタル信号の伝送ができる。
御線を新たに設ける必要がなくチップサイズの低減が図
れるとともに、上記制御線上の信号も別な波形整形回路
によって急峻な波形のものに改善されるので、高速なデ
ジタル信号の伝送ができる。
【００７６】第４の発明においては各伝送線のＬレベル
からＨレベルへの遷移とＨレベルからＬレベルへの遷移
の両方向の遷移を加速でき、いずれの遷移においても急
峻な波形が得られる。
からＨレベルへの遷移とＨレベルからＬレベルへの遷移
の両方向の遷移を加速でき、いずれの遷移においても急
峻な波形が得られる。
【００７７】第５の発明においては、発明４の効果に加
えてより電流駆動能力の高い波形整形回路が得られるの
でより高速なデジタル信号の伝送が可能となる。
えてより電流駆動能力の高い波形整形回路が得られるの
でより高速なデジタル信号の伝送が可能となる。
【００７８】第６の発明においては、伝送線の負荷を重
くする事なく波形整形回路の電流駆動能力を上げる事が
でき発明３のものに比べてより高速なデジタル信号の伝
送が可能となる。また第６の発明の変形例１において
は、回路の初期設定の高速化が図れる。また第６の発明
の変形例２においては、回路の初期設定時の消費電力が
低減できる。
くする事なく波形整形回路の電流駆動能力を上げる事が
でき発明３のものに比べてより高速なデジタル信号の伝
送が可能となる。また第６の発明の変形例１において
は、回路の初期設定の高速化が図れる。また第６の発明
の変形例２においては、回路の初期設定時の消費電力が
低減できる。
【００７９】第７の発明においては、従来のものに対し
てリピータの伝播遅延時間を大巾に低減でき高速なデジ
タル信号の伝送が可能となる。
てリピータの伝播遅延時間を大巾に低減でき高速なデジ
タル信号の伝送が可能となる。
【００８０】第８の発明においては、第３ないし第６の
発明の効果により急峻な波形が得られ、第７の発明の効
果によりデータ線分割による効果的な高速化が達成でき
る。さらに、各波形整形回路に接続される分割された伝
送線のレベル遷移の周期を送出受信されるパルスのパル
ス巾よりも充分長いものにできるので、極めて短いパル
ス巾のパルス伝送が可能となる。
発明の効果により急峻な波形が得られ、第７の発明の効
果によりデータ線分割による効果的な高速化が達成でき
る。さらに、各波形整形回路に接続される分割された伝
送線のレベル遷移の周期を送出受信されるパルスのパル
ス巾よりも充分長いものにできるので、極めて短いパル
ス巾のパルス伝送が可能となる。
【図１】第１の発明のデジタル信号伝送回路を示す図で
ある。
ある。
【図２】従来の伝送回路を示す図である。
【図３】従来の波形整形回路を示す図である。
【図４】分割された伝送線を備える従来の伝送回路を示
す図である。
す図である。
【図５】図１の回路の動作波形図である。
【図６】第２の発明のデジタル信号伝送回路を示す図で
ある。
ある。
【図７】図６の回路の動作波形図である。
【図８】第３の発明のデジタル信号伝送回路を示す図で
ある。
ある。
【図９】図８の回路の一部動作波形図である。
【図１０】第４の発明のデジタル信号伝送回路を示す図
である。
である。
【図１１】図１０の回路の一部動作波形図である。
【図１２】第５の発明の波形整形回路を示す図である。
【図１３】第６の発明のデジタル信号伝送回路を示す図
である。
である。
【図１４】第７の発明のデジタル信号伝送回路を示す図
である。
である。
【図１５】図１４の回路の一部動作波形図である。
【図１６】第８の発明のデジタル信号伝送回路を示す図
である。
である。
１０ 位相変調手段 １０１ ポジティブ・エッジＴ型フリップ・フロップ １０２ ネガティブ・エッジＴ型フリップ・フロップ １１１，１１２ 位相デコード手段
Claims (18)
- 【請求項１】 パルスを入力し、２本の２相信号に変換
する位相変調手段と、位相変調手段によって駆動される
第１及び第２の伝送線と、該第１及び第２の伝送線上の
信号の位相差を検出してパルスに復元する位相デコード
手段とを備えた事を特徴とするデジタル信号伝送回路。 - 【請求項２】 上記位相変調手段は、パルス入力端子
と、各伝送線に接続される２つの出力端子と、ポジティ
ブ・エッジ型の第１のＴフリップ・フロップとネガティ
ブ・エッジ型の第２のＴフリップ・フロップとを備え、
上記第１のＴフリップ・フロップのクロック入力と第２
のＴフリップ・フロップのクロック入力とがパルス入力
端子と接続され、第１のＴフリップ・フロップの出力が
伝送線に接続される第１の出力端子に、第２のＴフリッ
プ・フロップの出力が伝送線に接続される第２の出力端
子に、それぞれ接続されて成る事を特徴とする請求項１
記載のデジタル信号伝送回路。 - 【請求項３】 上記位相デコード手段は、第１の伝送線
に接続される第１の入力端子と、第２の伝送線に接続さ
れる第２の入力端子を備える排他論理和回路で構成され
る事を特徴とする請求項１記載のデジタル信号伝送回
路。 - 【請求項４】 逐次的に発生するｎ発のパルスを入力し
てｎ＋１相の多相信号に変換してｎ＋１本の伝送線へ送
出する位相変調手段と、上記ｎ＋１本の伝送線に接続さ
れ送出されたｎ＋１相の多相信号の各信号間の位相差か
らｎ発のパルスを復元する位相デコーダとを備えた事を
特徴とするデジタル信号伝送回路。 - 【請求項５】 上記位相変調手段は、ｎ発目のパルスか
らｎ＋１発目のダミーパルスを逐次的に発生するパルス
発生手段と、上記ｎ発のパルスとダミーパルスとを入力
して１／２分周するｎ＋１個のＴフリップ・フロップ
と、を備え、上記Ｔフリップ・フロップの各出力が伝送
線に接続される該位相変調手段の出力端子と接続されて
構成されている事を特徴とする請求項４記載のデジタル
信号伝送回路。 - 【請求項６】 上記位相デコーダはｋ番目の伝送線が第
１の入力端子にｋ＋１番目の伝送線が第２の入力端子に
接続されるｎ個の排他論理和回路で構成されている事を
特徴とする請求項４記載のデジタル信号伝送回路。 - 【請求項７】 ｍ本の伝送線と、該伝送線に接続される
ｍ個の波形整形回路とを備えるデジタル信号伝送回路に
おいて、 上記波形整形回路は入出力端子ｉｏとこの入出力端子ｉ
ｏの信号を反転して出力端子ｏに出力するインバータと
上記出力端子ｏの信号を再度反転して入出力端子ｉｏの
電位変化を加速する帰還手段と該帰還手段に接続されこ
の帰還動作をイネーブルまたはディスエーブルにする制
御端子ｇとを備え、 ｋ（＜ｍ）番目の波形整形回路の入出力端子ｉｏがｋ番
目の伝送線に接続され制御端子ｇがｋ＋１番目の伝送線
に接続されている事を特徴とするデジタル信号伝送回
路。 - 【請求項８】 ｍ本の伝送線と該伝送線に接続されるｍ
個の波形整形回路とを備えるデジタル信号伝送回路にお
いて、 上記波形整形回路は入出力端子ｉｏとこの入出力端子ｉ
ｏの信号を反転して出力端子ｏに出力するインバータと
上記出力端子ｏの信号を再度反転して入出力端子ｉｏの
電位変化を加速させる帰還手段と該帰還手段に接続され
この帰還動作をイネーブルまたはディスエーブルにする
制御端子ｇとを備え、 ｋ（＜ｍ）番目の波形整形回路の入出力端子ｉｏがｋ番
目の伝送線に接続され、制御端子ｇがインバータを介し
てｋ＋１番目の波形整形回路の出力端子ｏに接続されて
いる事を特徴とするデジタル信号伝送回路。 - 【請求項９】 上記インバータの各出力ごとに初期設定
手段が接続されている事を特徴とする請求項８記載のデ
ジタル信号伝送回路。 - 【請求項１０】 上記波形整形回路は、入出力端子ｉｏ
とこの入出力端子ｉｏに入力の接続されたインバータ
と、このインバータの出力に接続される出力端子ｏと帰
還手段を備え、 上記帰還手段は上記入出力端子ｉｏと第１の電位供給端
子Ｖｓｓとの間に直列に接続された第１及び第２のＮＭ
ＯＳトランジスタと、上記入出力端子ｉｏと第２の電位
供給端子Ｖｃｃとの間に直列に接続された第１及び第２
のＰＭＯＳトランジスタとを備え、上記第１のＮＭＯＳ
トランジスタのゲートと第１のＰＭＯＳトランジスタの
ゲートとが上記出力端子ｏに接続され、上記第２のＮＭ
ＯＳトランジスタのゲートと第２のＰＭＯＳトランジス
タのゲートとが該波形整形回路の制御端子ｇに接続され
ている事を特徴とする請求項７もしくは請求項８記載の
デジタル信号伝送回路。 - 【請求項１１】 上記波形整形回路は、入出力端子ｉｏ
とこの入出力端子ｉｏに入力の接続されたインバータ
と、このインバータの出力に接続される出力端子ｏと帰
還手段とを備え、 上記帰還手段は上記入出力端子ｉｏと第１の電位供給端
子Ｖｓｓとの間に接続された第１のＮＭＯＳトランジス
タと、上記入出力端子ｉｏと第２の電位供給端子Ｖｃｃ
との間に接続された第１のＰＭＯＳトランジスタと、上
記第１のＮＭＯＳトランジスタのゲートに出力の接続さ
れたＮＯＲゲートと上記第１のＰＭＯＳトランジスタの
ゲートに出力の接続されたＮＡＮＤゲートとを含み、上
記ＮＯＲゲートの第１の入力とＮＡＮＤゲートの第１の
入力とが上記出力端子ｏに接続され、上記ＮＯＲゲート
の第２の入力とＮＡＮＤゲートの第２の入力とが該波形
整形回路の制御端子ｇに接続されている事を特徴とする
請求項７または請求項８記載のデジタル信号伝送回路。 - 【請求項１２】 上記波形整形回路の第１のＰＭＯＳト
ランジスタのゲートと第２の電位供給端子Ｖｃｃとの間
に初期設定手段が設けられている事を特徴とする請求項
１１記載のデジタル信号伝送回路。 - 【請求項１３】 上記波形整形回路の第１のＮＭＯＳト
ランジスタのゲートと第１の電位供給端子Ｖｓｓとの間
に初期設定手段が設けられている事を特徴とする請求項
１１記載のデジタル信号伝送回路。 - 【請求項１４】 上記波形整形回路のＮＡＮＤゲートの
第３の入力が初期設定端子に接続されている事を特徴と
する請求項１１記載のデジタル信号伝送回路。 - 【請求項１５】 上記波形整形回路のＮＯＲゲートの第
３の入力が初期設定端子に接続されている事を特徴とす
る請求項１１記載のデジタル信号伝送回路。 - 【請求項１６】 上記伝送線は各々複数のセグメントに
分割され、ｊ番目のセグメントの伝送線の一端がインバ
ータに入力され該インバータの出力とｊ＋１番目のセグ
メントの伝送線の一端とが接続されている事を特徴とす
る請求項１または請求項４記載のデジタル信号伝送回
路。 - 【請求項１７】 複数セグメントに分割されたｎ本の伝
送線と、 入出力端子ｉｏと出力端子ｏと制御端子ｇを備える複数
の波形整形回路を有し、 ｊ番目のセグメントにおいて、ｋ（＜ｎ）番目の分割さ
れた伝送線とｋ番目の波形整形回路の入出力端子ｉｏと
が接続されこのｋ番目の波形整形回路の制御端子ｇとｋ
＋１番目の分割された伝送線とが接続されるとともに、 上記ｊ番目のセグメントにおけるｋ番目の波形整形回路
の出力端子ｏがｊ＋１番目のセグメントに属するｋ番目
の分割された伝送線と接続されている事を特徴とする請
求項１または請求項４記載のデジタル信号伝送回路。 - 【請求項１８】 複数セグメントに分割されたｎ本の伝
送線と入力端子ｉｏと出力端子ｏと制御端子ｇとを備え
る複数の波形整形回路を有し、 ｊ番目のセグメントにおいて、ｋ（＜ｎ）番目の分割さ
れた伝送線とｋ番目の波形整形回路の入力端子とが接続
されこのｋ番目の波形整形回路の制御端子ｇがインバー
タを介してｋ＋１番目の波形整形回路の出力端子ｏと接
続されているとともに、上記ｊ番目のセグメントにおけ
るｋ番目の波形整形回路の出力端子ｏがｊ＋１番目のセ
グメントに属するｋ番目の分割された伝送線と接続され
ている事を特徴とする請求項１または請求項４記載のデ
ジタル信号伝送回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249164A JP3071347B2 (ja) | 1993-10-05 | 1993-10-05 | デジタル信号伝送回路 |
| KR1019940025168A KR100329320B1 (ko) | 1993-10-05 | 1994-09-30 | 디지털신호전송회로 |
| US08/317,245 US5559462A (en) | 1993-10-05 | 1994-10-03 | Digital signal transmission circuit |
| EP94115664A EP0652659B1 (en) | 1993-10-05 | 1994-10-05 | Digital signal transmission circuit |
| DE69430355T DE69430355T2 (de) | 1993-10-05 | 1994-10-05 | Digitale Übertragungsschaltung |
| US08/596,871 US5640117A (en) | 1993-10-05 | 1996-02-13 | Digital signal transmission circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5249164A JP3071347B2 (ja) | 1993-10-05 | 1993-10-05 | デジタル信号伝送回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000035372A Division JP3312898B2 (ja) | 1993-10-05 | 2000-02-14 | デジタル信号伝送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07107122A true JPH07107122A (ja) | 1995-04-21 |
| JP3071347B2 JP3071347B2 (ja) | 2000-07-31 |
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ID=17188863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Country Status (5)
| Country | Link |
|---|---|
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970060793A (ko) * | 1996-01-18 | 1997-08-12 | 요트.게.아.롤페즈 | 다중 방향 데이터 전송장치 |
| JP2008078827A (ja) * | 2006-09-19 | 2008-04-03 | Fuji Electric Fa Components & Systems Co Ltd | 信号伝送回路及び方法 |
| US7576579B2 (en) | 2006-08-31 | 2009-08-18 | Elpida Memory, Inc. | DLL circuit and semiconductor device including the same |
| US9966979B2 (en) | 2015-01-28 | 2018-05-08 | Kabushiki Kaisha Toshiba | Transmission circuit, reception circuit and communication system |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5898735A (en) * | 1995-10-06 | 1999-04-27 | Matsushita Electric Industrial Co., Ltd. | Circuit and method for signal transmission |
| US5742182A (en) * | 1996-06-13 | 1998-04-21 | Sun Microsystems, Inc. | Symmetric selector circuit for event logic |
| US6475626B1 (en) * | 1999-12-06 | 2002-11-05 | Guardian Industries Corp. | Low-E matchable coated articles and methods of making same |
| JP3692079B2 (ja) * | 1999-12-20 | 2005-09-07 | 株式会社東芝 | ディジタル信号伝送装置 |
| US8539301B2 (en) * | 2009-10-21 | 2013-09-17 | Nec Laboratories America, Inc. | Message-wise unequal error protection |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0232626B1 (en) * | 1985-12-26 | 1993-02-10 | Matsushita Electric Industrial Co., Ltd. | Method of digital signal transmission having a low error rate in the presence of multipath transmission |
| FR2607339B1 (fr) * | 1986-11-21 | 1989-03-31 | Thomson Csf | Systeme de transmission numerique a demodulation coherente, amenage pour la transmission simultanee de deux messages binaires |
| JPS63161759A (ja) * | 1986-12-25 | 1988-07-05 | Kokusai Electric Co Ltd | デイジタルデ−タの伝送方法 |
| JPS63227113A (ja) * | 1987-03-16 | 1988-09-21 | Nec Corp | 伝播回路 |
| JPH01227972A (ja) * | 1988-03-08 | 1989-09-12 | Sumitomo Electric Ind Ltd | 架空送電線路の事故区間検出方法及び装置 |
| US5003537A (en) * | 1989-06-22 | 1991-03-26 | Digital Equipment Corporation | Method of transmitting data at full bandwidth within a synchronous system when clock skew plus delay exceeds the cycle time |
| FR2649562A1 (fr) * | 1989-07-10 | 1991-01-11 | Alcatel Transmission | Procede de codage differentiel |
| JPH0470037A (ja) * | 1990-07-09 | 1992-03-05 | Nec Eng Ltd | パルス伝送方式 |
| US5172397A (en) * | 1991-03-05 | 1992-12-15 | National Semiconductor Corporation | Single channel serial data receiver |
| JPH0522270A (ja) * | 1991-07-15 | 1993-01-29 | Toshiba Corp | スクランブル回路 |
-
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-
1996
- 1996-02-13 US US08/596,871 patent/US5640117A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970060793A (ko) * | 1996-01-18 | 1997-08-12 | 요트.게.아.롤페즈 | 다중 방향 데이터 전송장치 |
| US7576579B2 (en) | 2006-08-31 | 2009-08-18 | Elpida Memory, Inc. | DLL circuit and semiconductor device including the same |
| JP2008078827A (ja) * | 2006-09-19 | 2008-04-03 | Fuji Electric Fa Components & Systems Co Ltd | 信号伝送回路及び方法 |
| US9966979B2 (en) | 2015-01-28 | 2018-05-08 | Kabushiki Kaisha Toshiba | Transmission circuit, reception circuit and communication system |
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