JP3553988B2

JP3553988B2 - 同期ディジタル論理回路

Info

Publication number: JP3553988B2
Application number: JP05462093A
Authority: JP
Inventors: ヘルツレヨーゼフ
Original assignee: Siemens AG
Current assignee: Siemens AG
Priority date: 1992-02-27
Filing date: 1993-02-22
Publication date: 2004-08-11
Anticipated expiration: 2019-08-11
Also published as: EP0557748A2; DE4206082C1; US5321368A; JPH0629793A; EP0557748A3

Description

【０００１】
【産業上の利用分野】
本発明は、メモリ要素およびオア演算を行う回路手段を有する論理機能の実現のための同期ディジタル論理回路に関する。以下において、論理要素という表現は、一般的に論理ゲートまたは単に論理回路と呼ばれるような、論理演算を行う回路手段を意味する。
【０００２】
【従来の技術】
論理回路は、システム状態がメモリ要素のなかに記憶されるディジタルの同期クロックされるシステムである。入力信号および記憶された信号から組み合わせ論理により出力信号が計算される。このような論理回路はたとえば図書“半導体回路技術”、ウー．ティーツェ（Ｕ．Ｔｉｅｔｚｅ）およびツェーハー．シェンク（Ｃｈ．Ｓｃｈｅｎｋ）著、第７版、第２５９〜２６１頁から公知である。メモリ要素としてそこではエッジ制御されるメモリ要素が使用される。エッジ制御されるメモリ要素では通常、データは少なくとも特定の時間間隔だけクロックエッジの前にメモリ要素の入力端に与えられていなければならない。この時間間隔はセット時間と呼ばれる。データはクロックパルスによりメモリ要素に記憶される。その後に、データが出力端に現れるまで、ある時間間隔だけかかる。この時間はメモリ要素の遅延時間と呼ばれる。従って、２つの相い続くクロックエッジの間の組み合わせ論理の計算のために、メモリ要素のセット時間および遅延時間を差し引いたクロック周期が利用される。論理回路の最大処理速度はその場合に、メモリ要素のセット時間および遅延時間および組み合わせ論理の遅延時間から成る和がクロック周期の長さに等しいときに達成される。
【０００３】
【発明が解決しようとする課題】
本発明の課題は、一層高い処理速度が可能である論理回路を実現することである。
【０００４】
【課題を解決するための手段】
この課題は、この発明によれば、特許請求の範囲に記載された構成により解決される。
【０００５】
【実施例】
以下、図面に示されている実施例により本発明を一層詳細に説明する。
【０００６】
図６には従来の技術による論理回路が示されている。ここに示されているのは、クロックエッジ制御されるメモリ要素を含んでおりレリーズ入力端を設けられている分周比２の分周器である。クロックエッジ制御されるメモリ要素はＤフリップフロップである。Ｄフリップフロップ１の出力端３はその入力端に帰還接続されている。Ｌアクティブレリーズ信号バーＥＮはノット‐オア論理要素２を介して帰還接続と接続されている。レリーズ入力端がＬ電位にあるならば、ノット‐オア論理要素２の出力端にＤフリップフロップ２の出力信号の否定された値が生ずる。それに続く負のクロックエッジによりこの論理値がＤフリップフロップ１のなかに記憶される。従って、出力端３にはクロック信号ＣＬＫの周波数に対して半減された周波数を有するＬおよびＨの交互の列が現れる。レリーズ信号バーＥＮがＨであれば、ノット‐オア論理要素２の出力端は常にＬであり、従って出力端３はＬにとどまる。
【０００７】
たとえばＤフリップフロップ１のようなクロックエッジ制御されるメモリ要素では一般に有効なデータ信号はその入力端６にある時間間隔、いわゆるセット時間だけクロックエッジの前に与えられていなければならない。データ信号はセット時間の間はもはや変化してはならない。クロックエッジの後に、メモリ要素のいわゆる遅延時間が、データ入力端に与えられている信号が出力端３に有効に現れるまで続く。２つの相い続くクロックエッジの時間間隔、すなわちクロック周期、からセット時間および遅延時間を差し引いた時間間隔がノット‐オア論理要素２の遅延時間に最大利用される。従って、図６の論理回路の最高処理速度はＤフリップフロップ１のセット時間および遅延時間および論理要素２の遅延時間の和により制限されている。
【０００８】
図１には、図６に示されている論理回路と等しい機能を行う論理回路の本発明による実現が示されている。２つの状態制御されるメモリ要素１０、１１が、メモリ要素１０の出力端１６がメモリ要素１１の入力端１７の１つと接続されていることによって、縦続接続されている。メモリ要素１１の他方の入力端１５はＬ電位と接続されている。メモリ要素１１の否定出力端１４は論理回路の出力端としての役割をし、またメモリ要素１０の入力端の１つに帰還結合されている。メモリ要素１０の他方の入力端１３はレリーズ信号バーＥＮにより制御される。メモリ要素１１のクロック入力端にはクロック信号ＣＬＫが与えられており、他方においてメモリ要素１０は否定された、すなわち半周期だけシフトされたクロック信号により制御される。
【０００９】
クロック状態制御されるメモリ要素１０、１１としては、出力端およびそれに対して相補性の出力端を有するそれぞれ１つのメモリ要素が設けられている。それはさらに、オア演算要素に接続されている２つの入力端を有する。このオア演算の結果はメモリ要素のなかに記憶される。クロック信号のＨ相の間はメモリ要素は透過性であり、すなわちオア演算の結果はメモリ要素の出力端に存在し、また結果の変化は直接に出力端においても有効になる。クロック信号のＬ相の間は、クロックエッジの直前に記憶された結果が記憶されている。オア演算の計算は特定の時間間隔だけ継続する。もしメモリ要素の入力端におけるデータがこの時間間隔の間に変化しないならば、クロックエッジの直後にメモリ要素の出力端に有効な結果が存在する。従って、このようなクロック状態制御される透過性のメモリ要素ではメモリ過程の後に遅延時間は存在しない。
【００１０】
図１の論理回路の機能の仕方を説明するため図２にクロック信号ダイアグラムが示されている。クロック信号２０のＬ相２５の間はメモリ要素１０が透過性である。クロックエッジ２１の時点で信号バーＥＮおよび出力端１４の帰還結合される信号から成るオア演算の結果が記憶される。時間間隔２３はメモリ要素１０のセット時間である。クロック信号２０のＨ相２６の間はメモリ要素１１が透過性であり、またクロックエッジ２２においてその入力端１７および１５における信号のオア演算の結果を記憶する。従って、各負のクロックエッジの時点で有効な信号が出力端１４に与えられている。クロック周期の長さはクロック状態制御されるメモリ要素の少なくとも２つのセット時間でなければならない。図６の論理回路を顧慮して論理要素２に対する遅延時間およびクロックエッジ制御されるＤフリップフロップ１の遅延時間はなくなる。従って、クロック状態制御およびクロックエッジ制御されるメモリ要素に対する近似的に等大のセット時間から出発すると、本発明により実現される論理回路における速度は従来の技術による実現の場合よりもはるかに高い。
【００１１】
実現すべき論理機能の際にデータ記憶の課題は縦続接続されているクロック状態制御される両メモリ要素１０、１１により行われる。クロック信号のＬ相２５の間に実現すべき組み合わせ論理のすべてのオア演算が、またＨ相２６の間にすべてのアンド演算が計算される。いまの組み合わせ論理はノット‐オア演算を含んでいる。その結果に影響することなしに、組み合わせ論理は論理Ｈレベルを有する後に接続されているアンド演算により拡張される。ノット‐オア演算はメモリ要素１０のなかで計算され、論理Ｈレベルを有するアンド演算はメモリ要素１１のなかで計算される。アンド演算はオア論理要素によりメモリ要素１１のなかで行われるので、入力信号および出力信号は否定される。その結果、メモリ要素１１の入力端１７はメモリ要素１０の正の出力端と、メモリ要素１１の他方の入力端１５はＬレベルと、また論理回路の出力端はメモリ要素１１の負の出力端と接続されている。
【００１２】
いまの論理回路の別の実現可能性が図３に示されている。そこでは４つの状態制御されるメモリ要素３０、…、３３が縦続接続されている。メモリ要素３０、３１の配置は図１に示されている回路に一致している。その後にメモリ要素３２、３３を有する相応の装置が接続されている。メモリ要素３２の入力信号は入力信号バーＥＮおよびメモリ要素３１の出力信号である。論理回路の出力信号はメモリ要素３１または３３の出力端３８、３９に与えられている。縦続接続されているメモリ要素のクロック信号はクロック周期の１／４だけシフトされている。
【００１３】
クロック信号ＣＬＫが第１のクロックエッジにおいてＨレベルからＬレベルへ移行すると、メモリ要素３０においてオア演算の結果が入力信号バーＥＮの第１の値および縦続接続されているメモリ要素の最後のものの出力端３９における信号から計算される。メモリ要素３１の出力端３８におけるアンド演算の結果は１／４クロック周期遅れて現われる。従って、入力信号バーＥＮの第１の値に対する論理機能の計算に対して半クロック周期が必要とされる。入力信号バーＥＮの第１の値に時間的に続く第２の値はメモリ要素３２のなかで出力端３８における第１の計算の結果と論理演算される。半クロック周期の後に第２の値に対する論理機能の結果がメモリ要素３３の出力端３９に存在する。従って、入力信号バーＥＮの２つの時間的に相い続く値の計算に対してクロック信号の１つの周期が必要である。図２の論理回路は、クロック信号ＣＬＫの周波数が入力信号バーＥＮの周波数に等しいという利点を有する。メモリ要素３１または３３の出力端３８、３９における出力信号はマルチプレクサ３４を介して論理回路の別の出力端３５に導かれる。マルチプレクサ３４は、メモリ要素３１のクロック信号により、出力端３８、３９における出力信号のそれぞれ１つが、付属の入力信号バーＥＮの第１または第２の値に続くクロック周期の半分の間に出力端３５に現れるように制御される。

【００１４】
図４には、２つの状態制御されるメモリ要素およびメモリ要素の前に接続されているオア論理要素を有する図６から公知の論理回路の本発明による実現が示されている。メモリ要素４０、４１の前にそれぞれオア論理要素４２または４３が、オア論理要素の正の出力端がメモリ要素の入力端の１つと接続されていることによって、接続されている。オア論理要素は少なくとも２つの入力端および正出力端に対して相補性の出力端を有する。オア論理要素４２、４３の入力端の１つはレリーズ信号バーＥＮにより制御され、他方の入力端はメモリ要素４１または４０の否定された出力端と接続されている。メモリ要素４０、４１はクロック周期の半分だけ位相シフトされたクロック信号により制御される。論理要素４０、４１の否定出力端の後に、クロック信号ＣＬＫにより制御されるマルチプレクサか接続されている。図４の回路は、図３中に存在するメモリ要素３０、３２の代わりにオア論理要素４２、４３が存在することを例外として、図３の回路に一致している。このことは、メモリ要素３０、３２の記憶機能が省略され、また論理要素３０、３２のオア演算機能がオア論理要素４２、４３により行われることを意味する。図４による回路は図３の回路にくらべて、構成要素が節減されるという利点を有する。それに対して、後者は、常に同種の構成要素が使用され、従ってまた規則的な構造が可能であるという利点を有する。
【００１５】
これまでに説明した図１、図３、図４の実施例は同一の論理回路の種々の実現可能性である。１つよりも多い論理値が記憶される他の論理機能が実現されるならば、本発明による実現ではメモリ要素１０、１１または３０、…、３３または４０、４１のただ１つの代わりに１つよりも多いメモリ要素を有するそれぞれ１つの群が設けられる。群のすべてのメモリ要素は等しいクロック信号により制御される。図４による実現の場合には、オア論理要素４２、４３に相応するオア論理要素の群も設けられている。これらの群の各々は実施例に示されている個々のメモリ要素およびオア論理要素の接続の仕方に相応する仕方で接続される。メモリ要素およびオア論理要素の各々のすべての入力端および出力端の具体的な接続はそれぞれ実現すべき論理機能に関係する。
【００１６】
透過性のクロック状態制御されるメモリ要素の実施例が図５に示されている。この回路はバイポーラ電流スイッチ技術で実現されている。電流スイッチは２つのエミッタ結合されたバイポーラトランジスタ５１、５２を含んでおり、それらのエミッタは電流源５０を介して供給電位ＶＥＥと接続されている。これらのトランジスタのコレクタはそれぞれ別のトランジスタ対５６、５５または５３、５４のエミッタと接続されている。トランジスタ５３、５４のコレクタはそれぞれ抵抗５９または６０を介して別の供給電位ＶＣＣと接続されている。トランジスタ５５、５４のコレクタは結合されており、出力端Ｑを形成している。トランジスタ５３のコレクタはそれに対して相補性の出力端バーＱとしての役割をする。トランジスタ５２のベースは第１の参照電位Ｖ１と接続されており、トランジスタ５５、５４のベース端子は別の参照電位Ｖ２と接続されている。トランジスタ５１のベースにクロック信号ＣＬＫが与えられている。ベースで入力信号により制御されるトランジスタ５６のコレクタ‐エミッタ間パスに対して並列に、ベース端子で別の入力信号により制御される別のバイポーラトランジスタ５７、５８のコレクタ‐エミッタ間パスが接続されている。出力信号Ｑはトランジスタ５３のベースに帰還結合されている。トランジスタ５６、５７の入力端はオア演算のために結合されている。オア演算はこれらのトランジスタの並列に接続されているコレクタ‐エミッタ間パスに基づいて、追加的な信号伝播時間を生じさせずに得られる。原理的に、２つよりも多い入力信号を有するメモリ要素を形成するためトランジスタ５６、５７を別の入力トランジスタに並列に接続することが可能である。
【００１７】
回路は下記のように動作する。クロック信号ＣＬＫはＨであるとする。従って、電流源５０の電流はトランジスタ５１を通って流れ、他方においてトランジスタ５２は遮断されている。トランジスタ５６、５７の少なくとも１つがＨレベルにより制御されるならば、電流がこのトランジスタを通って流れ、またトランジスタ５５は遮断される。その場合、抵抗６０を通って電流が流れないので、出力端ＱはＨ電位にある。出力端Ｑにこうして入力信号のオア演算の結果が生ずる。たとえばすべての入力トランジスタが遮断されていることによってオア演算の結果が変化すると、電流がトランジスタ５５を通って流れ、出力端ＱにＬレベルを生じさせる。これは入力信号の変化に応じて直接に行われる。すなわちフリップフロップは透過性である。クロック信号がＬレベルに切換わると、電流がトランジスタ５２を通って流れる。トランジスタ５３のベースへの出力端Ｑの帰還結合により、出力端におけるいままさに存在するレベルが記憶される。出力端バーＱは出力端Ｑと逆に挙動する。いまトランジスタ５６、５７における入力信号が変化すると、これは出力Ｑ、バーＱに作用しない。なぜならば、トランジスタ５１が無電流であるからである。
【００１８】
クロック信号ＣＬＫがＨであれば、電流がトランジスタ５１を通って流れ、トランジスタ５６、５７の入力端におけるレベル変化と寄生的なコレクタ‐基板間キャパシタンスに基づく出力端Ｑ、バーＱにおけるそれへの反応との間の第１の遅延時間が生ずる。同じく、負のクロックエッジの際のトランジスタ５１からトランジスタ５２への電流の切換に対する第２の遅延時間が存在している。出力端Ｑ、バーＱにおける記憶されたレベルが負のクロックエッジの時点で有効であるべきであれば、入力信号は第１および第２の遅延時間のなかでクロックエッジの開始前に変更されてはならない。従って、メモリ要素のセット時間、すなわちデータがもはや変更されてはならないクロックエッジ前の継続時間はこれらの両遅延時間の長いほうの遅延時間により決定される。メモリ要素は、組み合わせ論理の計算のための遅延時間およびメモリ要素のセット時間が一致するという利点を有する。
【図面の簡単な説明】
【図１】本発明による論理回路の実施例。
【図２】図１の回路のクロック信号ダイアグラム。
【図３】４つのメモリ要素を有する論理回路の実施例。
【図４】２つのメモリ要素およびそれらの前に接続されているオア論理要素を有する論理回路の実施例。
【図５】電流スイッチ技術での状態制御されるメモリ要素の実施例。
【図６】従来の技術による論理回路。
【符号の説明】
１０、１１メモリ要素
１３入力端
１４出力端
３１〜３３メモリ要素
３４マルチプレクサ
３５入力端
３９出力端
４０、４１メモリ要素
４２、４３オア論理要素
４４マルチプレクサ
５６、５７入力トランジスタ
ＣＬＫクロック信号

Claims

同期ディジタル論理回路であって、
ａ）各１つのクロック入力端、少なくとも２つの互いに相補性の出力端および少なくとも２つの入力端を有する少なくとも第１および第２のクロック状態制御されるメモリ要素（１０、１１）が、第１のメモリ要素（１０）の出力端の１つが第２のメモリ要素（１１）の入力端の１つと接続されていることによって、縦続接続されており、
ｂ）第２のメモリ要素（１１）の一方の出力端が第１のメモリ要素（１０）の第１の入力端に帰還結合されており、
ｃ）第１のメモリ要素（１０）の第２の入力端が同期ディジタル論理回路の入力端（１３）と接続されており、第２のメモリ要素（１１）の前記一方の出力端が同期ディジタル論理回路の出力端（１４）としての役割をしており、
ｄ）メモリ要素のクロック入力端が互いに位相シフトされたクロック信号（ＣＬＫ）により制御される
同期ディジタル論理回路において、
ｅ）メモリ要素（１０、１１）の各々がクロック状態制御されるＤフリップフロップおよびオア論理回路を含んでおり、
ｆ）オア論理回路の出力端がＤフリップフロップの入力端と接続されており、メモリ要素の入力端がオア論理回路の入力端であり、メモリ要素の相補性出力端がＤフリップフロップの相補性出力端であり、
ｇ）各２つの縦続接続されているメモリ要素（１０、１１）のクロック信号（ＣＬＫ）がメモリ要素の数により分周されたクロック周期の位相だけ互いに位相シフトされている
ことを特徴とする同期ディジタル論理回路。
ａ）第３および第４のメモリ要素（３２、３３）が存在しており、
ｂ）第２のメモリ要素（３１）の出力端の１つが第３のメモリ要素（３２）の第１の入力端と接続され、第３のメモリ要素（３２）の出力端の１つが第４のメモリ要素（３３）の入力端の１つと接続されており、
ｃ）第３のメモリ要素（３２）の第２の入力端が論理回路の入力端（３５）と接続されており、第４のメモリ要素（３３）の出力端の１つが論理回路の別の出力端（３９）としての役割をしている
ことを特徴とする請求項１記載の同期ディジタル論理回路。
第１および第２のメモリ要素（４０、４１）の前に、それぞれ少なくとも２つの入力端および少なくとも２つの互いに相補性の出力端を有するそれぞれ１つのオア論理回路（４２、４３）が接続されており、その際
ａ）オア論理回路（４２、４３）のそれぞれ第１の入力端が論理回路の入力端と接続されており、
ｂ）第１のメモリ要素の前に接続されているオア論理回路（４２）の第２の入力端が第２のメモリ要素（４１）の一方の出力端と接続されており、第２のメモリ要素の前に接続されているオア論理回路（４３）の第２の入力端が第１のメモリ要素（４０）の一方の出力端と接続されており、
ｃ）第１のメモリ要素の前に接続されているオア論理回路（４２）の出力端の１つが第１のメモリ要素（４０）の入力端の１つと接続されており、第２のメモリ要素の前に接続されているオア論理回路（４３）の出力端の１つが第２のメモリ要素（４１）の入力端の１つと接続されており、
ｄ）第２のメモリ要素（４１）の前記一方の出力端が論理回路の別の出力端としての役割をしている
ことを特徴とする請求項１記載の同期ディジタル論理回路。
論理回路の出力端および別の出力端が、メモリ要素のクロック入力端に与えられているクロック信号の１つにより制御されるマルチプレクサ（３３、３４）の入力端と接続されていることを特徴とする請求項２または３記載の同期ディジタル論理回路。
同期ディジタル論理回路であって、
ａ）クロック入力端、少なくとも２つの互いに相補性の出力端および少なくとも２つの入力端を有する少なくともそれぞれ１つのクロック状態制御されるメモリ要素（１０、１１）を有する少なくとも第１および第２の群が、第１の群のメモリ要素（１０）の出力端の１つ（１６）が第２の群のメモリ要素（１１）の入力端の１つ（１７）と接続されていることによって、縦続接続されており、
ｂ）第２のメモリ要素（１１）の一方の出力端が第１の群のメモリ要素（１０）の第１の入力端に帰還結合されており、
ｃ）第１の群のメモリ要素（１０）の第２の入力端が論理回路の入力端（１３）と接続されており、第２の群のメモリ要素（１１）の前記一方の出力端が論理回路の出力端（１４）としての役割をしており、
ｄ）各群のメモリ要素のクロック入力端が互いに位相シフトされたクロック信号（ＣＬＫ）により制御される
同期ディジタル論理回路において、
ｅ）メモリ要素（１０、１１）の各々がクロック状態制御されるＤフリップフロップおよびオア論理回路を含んでおり、
ｆ）オア論理回路の出力端がＤフリップフロップの入力端と接続されており、メモリ要素の入力端がオア論理回路の入力端であり、メモリ要素の相補性出力端がＤフリップフロップの相補性出力端であり、
ｇ）各２つの縦続接続されているメモリ要素（１０、１１）の群のクロック信号（ＣＬＫ）が群の数により分割されたクロック周期の位相だけ互いに位相シフトされている
ことを特徴とする同期ディジタル論理回路。
ａ）メモリ要素（３２、３３）の第３および第４の群が存在しており、
ｂ）第２の群のメモリ要素（３１）の出力端の１つが第３の群のメモリ要素（３２）の第１の入力端と接続され、第３の群のメモリ要素（３２）の出力端の１つが第４の群のメモリ要素（３３）の入力端の１つと接続されており、
ｃ）第３の群のメモリ要素（３２）の第２の入力端が論理回路の入力端（３５）と接続されており、第４の群のメモリ要素（３３）の出力端の１つが論理回路の別の入力端（３９）としての役割をしている
ことを特徴とする請求項５記載の同期ディジタル論理回路。
第１および第２の群のメモリ要素（４０、４１）の前に、それぞれ少なくとも２つの入力端および少なくとも２つの互いに相補性の出力端を有するそれぞれ１つのオア論理回路（４２、４３）が接続されており、その際
ａ）オア論理回路（４２、４３）の第１の入力端が論理回路の入力端と接続されており、
ｂ）第１の群のメモリ要素の前に接続されているオア論理回路（４２）の第２の入力端が第２の群のメモリ要素（４１）の一方の出力端と接続されており、第２の群のメモリ要素の前に接続されているオア論理回路（４３）の第２の入力端が第１の群のメモリ要素（４０）の出力端の１つと接続されており、
ｃ）第１の群のメモリ要素の前に接続されているオア論理回路（４２）の出力端の１つが第１の群のメモリ要素（４０）の入力端の１つと接続されており、第２の群のメモリ要素（４１）の前に接続されているオア論理回路（４３）の出力端の１つが第２の群のメモリ要素（４１）の入力端の１つと接続されており、
ｄ）第２の群のメモリ要素（４１）の前記一方の出力端が論理回路の別の出力端としての役割をしている
ことを特徴とする請求項５記載の同期ディジタル論理回路。
論理回路の出力端および別の出力端が対として、マルチプレクサ（３３、３４）の入力端と接続され、該マルチプレクサはメモリ要素のクロック入力端に与えられているクロック信号の１つにより制御されていることを特徴とする請求項６または７記載の同期ディジタル論理回路。
メモリ要素がバイポーラ電流スイッチ技術で実現されており、入力トランジスタ（５６、５７）のコレクタ‐エミッタ間パスが並列に接続されていることを特徴とする請求項１ないし３または５ないし７の１つに記載の同期ディジタル論理回路。