JPS62250587A - 信号形成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体回路技術、さらには半導体集積回路
における信号形成に適用して特に有効な技術に関し１例
えばラッチ回路を有する半導体集積回路におけるラッチ
用クロック信号の形成に利用して有効な技術に関する。

［従来の技術］ 従来、例えばアドレスラッチ型のメモリのような内部に
ラッチ回路を有するＬＳＩ（半導体集積回路）において
、外部から供給されるクロックパルスによって上記ラッ
チ回路を動作させて、入力信号の取込みを行なうように
されたものがある。

その場合、ＬＳＩの製造バラツキや動作条件を考慮して
ＬＳＩ内部のラッチ回路に必要な最小クロックパルス幅
よりも広いパルス幅を持つように、つまり一定のマージ
ンを有するようにラッチ用クロックパルスの条件を設定
していた。

［発明が解決し゛ようとする問題点］ しかしながら、ラッチ回路を有するメモリや論理ＬＳＩ
等により構成されている例えば計算機のようなシステム
においＣは、システムの処理速度の向上を図るためマシ
ンサイクルを短くすることが要望される。そのため、上
記のごとくラッチ用クロックパルスにマージンを持たせ
ておく必要があると、マシンサイクルを短縮しようとし
た場合にマージンに対する条件が非常に厳しくなる。

また、マージンを持たせる以上、そのマージンの条件を
いくら厳しくしても、ある程度以上のマシンサイクルの
短縮は不可能であり、それによってシステムの処理速度
の向上にも限界があった。

この発明の目的は、ＬＳＩ内部のラッチ回路の取込み用
クロックパルスのマージンを考慮せずにクロックをいれ
ることができるようにして、ラッチ回路を有するＬＳＩ
を用いたシステムのサイクルタイムを短縮し、処理速度
の向上を図ることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、ＬＳＩ内部に設けられた本来のラッチ回路と
同一構成のラッチ回路を、クロックパルス形成回路の構
成手段として用い、外部から供給されるクロック信号に
よってそのラッチ回路を動作させクロックパルスの立上
がりを規定しかつその出力をクロック入力端子にフィー
ドバックさせて形成されるクロックパルスの立上がりを
規定するものである。

［作Ｊ１？］ 上記した手段によれば、外部から供給されるクロック信
号に基づいて形成されるラッチ用クロックのパルス幅は
、ＬＳＩ内部のラッチ回路に必要な最小クロックパルス
幅と等しくされるという作用により、外部からはマージ
ンを考慮せずにクロックをいれることができ、これによ
って、ラッチ回路を有するＬＳＩを用いたシステムのサ
イクルタイムを短縮し、処理速度の向上を図るという上
記目的を達成することができる。

［実施例］ 第１図には本発明に係るラッチ回路を有する半導体集積
回路におけるクロックパルス形成回路の一実施例が示さ
れている。

この実施例のクロックパルス形成回路は、ＬＳＩ内部の
他の入力等のラッチ回路と同一構成のラッチ回路ＬＴと
ＡＮＤゲートＧＴとにより構成されている。ラッチ回路
ＬＴのデータ端子りには、例えばハイレベルに固定され
たデータ（ｇ　Ｈ１１が入力されている。また、ラッチ
回路ＬＴのリセット端子Ｒには、外部から供給されるク
ロック信号ＣＬＫが入力され、クロック信号ＣＬＫがロ
ウレベルの期間中、ラッチ回路ＬＴはリセット状態にさ
れる。

ラッチ回路ＬＴに供給される外部からのクロック信号Ｃ
ＬＫには、上記ＡＮＤゲートＧＴの一方の入力端子にも
入力されている。そして、このＡＮＤゲートＧＴの出力
信号が上記ラッチ回路ＬＴのクロック端子Ｃに入力され
ており、クロック端子Ｃがハイレベルにされている間、
ラッチ回路ＬＴはスルー状態となり、データ端子りの信
号がそのまま出力端子Ｑより出力される。一方、クロッ
ク端子Ｃがロウレベルにされると、ラッチ回路ＬＴはホ
ールド状態となり、取り込んだデータをリセットがかけ
られるまで保持するように構成されている。

さらに、この実施例では、特に制限されないが。

ラッチ回路ＬＴの出力Ｑが、ディレィ回路ＤＬを介して
上記ＡＮＤゲートＧＴの他方の入力端子に供給されるよ
うにされている。

従って、この実施例においては、第２図に示すようにＡ
ＮＤゲートＧＴに入力されている外部からのクロック信
号ＣＬＫがロウレベルからハイレベルに変化されると、
その時までに既にＡＮＤゲートＧＴの他方の入力信号た
るラッチ回路ＬＴの出力Ｑがロルベルにされて、ゲート
が開かれているため、ＡＮＤゲートＧＴの出力はクロッ
グＣＬＫのハイレベルへの変化に対応して速やかにハイ
レベルに変化される。

また、クロックＣＬＫがラッチ回路ＬＴのリセット端子
Ｒへ入力されているため、クロックＣＬのハイレベルへ
の変化によってラッチ回路ＬＴのリセット状態が解除さ
れる。そのため、ラッチ回路ＬＴの出力Ｑは１回路の持
つディレィ時間ｔｃＷを経過した時点でロウレベルから
ハイレベルへ変化する。ラッチ回路ＬＴの出力Ｑがハイ
レベルに変わると、ディレィ回路ＯＬにおける遅延時間
ｔｄ経過後にＡＮＤゲートＧＴの出力は、クロックＣＬ
Ｋのレベルいかんにかかわらずロウレベルに立ち上がる
。

二九によって、ＡＮＤゲートＧＴからは、ラッチ回路Ｌ
Ｔにおけるラッチに要する時間ｔｃｗに。

ディレィ回路ＤＬにおけるディレィ時間ｔｄを加えた時
間幅のパルスが出力される。

この実施例は、このＡＮＤゲートＧＴの出力Ａを、アド
レス信号やデータ信号をラッチするための図外のラッチ
回路に、ラッチ用クロックパルスとして供給するもので
ある。

このようにして形成された内部クロックパルスによって
ラッチ回路が動作されたならば、ラッチに必要な最小時
間で信号の取込みを行なうことができる。この場合、デ
ィレィ回路ＤＬにおけるディレィ時間ｔｄはクロックパ
ルスにマージンを持たせるためのものであって、極めて
短い時間に設定することができる。また、場合によって
はディレィ回路ＤＬを省略することも可能である。

次に、第３図には、上記実施例をラッチ回路がＥＣＬ　
（エミッタ・カップルド・ロジ゛ツク）回路により構成
されている論理ＬＳＩにおけるラッチ用クロックパルス
の形成回路に適用した場合の具体的な回路例が示されて
いる。

この実施例では、データ端子りからの入力信号をベース
端子に受けるようにされたトランジスタＱ１と、基準電
圧Ｖｓａをベース端子に受けるようにされたトランジス
タＱ２とは、エミッタが共通に接続されたＥＣＬ回路を
構成している１通常のラッチ回路の場合、トランジスタ
Ｑ２とＱ、とが差動動作の結果として、アドレス信号Ａ
Ｄのレベルが基準電圧Ｖａｎよりも高いか低いかによっ
て差動出力Ｖｄ工、Ｖｄ２が反転する。この実施例では
、トランジスタＱ１のベース端子をダイオード等を介し
て電源電圧に接続することにより、ハイレベルの固定デ
ータｉｔＨ”が印加されるようにされる。

上記差動トランジスタＱ１のコレクタ端子にはトランジ
スタＱ２のコレクタが、またトランジスタＱ２のコレク
タ端子にはトランジスタＱ４のコレクタがそれぞれ接続
され、トランジスタＱ３とＱ。

とはエミッタが共通に接続されている。そして、上記差
動トランジスタＱ□、Ｑ８の共通エミッタ端子と、差動
トランジスタＱ１、Ｑ４の共通エミッタ端子には、同じ
くエミッタ共通接続されたトランジスタＱ、とＱ６が接
続され、これらのトランジスタＱ、、　Ｑ、の共通エミ
ッタ端子にはリセット用トランジスタＱ７を介して定電
流源ＣＣ１が接続され、これによって電流切換回路が接
続されている。

つまり、トランジスタＱ５とＱ、とからなる電流切換回
路によって、非リセツト期間（トランジスタＱ７のオン
期間）中、トランジスタＱいＱ２から成るＥＣＬ回路ま
たはＱ、、Ｑ、から成るＥＣＬ回路のいずれか一方にの
み電流が流され、電流が流された方の回路が動作される
ようになっている。

上記電流切換回路を制御するために、ＡＮＤゲートＧＴ
の出力Ａがクロック入力端子ＣとしてのトランジスタＱ
、のベース端子に入力されるようにされている。また、
定電流源ＣＣ１とトランジスタＱ２のコレクタ端子間に
は参照トランジスタＱ。

が接続されている。

また、この実施例では上記ＥＣＬ回路の差動出力Ｖｄ工
、Ｖｄ、が、トランジスタＱ、と抵抗Ｒｅ、とからなる
エミッタフォロワ回路ＥＦ、およびトランジスタＱユ２
と抵抗Ｒｅ、とからなるエミッタフォロワ回路ＥＦ、に
各々供給される。エミッタフォロワ回路ＥＦ工の出力は
、反対側のトランジスタＱ□とペアをなすトランジスタ
Ｑ、のベースに、またエミッタフォロワ回路ＥＦ、の出
力は、反対側のトランジスタＱ２とペアをなすトランジ
スタＱ４のベースにそれぞれ交差的に印加される。

これによって、上記電流切換回路（Ｑ、、　Ｑ、）によ
りトランジスタＱ３とＱ４からなるＥＣＬ回路の側に電
流が流されると、その出方がエミッタフォロワＥＦ工、
ＥＦ、を介してＥＣＬ回路（Ｑ３゜Ｑ、）にフィードバ
ックされる。その結果、ＥＣＬ回路の出力状態が保持さ
れる１つまり、トランジスタＱ、、Ｑ、からなるＥＣＬ
回路と、エミッタフォロワ回路ＥＦ□およびＥＦ２とに
よってホールド回路が構成される。

一方、上記電流切換回路（Ｑ、、Ｑ、）によりトランジ
スタＱ工とＱ２からなるＥＣＬ回路の側に電流が流され
ると、そのときトランジスタＱユのペースに入力されて
いる信号に応じた差動出力Ｖｄ□、Ｖｄ、が現れる。つ
まり、固定データ＃　Ｈｌ＃が取り込まれる。取り込ま
れたデータは、リセット用トランジスタＱ７のベース端
子にロウレベルのクロックＣＬＫが供給されて、トラン
ジスタＱ。

がオンされることによりキャンセルされる。

一方、ＡＮＤゲートＧＴは、ベース端子に外部からのク
ロック信号ＣＬＫが入力されたトランジスタＱ２１と、
基準電圧Ｖａｓ、がベース端子に印加されたトランジス
タＱ、２とからなるＥＣＬ回路の共通エミッタ端子にト
ランジスタＱ。を介して定電流源ＣＣ２が接続され、か
つ上記トランジスタＱ２３とカレントスイッチ回路を構
成するようにトランジスタＱ　ｚ　ａが、定電流源ＣＣ
２とトランジスタＱ２□のコレクタ端子間に接続された
構成にされている。そして、上記カレントスイッチを構
成するトランジスタＱａ３のベース端子に基準電圧Ｖａ
Ｓ、が、またトランジスタＱ８４のベース端子に、ラッ
チ回路ＬＴの一方の出力信号（Ｖｄｔ）をレベルシフト
段ＬＳにてシフトした信号Ｑがディレィ回路ＤＬを介し
て供給されることにより、信号ＱとクロックＣＬＫとの
論理積をとるような動作を行なう。

上記信号ＱとクロックＣＬＫとによって定まったＡＮＤ
ゲートＧＴの出力状態は、エミッタフォロワＥＦ、を介
してラッチ回路のクロック端子としてのトランジスタＱ
、のベース端子に信号Ａとしてフィードバックされると
ともに、図外の同様なＥＣＬ型ラッチ回路にラッチ用ク
ロックパルスとして供給されるようになっている。

上記回路によって、第１図に示したようなりロックの整
形を行なうクロックパルス形成回路が構成される。なお
、ディレィ回ＩＩＤＬは、一対の差動型トランジスタと
定電流源及び出力用エミッタフォロワとからなる一般的
なＥＣＬ回路により構成することができる。あるいはそ
のようなゲート回路の変わりにＣＲ時定数回路をディレ
ィ回路として使用してもよい。

以上説明したように、上記実施例は、ＬＳＩ内部に設け
られた本来のラッチ回路と同一構成のラッチ回路を、ク
ロックパルス形成回路の構成手段として用い、外部から
供給されるクロック信号によってそのラッチ回路を動作
させてクロックパルスの立上がりを規定しかつその出力
をクロック入力端子にフィードバックさせて形成される
クロックパルスの立上がりを規定するようにしたので、
外部から供給されるクロック信号に基づいて形成される
ラッチ用クロックのパルス幅は、ＬＳＩ内部のラッチ回
路に必要な最小クロックパルス幅と等しくされるという
作用により、外部からはマージンを考慮せずにクロック
をいれることができるようになり、ラッチ回路を有する
ＬＳＩを用いたシステムのサイクルタイムが短縮され、
処理速度が向上されるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば上記実施例では、
ＡＮＤゲートＧＴへの入力信号としてのクロックが、そ
のままラッチ回路ＬＴのリセット信号として印加される
ようにされているが、クロックＣＬＫとは別のリセット
信号を形成して、ラッチ回路に供給するようにしてもよ
い。ラッチ回路のリセット信号は、次のクロックの立上
がり時までにホールド状態を解除できるようなタイミン
グの信号であればよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＥＣＬ型のラッチ回
路を有する論理ＬＳＩに適用したものについて説明した
が、この発明はそれに限定されず、ラッチ付メモリやＭ
ＯＳＦＥＴからなる論理ＬＳＩ等に利用することができ
る。

［発明の効果コ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。すなわち、マージンを考慮せずにクロックをいれるこ
とができるようになって、ラッチ回路を有するＬＳＩを
用いたシステムのサイクルタイムを短縮し、処理速度の
向上を図ることができる。

【図面の簡単な説明】

第１図は、本発明をラッチ用クロックパルスの形成回路
に適用した場合の一実施例を示すブロック図、 第２図は、その回路における各種信号のタイミングを示
すタイムチャート。 第３図は、第１図の実施例の具体的な回路構成例を示す
回路図である。 ＬＴ・・・・ラッチ回路、ＧＴ・・・・論理積回路（Ａ
ＮＤゲート）、ＤＬ・・・・ディレィ回路、ＣＣ１゜Ｃ
Ｃ２・・・・定電流源、ＥＦ工〜ＥＦ、・・・・エミッ
タフォロワ。 第　　１　　図 （ｒＴ 第　　２　　図

Claims (1)

1. 【特許請求の範囲】 １、固定された信号をデータ入力端子に受けるようにさ
   れたラッチ回路と、外部から供給されるクロック信号を
   一方の入力信号とする論理積回路とにより構成され、上
   記ラッチ回路の出力信号が上記論理積回路の他方の入力
   端子に供給されるとともに、この論理積回路の出力信号
   が上記ラッチ回路にデータ取込み制御信号として供給さ
   れるように構成されてなることを特徴とする信号形成回
   路。 ２、上記ラッチ回路の出力信号はディレイ回路を介して
   上記論理積回路の一方の入力端子に供給されるようにさ
   れてなることを特徴とする特許請求の範囲第１項記載の
   信号形成回路。