JPH023328B2 - - Google Patents

Description

請求の範囲 １ クロツク信号CK及び外部イネーブル信号
ENに応答して出力端子１２，１４に出力信号を
発生する回路であつて、 前記クロツク信号及び前記外部イネーブル信号
が、両方ともにデイジタルロー状態にある時、前
記出力信号がデイジタルハイ状態になり、その
後、 前記外部イネーブル信号が前記デイジタル
ロー状態を維持する限り、前記クロツク信号CK
の状態にかかわらず、前記出力信号がデイジタル
ハイ状態を維持する論理回路用イネーブリング回
路において、 前記出力信号を発生する回路は、 第１の抵抗器３０、 第２の抵抗器３２、 第３の低抗器３４、 ベースを前記クロツク信号CKに結合させ、エ
ミツタを前記第１の抵抗器３０により第１の電源
電圧Vccに結合させ、コレクタを第２の電源電圧
に結合させた 第１トランジスタ１８、 ベースを第１のトランジスタ１８のエミツタに
結合させ、エミツタを第１のノード３６に結合さ
せ、コレクタを前記第２の抵抗器３２により前記
第１の電源電圧Vccに結合させた第２のトランジ
スタ２０、 第１、第２の入力を夫々前記ノード３６及び前
記外部イネーブル信号に結合させ、出力を前
記出力端子１２，１４に結合させたノアゲート
４、 カソードを前記出力端子１２，１４に結合させ
た第１のダイオード２８、 ベースを前記ダイオード２８のアノードに結合
させ、コレクタを前記ノード３６に結合させ、エ
ミツタを第２の電源電圧に結合させ、かつ前記第
１のダイオード２８のアノードに接続されたベー
スは前記第３の抵抗３４を介して前記第１の電源
電圧Vccに結合された第３のトランジスタ２２、 を具えることを特徴とする論理回路用イネーブリ
ング回路。

２ アノードを前記ノード３６に結合させ、カソ
ードを前記クロツク信号に結合させた、第２のダ
イオード２６を更に具えることを特徴とする前記
請求の範囲第１項記載の論理回路用イネーブリン
グ回路。

３ アノードを前記第３のトランジスタ２２の前
記エミツタに結合させ、カソードを前記第２の電
源電圧に結合させた第３のダイオード２４を更に
具える前記請求の範囲第２項記載の論理回路用イ
ネーブリング回路。

発明の背景 発明の技術分野 本発明は概括的には論理回路用イネーブリング
回路に関するものであり、更に具体的には、クロ
ツク信号を反転させずに直接使用することにより
消費電力の増加を伴なわずにイネーブリングの遅
延時間を短縮するトランジスタ・トランジスタ論
理回路（TTL）用のイネーブリング回路に関す
るものである。

先行技術の説明 データラツチ、フリツプフロツプ、シフトレジ
スタ、メモリ等の論理回路は、動作可能となるた
めのイネーブリング信号の供給を必要とする場合
がある。例えば、モトローラ社製のALS377ヘツ
クス・データラツチは、そのような信号を必要と
する。

先行技術のイネーブリング回路においては、必
要なクロツク信号CKが発生される前に外部クロ
ツク信号が３個のゲートを伝播する必要があつ
た。従つて包含された特定の論理回路のイネーブ
リングは、３個のゲートの伝播遅延時間だけ遅延
されることになる。クロツク信号が３個のゲート
の初段における反転を必要とせずに直接使用でき
るとしたならば、イネーブリング時間に関し相当
の改良が図られるであろう。

発明の概要 本発明の一つの目的は、データラツチ、フリツ
プフロツプ、メモリ、シフトレジスタ及びその種
の論理回路をイネーブリングするための改良され
た回路を提供することにある。

本発明の更に他の目的は、消費電力を何ら増加
させることなく高速のイネーブリングを達成する
論理回路用イネーブリング回路を提供することに
ある。

本発明の更に他の目的は、改良されたＡゲー
ト、即ち第１の入力Ａがハイで第２の入力Ｂがロ
ーであるときに出力がハイになるゲート、を提供
することにある。

また、本発明の一つの目的は、改良されたＡ
ゲートを用いた論理回路用イネーブリングゲート
を提供することにある。

本発明の一側面によれば、ハイ及びロード論理
状態を取得る外部クロツク信号並びに外部イネー
ブリング信号から内部イネーブリング信号を発生
する回路であつて：前記外部クロツク信号を受け
る第１の入力端子及び前記内部イネーブリング信
号を受ける第２の入力端子を有し、前記外部クロ
ツク信号が論理のハイで前記内部イネーブリング
信号が論理のローであるときに論理のハイ出力を
発生する第１の論理ゲート；並びに、該第１の論
理ゲートの出力端子に結合された第１の入力端子
及び前記外部イネーブリング信号を受ける第２の
入力端子を有し、前記内部イネーブリング信号を
発生する第２の論理手段を備えた回路が提供され
る。

本発明の構成と実施例図面との対応関係は次の
通りである。

１ クロツク信号CK及び外部イネーブル信号
ENに応答して出力端子１２，１４に出力信号
を発生する回路であつて、 前記クロツク信号及び前記外部イネーブル信
号が、両方ともデイジタルロー状態にある時、
前記出力信号がデイジタルハイ状態になり、そ
の後、前記外部イネーブル信号が前記デイ
ジタルロー状態を維持する限り、前記クロツク
信号CKの状態にかかわらず、前記出力信号が
デイジタルハイ状態を維持する論理回路用イネ
ーブリング回路において、前記出力信号を発生
する回路は、第１の抵抗器３０、第２の抵抗器
３２、第３の低抗器３４、ベースを前記クロツ
ク信号CKに結合させ、エミツタを前記第１の
抵抗器３０により第１の電源電圧Vccに結合さ
せ、コレクタを第２の電源電圧に結合させた第
１トランジスタ１８、ベースを第１のトランジ
スタ１８のエミツタに結合させ、エミツタを第
１のノード３６に結合させ、コレクタを前記第
２の抵抗器３２により前記第１の電源電圧Vcc
に結合させた第２のトランジスタ２０、第１、
第２の入力を夫々前記ノード３６及び前記外部
イネーブル信号に結合させ、出力を前記出
力端子１２，１４に結合させたノアゲート４、
カソードを前記出力端子１２，１４に結合させ
た第１のダイオード２８、ベースを前記ダイオ
ード２８のアノードに結合させ、コレクタを前
記ノード３６に結合させ、エミツタを第２の電
源電圧に結合させ、かつ前記第１のダイオード
２８のアノードに接続されたベースは前記第３
の抵抗３４を介して前記第１の電現電圧Vccに
結合された第３のトランジスタ２２、を具える
ことを特徴とする論理回路用イネーブリング回
路。

２ アノードを前記ノード３６に結合させ、カソ
ードを前記クロツク信号に結合させた、第２の
ダイオード２６を更に具えることを特徴とする
前記請求の範囲第１項記載の論理回路用イネー
ブリング回路。

３ アノードを前記第３のトランジスタ２２の前
記エミツタに結合させ、カソードを前記第２の
電源電圧に結合させた第３のダイオード２４を
更に具える前記請求の範囲第２項記載の論理回
路用イネーブリング回路。

【図面の簡単な説明】

第１図は、先行技術によるイネーブリング回路
の論理回路図である。第２図は、本発明によるイ
ネーブリング回路の論理回路図である。第３図
は、本発明のイネーブリング回路の部分論理、部
分構成図である。

好適実施例の説明 第１図は、論理回路８をイネーブリングするた
めの先行技術による回路ブロツク図である。前述
したように、論理回路８は種々の形式、例えばシ
フトレジスタ、データラツチ、メモリ等の形式を
取り得よう。図示のように、２個の入力が論理回
路８に供給される。信号線１０上の第１の入力
は、インバータ２から出力された反転クロツク信
号である。信号線１２上の第２の入力は実際
のイネーブル信号であり、これはイネーブリング
回路で作成されてノアゲート４の出力端子に出現
する。前述したように、クロツク信号CKがイン
バータ２の入力端子に供給され、このインバータ
の出力はノアゲート６の入力端子に結合される。
実際のイネーブリング信号ENABLEがノアゲー
ト６の第２の入力端子に結合され、このノアゲー
トの出力はノアゲート４の第１の入力端子に供給
される。外部イネーブリング信号はノアゲー
ト４の第２の入力端子に供給される。

第１図に示した回路の動作を説明するうえで、
外部イネーブリング信号が初めにロー論理状
態にあるものとする。インバータ２の入力端子の
クロツク信号CKがローになると、ノアゲート６
の第１の入力端子に論理のハイが供給される。こ
のノアゲートは両入力がローのときだけハイ出力
を発生するから、この場合にはローを出力する。
外部イネーブリング信号もローであるから、
ノアゲート４の出力はハイになり論理回路８がイ
ネーブルされる。ノアゲート４の出力端子に出現
するハイ信号は信号線１４を介してノアゲート６
の第２の入力端子に帰還され、これに伴なつてノ
アゲート６の出力がロー状態にラツチされる。こ
こでクロツク信号CKがハイになつたとしても、
ノアゲート６の出力はロー状態に保持され、外部
イネーブリング信号がロー状態を保持する限
り論理回路８はイネーブルされ続ける。

明らかに、ノアゲート４の出力がノアゲート６
の第２の入力端子に帰還されるのに要する時間は
律速的ではない。これは上記帰還路が単なる帰還
ラツチング路にすぎないからである。しかしなが
ら、クロツク信号CKがインバータ２を経てノア
ゲート６の第１の入力端子まで伝達されなければ
ならないことから、信号線１２上に最終的なイネ
ーブリング信号ENABLEが最初に発生するまで
に時間がかかるという不都合がある。

第２図は本発明に係るイネーブリング回路の論
理図である。図示のように、従前どおりクロツク
信号CKはインバータ２の入力端子に供給され、
このインバータの出力は論理回路８に供給さ
れている。また、外部イネーブリング信号も
従前どおりノアゲート４の第１の入力端子に結合
され、このノアゲートの出力は信号線１２上の実
際の論理回路のイネーブリング信号ENABLEを
表示している。本質的な差異は、クロツク信号
CKがＡゲート１６の第１の入力端子に直結さ
れる点である。このＡゲート１６の第２の入力
端子は、信号線１４を介してノアゲート４の出力
ENABLEに結合されている。

第１図と第２図の回路が機能的に等価であるこ
とを説明するには、ノアゲート４の第２の入力端
子に出現する信号が両回路において同一であるこ
とを示せば足りよう。第１図において、ノアゲー
ト６の第１、第２の入力端子に信号Ａ，Ｂが供給
された場合、このノアゲートの出力はの型式
となる。従つて、第１図中のノアゲート６の実際
の出力はCK となる。第２図中のゲー
ト１６の非反転入力端子と反転入力端子のそれぞ
れに信号ＡとＢが供給されると、このゲート１６
はＡを出力する。従つてこのＡゲート１６の
実際の出力はCK となる。第１図中の
ノアゲート６の出力もＡゲート１６の出力もノ
アゲート４の入力端子に結合されかつこのノアゲ
ート４の第２の入力端子はに結合されるもの
であるから、両回路は機能的には等価である。し
かしながら、以下で更に説明するように、第２図
においてはクロツク信号の伝播段が１段少なくな
つているため実際のイネーブリング信号
ENABLEを発生させることに関し相当の高速化
が達成できることが明らかである。クロツク信号
はゲート１６に直接供給される。符号反転手段
は、タイミングに律速的でない帰還ラツチング路
１４内に設けられている。

第３図は、第２図のＡゲート１６の詳細を例
示する図である。この回路はpnpトランジスタ１
８、シヨツトキー・トランジスタ２０，２２、ダ
イオード２４、シヨツトキー・ダイオード２６，
２８及び抵抗器３０，３２，３４を備えている。
トランジスタ１８のベースとダイオード２６のカ
ソードは、クロツク信号CKに直結されている。
トランジスタ１８のコレクタとダイオード２４の
カソードは接地されている。トランジスタ１８の
エミツタは、抵抗器３０を介して電源Vccに接続
されると共にトランジスタ２０のベースに接続さ
れている。トランジスタ２０のコレクタは抵抗器
３２を介して電源Vccに接続されており、またこ
のトランジスタ２０のエミツタはトランジスタ２
２のコレクタ、ダイオード２６のアノード及びノ
アゲート４の第２の入力端子に接続されている。
トランジスタ２２のエミツタは、ダイオード２４
のアノードに接続されている。トランジスタ２２
のベースは、抵抗器３４を介して電源Vccに接続
されると共にダイオード２８のアノードにも接続
されている。シヨツトキー・ダイオード２６はク
ロツク信号CKがローであるときのトランジスタ
２０のベース・エミツタ接合に付随する寄生容量
に対し放電路を提供する。

Ａ機能CK ENABLEは、実際にはノード３
６に現われる。すなわち、クロツク信号CKがハ
イのとき、トランジスタ１８はオフ状態を保ちト
ランジスタ２０がオン状態になる。従つて、電流
はVccから抵抗器３２を経てノード３６に流れ込
む。ENABLEがローであれば、電流はVccから
抵抗器３４とダイオード２８に流れる。トランジ
スタ２２にはベースドライブ信号が供給されず、
トランジスタ２２はオフ状態を保つ。トランジス
タ２２がオフ状態であるから、このトランジスタ
２２はノード３６から電流を吸込まず、このため
ノード３６の電圧が論理のハイレベルに上昇す
る。CKとENABLEに関する他の組合せによつて
はノード３６はすべて論理のゼロとなる。すなわ
ち、既に説明したように、クロツク信号がハイで
あるとノード３６に電流が流れ込む。一方、
ENABLEがハイであると、トランジスタ２２が
オン状態になつてノード３６から電流を吸込むこ
とにより、ノード３６を論理のローレベル状態と
する。これに対してクロツク信号がロー状態にな
ると、トランジスタ１８がオン状態になつてトラ
ンジスタ２０からベース電流を発散させ、トラン
ジスタ２０をオフ状態にする。このため、
ENABLE信号線の状態いかんに拘らず、ノード
３６には電流が供給されず、ノード３６の電圧は
論理のハイレベルに上昇しない。

第２図において、Ａゲート１６をANDゲー
トで置替えると共にラツチング帰還線１４内にイ
ンバータを設置することによつても、第２図と同
一の機能が達成できる。このような構成によつて
も明らかに高速化が図れるが、帰還線１４内にイ
ンバータを付加することに伴なつて消費電力が増
す。第３図の回路を使用することにより、消費電
力増を伴なうことなく55％の高速化が達成でき
た。

上述の説明は一つの例示にすぎない。当業者で
あれば、請求の範囲に記載した本発明の要旨の範
囲内で形式や詳細を変更できよう。例えば、第３
図中のシヨツトキー・トランジスタやダイオード
を慣用のバイポーラ・トランジスタやダイオード
で置替えることもできよう。この場合の回路は第
３図の回路ほどは高速ではないが、慣用のバイポ
ーラ・トランジスタやダイオードで構成した従来
回路よりは高速である。

更に、ゲート機能の拡張用にトランジスタ及
び／又はダイオードを付加することもできよう。