JP2982196B2 - 異電源インターフェース回路 - Google Patents
異電源インターフェース回路Info
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は異電源インターフェース回路に関し、特に相
補型MOS回路を用いて異なる電源を有する回路間を接続
する異電源インターフェース回路に関する。
補型MOS回路を用いて異なる電源を有する回路間を接続
する異電源インターフェース回路に関する。
近年、半導体集積回路の高集積化が進み、トランジス
タもゲート長の細いものが用いられるようになってい
る。かかるゲート長の細いトランジスタについてみる
と、信頼性の問題から、メモリ回路等では外部電源5Vに
対し回路内部に設けた定電圧発生回路により内部電源電
圧３〜4Vを発生し、内部回路に供給する回路が採用され
ている。従って、この回路では、内部に外部電源電圧を
供給される回路と、内部電源電圧を供給される回路とが
存在することになる。
タもゲート長の細いものが用いられるようになってい
る。かかるゲート長の細いトランジスタについてみる
と、信頼性の問題から、メモリ回路等では外部電源5Vに
対し回路内部に設けた定電圧発生回路により内部電源電
圧３〜4Vを発生し、内部回路に供給する回路が採用され
ている。従って、この回路では、内部に外部電源電圧を
供給される回路と、内部電源電圧を供給される回路とが
存在することになる。
例えば、メモリではアドレスやクロックおよびデータ
の入力初段トランジスタおよび出力トランジスタ等に代
表される外部入出力端子に接続される回路と、その他の
内部回路とでは異なる電源電圧が供給されることにな
る。
の入力初段トランジスタおよび出力トランジスタ等に代
表される外部入出力端子に接続される回路と、その他の
内部回路とでは異なる電源電圧が供給されることにな
る。
第４図はかかる従来の一例を示す異電源インターフェ
ース回路図である。
ース回路図である。
第４図に示すように、かかるインターフェース回路
は、第一の電源（VI）回路１と、第二の電源（VE）回路
２とを接続するにあたり、インバータ回路7,5および８
を直列に接続して構成したものであり、インバータ回路
７には第一の電源VCCIからVI(V)が供給され、一方、イ
ンバータ回路５および８には第一の電源よりも高い電圧
の第二の電源VCCEからVE(V)が供給されている。尚、各
インバータ回路7,5および８はそれぞれＰチャネルMOSト
ランジスタとＮチャネルMOSトランジスタQ1,Q2;Q5,Q6;Q
9,Q10から構成されており、またN1,N2,N4,N5は節点であ
る。
は、第一の電源（VI）回路１と、第二の電源（VE）回路
２とを接続するにあたり、インバータ回路7,5および８
を直列に接続して構成したものであり、インバータ回路
７には第一の電源VCCIからVI(V)が供給され、一方、イ
ンバータ回路５および８には第一の電源よりも高い電圧
の第二の電源VCCEからVE(V)が供給されている。尚、各
インバータ回路7,5および８はそれぞれＰチャネルMOSト
ランジスタとＮチャネルMOSトランジスタQ1,Q2;Q5,Q6;Q
9,Q10から構成されており、またN1,N2,N4,N5は節点であ
る。
ここで、前述したようにVIとVEにはVE＞VIの関係があ
り、さらにVE−VI≧|VTP|（VTPはＰチャネルMOSトラン
ジスタのスレッショルド電圧）の関係があるとする。
り、さらにVE−VI≧|VTP|（VTPはＰチャネルMOSトラン
ジスタのスレッショルド電圧）の関係があるとする。
第５図は第４図に示すインターフェース回路の各節点
電圧特性図である。
電圧特性図である。
第５図に示すように、かかる節点電圧においてN1とN2
およびN4とN5は互いに逆の電圧特性である。
およびN4とN5は互いに逆の電圧特性である。
まず、節点N1が“L"レベル、すなわち0Vの場合につい
て説明する。この時、インバータ回路７のQ1トランジス
タはON、Q2トランジスタはOFF、節点N2は“H"レベルV
I(V)となる。また、インバータ回路５のQ6トランジスタ
がONし、さらにVE−VI≧|VTP|の関係があるので、トラ
ンジスタQ5もONする。従って、節点N4の電位はトランジ
スタQ5とQ6の能力比できまるα（Ｖ）となる。更に、イ
ンバータ回路８はトランジスタQ9がONし、前述したα
（Ｖ）がα＜VTN（VTNはＮチャネルMOSトランジスタの
スレッショルド電圧）ならば、トランジスタQ10はOFF
し、節点N5はVE(V)となる。また、α≧VTNならば、トラ
ンジスタQ10がONし、節点N5はトランジスタQ9とQ10の能
力比できまるVE−β（Ｖ）となる。
て説明する。この時、インバータ回路７のQ1トランジス
タはON、Q2トランジスタはOFF、節点N2は“H"レベルV
I(V)となる。また、インバータ回路５のQ6トランジスタ
がONし、さらにVE−VI≧|VTP|の関係があるので、トラ
ンジスタQ5もONする。従って、節点N4の電位はトランジ
スタQ5とQ6の能力比できまるα（Ｖ）となる。更に、イ
ンバータ回路８はトランジスタQ9がONし、前述したα
（Ｖ）がα＜VTN（VTNはＮチャネルMOSトランジスタの
スレッショルド電圧）ならば、トランジスタQ10はOFF
し、節点N5はVE(V)となる。また、α≧VTNならば、トラ
ンジスタQ10がONし、節点N5はトランジスタQ9とQ10の能
力比できまるVE−β（Ｖ）となる。
次に、節点N1が“H"レベル、すなわちVI(V)の時、イ
ンバータ回路７のトランジスタQ1はOFF、Q2はONし、節
点N2は“L"レベル、すなわち0Vとなる。その結果、イン
バータ回路５のトランジスタQ5がON、Q6がOFFし、節点N
4は“H"レベルVE(V)となる。同様に、インバータ回路８
のトランジスタQ9がOFF、トランジスタQ10がONし、節点
N5は“L"レベル、すなわち0Vとなる。
ンバータ回路７のトランジスタQ1はOFF、Q2はONし、節
点N2は“L"レベル、すなわち0Vとなる。その結果、イン
バータ回路５のトランジスタQ5がON、Q6がOFFし、節点N
4は“H"レベルVE(V)となる。同様に、インバータ回路８
のトランジスタQ9がOFF、トランジスタQ10がONし、節点
N5は“L"レベル、すなわち0Vとなる。
第６図は従来の他の例を示す異電源インターフェース
回路図である。
回路図である。
第６図に示すように、かかるインターフェース回路
は、第一の電源回路（VCCI）１が複数個ある場合の例で
あり、この場合には第一の電源VCCIよりも高い電圧の電
源VCCEを有する第二の電源回路２にＰチャネルMOSトラ
ンジスタQ11,Q12とＮチャネルMOSトランジスタQ13,Q14
からなるNOR回路９を備えて構成される。
は、第一の電源回路（VCCI）１が複数個ある場合の例で
あり、この場合には第一の電源VCCIよりも高い電圧の電
源VCCEを有する第二の電源回路２にＰチャネルMOSトラ
ンジスタQ11,Q12とＮチャネルMOSトランジスタQ13,Q14
からなるNOR回路９を備えて構成される。
すなわち、第６図に示すインターフェース回路は第一
の電源回路１のインバータ回路7A,7Bの出力を入力とす
る２入力NOR回路９と、このNOR回路９に直列に接続され
たインバータ回路８とで構成されるが、このインターフ
ェース回路も前述した第４図のインターフェース回路と
同様に、節点N2A,N2Bの電位にかかわらず、トランジス
タQ11,Q12は常にONするため、節点N2A,N2B共に“L"レベ
ルの時以外はNOR回路９に貫通電流が流れる。
の電源回路１のインバータ回路7A,7Bの出力を入力とす
る２入力NOR回路９と、このNOR回路９に直列に接続され
たインバータ回路８とで構成されるが、このインターフ
ェース回路も前述した第４図のインターフェース回路と
同様に、節点N2A,N2Bの電位にかかわらず、トランジス
タQ11,Q12は常にONするため、節点N2A,N2B共に“L"レベ
ルの時以外はNOR回路９に貫通電流が流れる。
上述した従来の異電源インターフェース回路は、二種
類の電源のうち電源電圧の低い方を第一の電源回路（V
CCI）とし、高い方を第二の電源回路（VCCE）とする
と、VCCE−VCCI≧|VTP|のときVCCIが供給されている回
路の出力をゲート入力とし且つソースをVCCEに接続して
いるＰチャネルMOSトランジスタは、ゲートの電位にか
かわらず常にONする。従って、VCCEが供給されている第
二の電源回路では、貫通電流が流れるという欠点があ
る。
類の電源のうち電源電圧の低い方を第一の電源回路（V
CCI）とし、高い方を第二の電源回路（VCCE）とする
と、VCCE−VCCI≧|VTP|のときVCCIが供給されている回
路の出力をゲート入力とし且つソースをVCCEに接続して
いるＰチャネルMOSトランジスタは、ゲートの電位にか
かわらず常にONする。従って、VCCEが供給されている第
二の電源回路では、貫通電流が流れるという欠点があ
る。
すなわち、第４図に示す従来例では、インバータ回路
５に常に貫通電流が流れるという欠点がある。また、ト
ランジスタQ5とQ6のトランジスタ能力比により“L"レベ
ル出力が浮くため、トランジスタQ5のサイズをトランジ
スタQ6よりも大きくすると、“L"レベル出力が中間レベ
ルとなり、次段のインバータ回路８にも貫通電流が流
れ、貫通電流による消費電流の増大に加えて誤動作の恐
れもあるという欠点がある。
５に常に貫通電流が流れるという欠点がある。また、ト
ランジスタQ5とQ6のトランジスタ能力比により“L"レベ
ル出力が浮くため、トランジスタQ5のサイズをトランジ
スタQ6よりも大きくすると、“L"レベル出力が中間レベ
ルとなり、次段のインバータ回路８にも貫通電流が流
れ、貫通電流による消費電流の増大に加えて誤動作の恐
れもあるという欠点がある。
本発明の目的は、かかる貫通電流の防止と、消費電流
の増大および誤動作を防止できる異電源インターフェー
ス回路を提供することにある。
の増大および誤動作を防止できる異電源インターフェー
ス回路を提供することにある。
本発明の異電源インターフェース回路は、出力段をMO
Sトランジスタで形成し相補出力を供給する第一の電源
回路と、前記第一の電源回路の電源よりも高い電圧の電
源を有する第二の電源回路とを接続する異電源インター
フェース回路において、前記第二の電源と接地間に直列
に接続され且つそれぞれのゲートに前記第一の電源回路
の相補出力を供給される第一および第二のＮチャネルMO
Sトランジスタを含む入力トランジスタ回路と、前記第
一および第二のＮチャネルMOSトランジスタの接続点を
入力とする第一のインバータ回路と、前記第一のインバ
ータ回路の出力を入力とし且つ出力を前記第一のインバ
ータ回路の入力に接続した第二のインバータ回路とを有
して構成される。
Sトランジスタで形成し相補出力を供給する第一の電源
回路と、前記第一の電源回路の電源よりも高い電圧の電
源を有する第二の電源回路とを接続する異電源インター
フェース回路において、前記第二の電源と接地間に直列
に接続され且つそれぞれのゲートに前記第一の電源回路
の相補出力を供給される第一および第二のＮチャネルMO
Sトランジスタを含む入力トランジスタ回路と、前記第
一および第二のＮチャネルMOSトランジスタの接続点を
入力とする第一のインバータ回路と、前記第一のインバ
ータ回路の出力を入力とし且つ出力を前記第一のインバ
ータ回路の入力に接続した第二のインバータ回路とを有
して構成される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第一の実施例を示す異電源インター
フェース回路図である。
フェース回路図である。
第１図に示すように、本実施例は第一の電源VIよりも
高い第二の電源VEと接地間に直列に接続された第一およ
び第二のＮチャネルMOSトランジスタQ3,Q4からなる入力
トランジスタ回路４と、これらＮチャネルMOSトランジ
スタQ3,Q4の接続点をゲート入力とするＰチャネルMOSト
ランジスタQ5およびＮチャネルMOSトランジスタQ6で形
成した第一のインバータ回路５と、この第一のインバー
タ回路５の出力を入力とし且つ出力を第一のインバータ
回路５の入力に接続し且つＰチャネルMOSトランジスタQ
7およびＮチャネルMOSトランジスタQ8で形成した第二の
インバータ回路６とで構成される。しかも、第一の電源
回路１を構成するインバータ７の出力および入力はそれ
ぞれインターフェース回路３の二つのＮチャニェルMOS
トランジスタQ3およびQ4のゲートに接続されており、ま
たインターフェース回路３を構成する第一のインバータ
回路５の出力はＰチャネルMOSトランジスタQ9およびＮ
チャネルMOSトランジスタQ10からなるインバータ回路８
の入力に供給される。
高い第二の電源VEと接地間に直列に接続された第一およ
び第二のＮチャネルMOSトランジスタQ3,Q4からなる入力
トランジスタ回路４と、これらＮチャネルMOSトランジ
スタQ3,Q4の接続点をゲート入力とするＰチャネルMOSト
ランジスタQ5およびＮチャネルMOSトランジスタQ6で形
成した第一のインバータ回路５と、この第一のインバー
タ回路５の出力を入力とし且つ出力を第一のインバータ
回路５の入力に接続し且つＰチャネルMOSトランジスタQ
7およびＮチャネルMOSトランジスタQ8で形成した第二の
インバータ回路６とで構成される。しかも、第一の電源
回路１を構成するインバータ７の出力および入力はそれ
ぞれインターフェース回路３の二つのＮチャニェルMOS
トランジスタQ3およびQ4のゲートに接続されており、ま
たインターフェース回路３を構成する第一のインバータ
回路５の出力はＰチャネルMOSトランジスタQ9およびＮ
チャネルMOSトランジスタQ10からなるインバータ回路８
の入力に供給される。
かかるインターフェース回路３は、前述した第４図の
従来例におけるインバータ回路５を置きかえたものであ
り、またＰチャネルMOSトランジスタQ1およびＮチャネ
ルMOトランジスタQ2からなるインバータ回路７には第一
の電源回路１からVIが供給され、その他の回路には第二
の電源回路２からVEが供給されている。
従来例におけるインバータ回路５を置きかえたものであ
り、またＰチャネルMOSトランジスタQ1およびＮチャネ
ルMOトランジスタQ2からなるインバータ回路７には第一
の電源回路１からVIが供給され、その他の回路には第二
の電源回路２からVEが供給されている。
第２図は第１図に示すインターフェース回路の各節点
電圧特性図である。
電圧特性図である。
第２図に示すように、N1〜N5は第１図に示す各節点の
電圧であり、前述した従来例の特性と比較すると、節点
N4での浮き上がりがなく、節点N3〜N5のハイレベルの電
圧はVEに等しくなる。
電圧であり、前述した従来例の特性と比較すると、節点
N4での浮き上がりがなく、節点N3〜N5のハイレベルの電
圧はVEに等しくなる。
以下、かかるインターフェース回路の動作について説
明する。
明する。
ます、節点N1が“L"レベル、すなわち0Vのとき、イン
バータ回路７のトランジスタQ1がON、Q2がOFFとなり、
節点N2は“H"レベル、すなわちVI(V)となる。そこで、
節点N2がゲートに接続されているトランジスタQ3はON、
節点N1がゲートに接続されているトランジスタQ4はOFF
となり、節点N3の電位が上昇する。さらに、第一および
第二のインバータ回路5,6により形成されるフリップフ
ロップにより節点N3はVE(V)、節点N4は0Vとなる。従っ
て、インバータ回路８を構成するＰチャネルMOSトラン
ジスタQ9はON、ＮチャネルMOSトランジスタQ10はOFFと
なるので、節点N5はVE(V)となる。
バータ回路７のトランジスタQ1がON、Q2がOFFとなり、
節点N2は“H"レベル、すなわちVI(V)となる。そこで、
節点N2がゲートに接続されているトランジスタQ3はON、
節点N1がゲートに接続されているトランジスタQ4はOFF
となり、節点N3の電位が上昇する。さらに、第一および
第二のインバータ回路5,6により形成されるフリップフ
ロップにより節点N3はVE(V)、節点N4は0Vとなる。従っ
て、インバータ回路８を構成するＰチャネルMOSトラン
ジスタQ9はON、ＮチャネルMOSトランジスタQ10はOFFと
なるので、節点N5はVE(V)となる。
次に、節点N1が“H"レベル、すなわちVI(V)の時、イ
ンバータ回路７のトランジスタQ1がOFF、Q2がONとなる
ので、節点N2は“L"レベル（0V）となる。そこで、入力
トランジスタ回路４を構成するトランジスタQ3はOFF、Q
4はONとなり、節点N3の電位が下降する。さらに、イン
バータ回路5,6により形成されるフリップフロップによ
り節点N3は0V、節点N4はVE(V)となる。また、インバー
タ回路８のトランジスタQ9はOFF、Q10はONとなるので、
節点N5は0Vとなる。すなわち、節点N5は節点N1の逆相と
なり、従来回路と同じ論理値を示す。
ンバータ回路７のトランジスタQ1がOFF、Q2がONとなる
ので、節点N2は“L"レベル（0V）となる。そこで、入力
トランジスタ回路４を構成するトランジスタQ3はOFF、Q
4はONとなり、節点N3の電位が下降する。さらに、イン
バータ回路5,6により形成されるフリップフロップによ
り節点N3は0V、節点N4はVE(V)となる。また、インバー
タ回路８のトランジスタQ9はOFF、Q10はONとなるので、
節点N5は0Vとなる。すなわち、節点N5は節点N1の逆相と
なり、従来回路と同じ論理値を示す。
第３図は本発明の第二の実施例を示す異電源インター
フェース回路図である。
フェース回路図である。
第３図に示すように、本実施例は第一の電源回路１が
複数個ある場合の例であり、かかる時はインターフェー
ス回路３の入力トランジスタ回路４の構成が変わってく
る。すなわち、ＮチャネルMOSトランジスタQ3,Q4を電源
VEと接地間に接続する点は同じであるが、別の第一の電
源回路１用にＮチャネルMOSトランジスタQ11,Q12を設け
る。
複数個ある場合の例であり、かかる時はインターフェー
ス回路３の入力トランジスタ回路４の構成が変わってく
る。すなわち、ＮチャネルMOSトランジスタQ3,Q4を電源
VEと接地間に接続する点は同じであるが、別の第一の電
源回路１用にＮチャネルMOSトランジスタQ11,Q12を設け
る。
かかるインターフェース回路３は、前述した第６図の
従来例に対応し、第６図の２入力NOR回路９をかかるNOR
型のインターフェース回路３に置き換えたものである。
尚、本実施例も前述した第一の実施例と同様に、インバ
ータ回路7A,7Bには第一の電源回路１からVI(V)が供給さ
れ、その他には第二の電源回路２からVE(V)が供給され
ている。
従来例に対応し、第６図の２入力NOR回路９をかかるNOR
型のインターフェース回路３に置き換えたものである。
尚、本実施例も前述した第一の実施例と同様に、インバ
ータ回路7A,7Bには第一の電源回路１からVI(V)が供給さ
れ、その他には第二の電源回路２からVE(V)が供給され
ている。
本実施例によれば、節点N2A,N2Bが共に“L"レベルの
ときのみ、節点N4が“H"レベル、すなわちVE(V)とな
り、第６図で説明した従来例のNOR回路９と同じ論理値
を示す。要するに、トランジスタQ3がONするときは必ず
Q4がOFFし、Q11がONするときは必ずQ12がOFFし、トラン
ジスタQ4,Q12が共にONするときは、トランジスタQ3,Q11
が共にOFFするため、貫通電流が流れることはない。
ときのみ、節点N4が“H"レベル、すなわちVE(V)とな
り、第６図で説明した従来例のNOR回路９と同じ論理値
を示す。要するに、トランジスタQ3がONするときは必ず
Q4がOFFし、Q11がONするときは必ずQ12がOFFし、トラン
ジスタQ4,Q12が共にONするときは、トランジスタQ3,Q11
が共にOFFするため、貫通電流が流れることはない。
上述したように、二つの実施例によれば、常にON状態
となるＰチャネルMOSトランジスタによる回路内の貫通
電流をなくし、各節点が中間レベルになるのを防止する
ことができる。
となるＰチャネルMOSトランジスタによる回路内の貫通
電流をなくし、各節点が中間レベルになるのを防止する
ことができる。
以上説明したように、本発明の異電源インターフェー
ス回路は、第一の電源回路よりも高い電圧の電源を有す
る第二の電源回路の入力側に且つ高い電圧と接地間で直
列接続される二つのＮチャネルMOSトランジスタからな
る入力トランジスタ回路と、これら両トランジスタの接
続点をゲート入力とする第一のインバータ回路と、この
第一のインバータ回路の出力を入力とし且つその出力を
第一のインバータ回路の入力に接続した第二のインバー
タ回路を設けることにより、インバータ回路それぞれに
貫通電流が流れるのを防止し、しかも各節点の電位を
“L"レベルは0V、“H"レベルは電源レベルにできるた
め、消費電流の増大及び誤動作を防止できるという効果
がある。
ス回路は、第一の電源回路よりも高い電圧の電源を有す
る第二の電源回路の入力側に且つ高い電圧と接地間で直
列接続される二つのＮチャネルMOSトランジスタからな
る入力トランジスタ回路と、これら両トランジスタの接
続点をゲート入力とする第一のインバータ回路と、この
第一のインバータ回路の出力を入力とし且つその出力を
第一のインバータ回路の入力に接続した第二のインバー
タ回路を設けることにより、インバータ回路それぞれに
貫通電流が流れるのを防止し、しかも各節点の電位を
“L"レベルは0V、“H"レベルは電源レベルにできるた
め、消費電流の増大及び誤動作を防止できるという効果
がある。
第１図は本発明の第一の実施例を示す異電源インターフ
ェース回路図、第２図は第１図に示すインターフェース
回路の各節点電圧特性図、第３図は本発明の第二の実施
例を示す異電源インターフェース回路図、第４図は従来
の一例を示す異電源インターフェース回路図、第５図は
第４図に示すインターフェース回路の各節点電圧特性
図、第６図は従来の他の例を示す異電源インターフェー
ス回路図である。 １……第一の電源回路VCCI（低電圧）、２……第二の電
源回路VCCE（高電圧）、３……インターフェース回路、
4,4A……入力トランジスタ（Tr）回路、５〜8,7A,7B…
…インバータ回路、Q1,Q5,Q7,Q9,Q1A,Q1B……Ｐチャネ
ルMOSトランジスタ、Q2〜Q4,Q6,Q8,Q10,Q2A,Q2B,Q11,Q1
2……ＮチャネルMOSトランジスタ、N1〜N5,N1A,N1B,N
2A,N2B……節点。
ェース回路図、第２図は第１図に示すインターフェース
回路の各節点電圧特性図、第３図は本発明の第二の実施
例を示す異電源インターフェース回路図、第４図は従来
の一例を示す異電源インターフェース回路図、第５図は
第４図に示すインターフェース回路の各節点電圧特性
図、第６図は従来の他の例を示す異電源インターフェー
ス回路図である。 １……第一の電源回路VCCI（低電圧）、２……第二の電
源回路VCCE（高電圧）、３……インターフェース回路、
4,4A……入力トランジスタ（Tr）回路、５〜8,7A,7B…
…インバータ回路、Q1,Q5,Q7,Q9,Q1A,Q1B……Ｐチャネ
ルMOSトランジスタ、Q2〜Q4,Q6,Q8,Q10,Q2A,Q2B,Q11,Q1
2……ＮチャネルMOSトランジスタ、N1〜N5,N1A,N1B,N
2A,N2B……節点。
Claims (1)
- 【請求項１】出力段をMOSトランジスタで形成し相補出
力を供給する第一の電源回路と、前記第一の電源回路の
電源よりも高い電圧の電源を有する第二の電源回路とを
接続する異電源インターフェース回路において、前記第
二の電源と接地間に直列に接続され且つそれぞれのゲー
トに前記第一の電源回路の相補出力を供給される第一お
よび第二のＮチャンネルMOSトランジスタを含む入力ト
ランジスタ回路と、前記第一および第二のＮチャネルMO
Sトランジスタの接続点を入力とする第一のインバータ
回路と、前記第一のインバータ回路の出力を入力とし且
つ出力を前記第一のインバータ回路の入力に接続した第
二のインバータ回路とを有することを特徴とする異電源
インターフェース回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027603A JP2982196B2 (ja) | 1990-02-06 | 1990-02-06 | 異電源インターフェース回路 |
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