JPS6220362A - 積層電気回路用信号伝送回路 - Google Patents
積層電気回路用信号伝送回路Info
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- JPS6220362A JPS6220362A JP60158198A JP15819885A JPS6220362A JP S6220362 A JPS6220362 A JP S6220362A JP 60158198 A JP60158198 A JP 60158198A JP 15819885 A JP15819885 A JP 15819885A JP S6220362 A JPS6220362 A JP S6220362A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の利用分野〕
本発明は電気回路を高密度に実装した積層電気回路間の
信号伝送方式に係り、特にウェハ積層実装したウェハ間
の信号伝送に好適な信号伝送回路に関する。 〔発明の背景〕 従来、電気回路を高密度に実装するために、多数のウェ
ハを積層し、積層したウェハの対向部に多数の電極を設
けてこれらの電極を相互に接触させることにより、ウェ
ハ間の信号伝送を行なう技術が知られている。ところが
、このように電極を接触させて信号を伝送する方法は、
その電極の数が増大したとき、一部の電極に接触不良を
生じることがあり実用上問題があった。これに対し、本
出願人は、ウェハ間の電極を容量結合してウェハ間の信
号伝送を行ない、この問題点をなくした積層電気回路を
先に提案している（特開昭５６−２６６２号）。この回
路では、容量結合であるために信号の変化を検出して、
フリップフロップに信号を保持するようにしていた。ま
た、１つの信号の差動出力で２対のキャパシタンス電極
をドライブし、結合容量の充放電電流が電源配線を経由
しないで流れるようにして、電源ノイズによる誤動作を
防止していた。 〔発明の目的〕 本発明の目的は、積層電気回路間の信号伝送を容量結合
で行なう接続回路において、信号の変化を検出してフリ
ップフロップに信号を保持する必要がなく、従ってフリ
ップフロップでの信号遅研をなくして高速化するととも
に、必ずしも差動回路を用いなくても誤動作することの
ない、従ってキャパシタンス電極数を半減して多ビン化
の可能な信号伝送回路を提供することにある。 〔発明の概要〕 本発明は、結合容量の一方のキャパシタンス電極からの
信号を受けとる受信回路の入力抵抗を実用上無限大と見
なせる程度に大きくして、他方のキャパシタンス電極の
信号の変化をそのまま保持できるようにするとともに、
受信回路の入力端子にクランプ回路を挿入して、受信回
路の入力レベルの範囲内で信号が変化するようにするも
のである。これにより送信回路の信号の変化をレベルと
して受けとることができるようになり、受信回路のフリ
ップフロップが不要になる。 〔発明の実施例〕 以下、本発明の実施例を図面により説明する。 第１図は本発明による一対の電気回路平板間の信号伝送
回路の一実施例である。ウェハ１とウェハ２は各々のキ
ャパシタンス電極を対向させて結合容量３を形成する。 ウェハ１はキャパシタンス電極の一方を駆動する送信回
路４を有し、ウェハ２はキャパシタンス電極の他方から
の信号を入力する受信回路５と、受信回路５の入力振幅
内に信号レベルをクランプする回路６を有する。送信回
路４はＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ
８より成り、ゲート電極同士を接続して信号入力端子と
し、ドレイン電極同士を接続して結合容量３のキャパシ
タンス電極の一方に信号を出力する。ソース電極は各々
電源ｖＩ、ＤとＶ ｓ ａに接続する。受信回路５もＰ
ＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０より
成り、回路接続は送信回路４と同じで、キャパシタンス
組構の他方からの信号ｋ・ゲーｌ−電極に入力し、ドレ
イン電極を信号・出力端ｒ−と４−る。 送イ８回路４の電源■。ｏ＋ｖｓｉ＋と受信回路５の電
源ＶＤｎ’＋Ｖ８，１′は必ずしも−・致させる必要は
ないが、Ｖ ｎｎとＶ ｎＤ’ Ｔ Ｖ！Ｉ１１と■８
８′ の間に、ノイズかはいｔコ）ないようにする９ク
ランプ回１絡（１は２個のダイオ−１：より成り、ダイ
オード１１のアノード電極とダイオード１−２のカッ−
ド電（板をキャパシタンス電イかの他方に接続し、ダイ
オード１］−のカソード電極に電源Ｖ。ｎ＃に、ダイオ
・−ド１２のア、ノード電極を電源Ｖ ｓ ｓ″′に接
続する。こ、＝で電源Ｖ Ｄ Ｔ１′は受信回路５の１
盲レベルの入力電位に等しく、電源Ｖ ｎ Ａ″は受信
回路５の低レベルの入力電位に等しい。第１−図の回路
による信号伝送波形を第：１図に示す。最初シＪｌ送信
回路４の入力が低レベルであるとすると、送信回路はイ
ンバータであるから出力は高レベルである。一方、受信
回路５の入力は送信回路と１．Ｊ直流的に結合されてい
ないのでレベルは不定であり、ｆｌ′／′て）で出力レ
ベルも不定である。次に送信回路４の入力が低Ｉノベル
から１ｒｆ；レベルに変化ｌ１７、出力が高レベルがら
低レベルに変化すると、受信回路５の入力も初期状態か
ら電位が下がろうとする。しかし、受信回路５の入力が
■５８′以ドになるとダイオード１２が導通するの干、
結局受信回路５の低入力レベルトニクランプされ、受信
回路５の出力は高レベルとなる。送信回１格の出「Ｉが
次に変化するよＴ ＋、：ｔ、クランプ回路のダイオー
ド１１，１７．はカッ１ヘオフ状態にあり、ＭＣ）Ｓｔ
−ランジスタ９．］０のデー１〜電柘の直流入力抵抗は
１０゛３Ω以Ｉ−あるので、受信回路５の入力電位はほ
ぼ一定に保たれ、出力は高Ｉノベルを保持する。従って
この時点で送信回路４の出ノ月ノベルと受信回路Ｆ３の
入力Ｉノベルは一致し、以後結合容置３を通して信号レ
ベルの変化が受信回路５に伝えられることになる。送信
回路４の入力が最初に高レベルである場合にも５．：ｈ
が低ｌノベルに変化する時にダイオード１−１の働きに
より、送信回路４の出力と受信回路５の入力は高レベル
に合わせＩ）れ、以後信号レベルの変化は確実に受信回
路５に伝えら第１．る。本発明の容破結合による信号伝
送方式ｅＩＪ、送受信回路間の信号レベルが初期状態で
必ずしも一致しないが、１−回の送信回路の出力の変化
で信号レベルを合オ）せることかできるので、このパル
スを装置の電源投入時のり１イツ１−信号により作るよ
うにすれば全く問題はない。本実施例で
信号伝送方式に係り、特にウェハ積層実装したウェハ間
の信号伝送に好適な信号伝送回路に関する。 〔発明の背景〕 従来、電気回路を高密度に実装するために、多数のウェ
ハを積層し、積層したウェハの対向部に多数の電極を設
けてこれらの電極を相互に接触させることにより、ウェ
ハ間の信号伝送を行なう技術が知られている。ところが
、このように電極を接触させて信号を伝送する方法は、
その電極の数が増大したとき、一部の電極に接触不良を
生じることがあり実用上問題があった。これに対し、本
出願人は、ウェハ間の電極を容量結合してウェハ間の信
号伝送を行ない、この問題点をなくした積層電気回路を
先に提案している（特開昭５６−２６６２号）。この回
路では、容量結合であるために信号の変化を検出して、
フリップフロップに信号を保持するようにしていた。ま
た、１つの信号の差動出力で２対のキャパシタンス電極
をドライブし、結合容量の充放電電流が電源配線を経由
しないで流れるようにして、電源ノイズによる誤動作を
防止していた。 〔発明の目的〕 本発明の目的は、積層電気回路間の信号伝送を容量結合
で行なう接続回路において、信号の変化を検出してフリ
ップフロップに信号を保持する必要がなく、従ってフリ
ップフロップでの信号遅研をなくして高速化するととも
に、必ずしも差動回路を用いなくても誤動作することの
ない、従ってキャパシタンス電極数を半減して多ビン化
の可能な信号伝送回路を提供することにある。 〔発明の概要〕 本発明は、結合容量の一方のキャパシタンス電極からの
信号を受けとる受信回路の入力抵抗を実用上無限大と見
なせる程度に大きくして、他方のキャパシタンス電極の
信号の変化をそのまま保持できるようにするとともに、
受信回路の入力端子にクランプ回路を挿入して、受信回
路の入力レベルの範囲内で信号が変化するようにするも
のである。これにより送信回路の信号の変化をレベルと
して受けとることができるようになり、受信回路のフリ
ップフロップが不要になる。 〔発明の実施例〕 以下、本発明の実施例を図面により説明する。 第１図は本発明による一対の電気回路平板間の信号伝送
回路の一実施例である。ウェハ１とウェハ２は各々のキ
ャパシタンス電極を対向させて結合容量３を形成する。 ウェハ１はキャパシタンス電極の一方を駆動する送信回
路４を有し、ウェハ２はキャパシタンス電極の他方から
の信号を入力する受信回路５と、受信回路５の入力振幅
内に信号レベルをクランプする回路６を有する。送信回
路４はＰＭＯＳトランジスタ７とＮＭＯＳトランジスタ
８より成り、ゲート電極同士を接続して信号入力端子と
し、ドレイン電極同士を接続して結合容量３のキャパシ
タンス電極の一方に信号を出力する。ソース電極は各々
電源ｖＩ、ＤとＶ ｓ ａに接続する。受信回路５もＰ
ＭＯＳトランジスタ９とＮＭＯＳトランジスタ１０より
成り、回路接続は送信回路４と同じで、キャパシタンス
組構の他方からの信号ｋ・ゲーｌ−電極に入力し、ドレ
イン電極を信号・出力端ｒ−と４−る。 送イ８回路４の電源■。ｏ＋ｖｓｉ＋と受信回路５の電
源ＶＤｎ’＋Ｖ８，１′は必ずしも−・致させる必要は
ないが、Ｖ ｎｎとＶ ｎＤ’ Ｔ Ｖ！Ｉ１１と■８
８′ の間に、ノイズかはいｔコ）ないようにする９ク
ランプ回１絡（１は２個のダイオ−１：より成り、ダイ
オード１１のアノード電極とダイオード１−２のカッ−
ド電（板をキャパシタンス電イかの他方に接続し、ダイ
オード１］−のカソード電極に電源Ｖ。ｎ＃に、ダイオ
・−ド１２のア、ノード電極を電源Ｖ ｓ ｓ″′に接
続する。こ、＝で電源Ｖ Ｄ Ｔ１′は受信回路５の１
盲レベルの入力電位に等しく、電源Ｖ ｎ Ａ″は受信
回路５の低レベルの入力電位に等しい。第１−図の回路
による信号伝送波形を第：１図に示す。最初シＪｌ送信
回路４の入力が低レベルであるとすると、送信回路はイ
ンバータであるから出力は高レベルである。一方、受信
回路５の入力は送信回路と１．Ｊ直流的に結合されてい
ないのでレベルは不定であり、ｆｌ′／′て）で出力レ
ベルも不定である。次に送信回路４の入力が低Ｉノベル
から１ｒｆ；レベルに変化ｌ１７、出力が高レベルがら
低レベルに変化すると、受信回路５の入力も初期状態か
ら電位が下がろうとする。しかし、受信回路５の入力が
■５８′以ドになるとダイオード１２が導通するの干、
結局受信回路５の低入力レベルトニクランプされ、受信
回路５の出力は高レベルとなる。送信回１格の出「Ｉが
次に変化するよＴ ＋、：ｔ、クランプ回路のダイオー
ド１１，１７．はカッ１ヘオフ状態にあり、ＭＣ）Ｓｔ
−ランジスタ９．］０のデー１〜電柘の直流入力抵抗は
１０゛３Ω以Ｉ−あるので、受信回路５の入力電位はほ
ぼ一定に保たれ、出力は高Ｉノベルを保持する。従って
この時点で送信回路４の出ノ月ノベルと受信回路Ｆ３の
入力Ｉノベルは一致し、以後結合容置３を通して信号レ
ベルの変化が受信回路５に伝えられることになる。送信
回路４の入力が最初に高レベルである場合にも５．：ｈ
が低ｌノベルに変化する時にダイオード１−１の働きに
より、送信回路４の出力と受信回路５の入力は高レベル
に合わせＩ）れ、以後信号レベルの変化は確実に受信回
路５に伝えら第１．る。本発明の容破結合による信号伝
送方式ｅＩＪ、送受信回路間の信号レベルが初期状態で
必ずしも一致しないが、１−回の送信回路の出力の変化
で信号レベルを合オ）せることかできるので、このパル
スを装置の電源投入時のり１イツ１−信号により作るよ
うにすれば全く問題はない。本実施例で
【Ｊ、実際には
受信回路５の入力やクランプ回路６にリーク電流が流れ
るので、秒のオ・−ダで受信回路５の入力電位を保持す
ることを保証できない１．従って、本実施例は短い周期
で必ず信号が変化することがわかっている場合の信号伝
送に用いたり、長い期間信号が変化しない場合には、次
にデータ信号本・伝送する前にリセット信号を入れて、
送信回路４の出力レベルと受信回路５の入力レベルを一
致させるようにして使う。 λ 第２図は本発明による信号伝送回路の第Ｊの実施例であ
り、第１−図の実施例のり・−り電流にＪ：る受信回路
の入力電位の変動を補償する回路を付加したものである
。第１−図におけるクランプ回路６のダイオード１１を
ＰＭＯＳ ｌ−ランジスタ１３に、ダイオード１２をＮ
ＭＯ８＋−ランジスタ１−４に置き換え、各々のデー１
−電極は受信回路５の出力端子（ＰＭＯＳトランジスタ
９、ＮＭＯＳトランジスタ１０のドレイン電極）に接続
する。今、受信回路５の入力が低レベルとすると、出力
は高レベルとなり、ＮＭＯＳ＋、ランジスタ１４が導通
して受信回路５の入力は低レベルに保たれる。受信回路
５の入力が高レベルの時は、出力が低ｌノベルとなり、
ＰＭＯ３Ｉ、ランジスタ１−３が４通して入力は高レベ
ルに保たれる。このＰＭＯＳトランジスタ１３とＮＭＯ
Ｓトランジスタ１−４これにより、例えば、送信回路４
の出力が低ｌノベルから高レベルに変化する時、初めは
受信回路５の出力が高レベルであるからＮＭＯＳ＋−ラ
ンジスタ１４が導通していて＃す、受信回路５の入力を
高レベルまで持ち上げることができる。そして、出力が
一旦低レベルに切換わってしまえば、ＮＭＯＳｌ−ラン
ジスタ１４はカットオフし、ＰＭＯＳ ｌ−ランジスタ
】３が導通するので、受信回路５の入力は高レベルに保
たれる。ＰＭＯＳ ！−ランジスタ１−３とＮＭＯＳト
ランジスタ１４はクランプ・ダイオード１１．１２の働
きも兼ねている。すなわち、受信回路５の入力が低レベ
ルの時、電源Ｖ ｓ ｓ′よりさらに低いレベルになろ
うとしても、ＮＭＯＳトランジスタ１４が導通している
のでＶ ｓ ａ′にレベルが保たれる。しかし、上記の
ようにトランジスタのゲート幅・ゲート長比を小さくす
る必要があり、クランプ機能が十分でない場合は、第２
図に点線で図示するようにクランプ・ダイオード１１．
１２を各々トランジスタ１３．１４に並列に挿入する。 以上、本実施例によれば、長時ｒｕＪ変化しない信号の
リーク電流による受信回路の入力電位の変動を補償する
ことができる。 第４図は本発明による信号伝送回路の第３の実施例であ
り、第２図の実施例と同様、リーク電流による受信回路
の誤動作を防止する回路である。 本実施例では特定のタイミングで受信回路の入力電位を
一定の値にプリチャージする。ドレイン電極を受信回路
５の入力、ソース電極を電源Ｖｉｇ’に接続したＮＭＯ
Ｓトランジスタ１５のゲート電極には、受信回路５の出
力を使わないタイミングでプリチャージ信号（高レベル
）を入力し、受信回路５の入力を低レベルとする。この
プリチャージ信号がないとき、送信回路４の出力が低レ
ベルかｌ）高レベルに変化すると、ＮＭＯ３＋−ランジ
スタ」５はカットオフしているので、受信回路５の入力
も低レベルから高レベルに変化する。一方、送信回路４
の出力が高レベルから低レベルに変化すると、受信回路
５の入力は低ｌノベルからさらに低い電位になろうとす
るが、ＮＭＯＳＩ−ランジスタ１５が導通して低レベル
に保たれる。このようにＮ１４０Ｓ Ｉ−ランジスタ１
．５は第１図の実施例のクランプ・ダイオード１２の働
きを兼ねているが、クランプ機能が十分でない場合は、
第３図に点線で図示のようにダイオード１２をＮＭＯＳ
）−ランジスタ１５のソース・ドレイン電極と並列に挿
入する。クランプ・ダイオード１１は不要である。本実
施例では、ＮＨＯ５１、ランジスタ１５を用いたが、Ｐ
ＭＯ８＋〜ランジスタを用いて受信回路５の入力を高レ
ベルにプリチャージするようにしてもよい。プリチャー
ジ信号は例えば次のようにして発生する。すなわち、デ
ータ信号の伝送をクロック信号と同期して行なうように
し、このクロック信号により受信したデータをラッチに
格納する。こうすればクロック信号がないときは受信回
路の出力が変化しても構わないので、クロック信号と互
いに重なり合わない信号をプリチャージ信号として発生
する。また、データ信号を伝送する前に必ずプリチャー
ジ信号を入れるようにすれば、送信回路４の出力が高レ
ベルから低レベルに変化した時、受信回路５の入力が低
レベルからさらに低い電位になっても問題ないのでクラ
ンプ・ダイオード１２は不要になる。 本発明では受信回路の入力側に形成される寄生容量によ
り、送信回路の出力振幅は結合容量と寄生容量で分圧さ
れて、入力信号振幅は出力信号振幅より小さくなる。従
って、第１図、第２図、第４図の実施例では送信回路と
受信回路の電源電圧が等Ｌｉイ（ＶＤＩ） ＶＭ８＝
ＶＤＤ’ Ｖａ１１’ ）と、受信回路の入力信号振
幅は電源電圧よりも小さくなるので、クランプ回路のク
ランプ範囲を電源電圧より内側にせま＜ Ｌ’ （ＶＤ
Ｄ’≦Ｖｏｎ’ｔＶｓａ′≧ｖ１１．′）、受信回路の
インバータを増幅器として動作させる。このため受信回
路のインバータには常時わずかではあるが貫通電流が流
れる。これを防ぐために送信回路の電源電圧を上げて、
出力信号振幅を大きくすることができる。 第５図に示す第４の実施例は、受信回路の入力信号振幅
が電源電圧より小さい場合にも、貫通電流が流れないよ
うにした回路であり、受信回路４の入力電位をＰＭＯ３
トランジスタ１６とＮＭＯＳトランジスタ１７によって
、電源電圧ｖＩ、Ｄ′またはｖｏ′まで引き上げるよう
にしている。入力信号は、ゲート幅・ゲート長比の大き
なＰＭＯ３トランジスタ１８と小さなＮＭＯＳトランジ
スタ１９から成り、論理しきい電圧がｖｌ、ｌ、′−ｖ
、ｉｌｌ／２（ココテＶ、□は入力信号振幅）付近に設
定されたインバータ２０と、ゲート幅・ゲート長比の小
さなＰＭＯＳトランジスタ２１と大きなＮＭＯＳトラン
ジスタ２２から成り、論理しきい値電圧がｖ、、’ ＋
ｖ、□／２付近に設定されたインバータ２３に入力され
る。 ２４．２９は論理しきい電圧が（Ｖｒｌ、ｌ’ 十Ｖ、
、’ ）／２伺近に設定されたインバータ、２５，２６
゜２７．２８．３０は２入力Ｎ ＯＲ回路であり、回路
接続は図示の通りである。ＮＯＲ回路２８の出力が受信
回路の出力である。以下、本実施例の動作を説明する。 はじめに受信回路の入力レベルが■Ｒ６′ とするとイ
ンバータ２０．２３の出力は高Ｉノベルであり、ＮＯＲ
回路２５の出力は高レベル、ＮＯＲ回路２６の出力ば低
レベル、インバータ２９の出力は高レベル、Ｎ ＯＲ回
路３０の出力は低レベル、ＮＯＲ回路２８の出力は高レ
ベルである。従って、ＰＭＯ５トランジスタ１６．１−
３、ＮＭＯＳトランジスタ１７がカットオフ、ＮＭＯＳ
ｌ−ランジスタ１４が導通しており、リーク電流を補償
して入力電位をＶ Ｂ ′ に保つ。次に送信回路４の
出力が高レベルになり受信回路の入力電位がＶ ａ ′
から■１□だけ上昇すると、まずインバータ２３の出力
が低レベルに反転する。するとＮ ＯＲ回路２７の出力
が高レベル、インバータ２９の出力が低レベル、ＮＯＲ
回路２８の出力が低レベルとなり、受信回路の出力が反
転する。同時にＮＭＯＳｌ−ランジスタ１４がカットオ
フ、ＰＨＯＳトランジスタ１６が導通して、受信回路の
入力電位は電源電圧■１１、′に向って引き上げＩ）九
る。入力電位がｙｏｏ’−■６□／２ をこえるどイン
バータ２ｏの出力も低Ｉノベルどなり、インバータ２４
の出力は高レベル、Ｎ０Ｒ１路２５の出力は低！ノベル
、Ｎ ＯＲ回路２６の出力は高レベル、ＮＯＲ回路２７
の出力は低レベル、インバータ２９の出力は高レベルと
なツ゛テ、ＰＭＯＳトランジスタ１−６がカッｌ−オフ
、ＰＭＯＳトランジスタ１３が導通ずる。ＰＭＯ５＋−
ランジスタ１３は入力のリーク電流を補償する。ｊ魚に
、送信回路４の出力が高レベルから低レベルになり、受
信回路の入力電位がＶ １１ Ｄ′から■、□たけ下が
ると、まずインバータ２０の出力高レベルに反転する。 すると、インバータ２４の出力が低レベル、ＮＯＲ回路
３０．２８の出力が高レベルとなり、受信回路の出力は
高Ｉノベルに反転する。同時にＰＭＯＳトランジスタ１
３がカットオフ、ＮＭＯＳｌ−ランジスタ１７が導通し
て、受信回路の入力電位は電（１日） 源堪圧ｖ、、Ｍ：向って引き下げら１１．る。入力電位
がｖ８Ａ’ −ｖ、□／２以ｆになるとインバータ２３
の出力も高レベルとなり、Ｎ０Ｒ１路２５の出力は高レ
ベル、ＮＯＲ回路２６．３０の出力１′ｊ低レベルとな
って、ＮＭＯＳｌ−ランジスタ１７がカットオフ、ＮＭ
ＯＳトランジスタ１４が導通ずる。ＮＭＯＳトランジス
タ］−４は入力のリーク電流を補償する。 送信回路の出力が反転するとき、受信回路の入力電位を
電源電圧■ゎ、′または■。′に急速に引き上げるため
のゲート幅・ゲート長比の大きなトランジスタ１６．１
７はカットオフ状態であり、リーク電流を補償するため
のグー１−幅・ゲート長比の小さなトランジスタ１３．
１４のみが導通状態にあるので、第２図の実施例と同じ
く受信回路の入力電位を変化させることができる。 第６図に示す第５の実施例は、第５図の実施例と同じく
、受信回路の入力信号振幅が電源電圧より小さい場合に
も貫通電流が流れないようにした回路であり、受信回路
の初段のＰＭＯＳトランジスタ３１とＮＭＯＳトランジ
スタ３２のゲート電極４５゜４６を分離して、各々にＰ
ＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３２の
しきい電圧付近の電圧が印加されるようにし、１−ラン
ジスタ３］、、３２が同時に導通状態にならないように
している。このためグー１−電極４５には、入力電圧が
Ｖ ＩＩ Ｄ ’−ＩＶＴ、、Ｉからｖ、ｌ、’ −１
ｖＴ１４． Ｉ −ｖ、、、ｃｙ［Ｌｆｉｌ、、：なる
ように、クランプ・ダイオード３３．３４とリーク電流
補償用のＰＭＯ５ｔ−ランジスタ３７、ＮＭＯＳトラン
ジスタ３８を図示のように接続する。ここで■７ＩＩＰ
（ｆ：ＰＭＯＳトランジスタ３１のしきい電圧であり、
■、□は入力信号振幅である。同様にゲート電極４６に
は、入力電圧が■８８＋ｖ７Ｍ、Ｉから■８，１′十ｖ
Ｔ□＋Ｖ ａ １ ｇの範囲になるように、クランプ・
ダイオード３５１３６とリーク電流補償用のＰＭＯＳト
ランジスタ３９、ＮＭ（’ｉｓ トランジスタ４０を図
示のように接続する。電源電圧Ｖｎｎ”ｔＶ ＲＩＩ
Ｊ″＊ Ｖ Ｄ Ｄ＃″ｌ Ｖ Ｂ ＩＩ ′は上記の
ように信号がクランプされるよう設定する。ＰＭＯ５ｌ
−ランジスタ４１とＮＭＯ８Ｉ−ランジスタ４２から成
るインバータは、多数の負荷をドライブするためのバッ
ファ回路である。結合容量４３は、送信回路の出力４４
側では第１から第４の実施例と同じであるが、受信回路
の入力側では電極を２分割して各々ゲート電極４５，４
．６と接続する。結合容量の接続方法は第７図、第８図
に示すように、第１から第４の実施例と同じ結合容量３
をゲート電極４５または４６の一方と接続し、他方のゲ
ート電極４６または４５とはウェハ上に形成した容量４
７によってゲート電極同士を接続してもよい。本実施例
では、送信回路の出力信号４４が低レベルのとき、受信
回路のゲート電極４５はＶ、ｒｌ’ −Ｉ Ｖ、ＩＩ、
ｌ −■１１５、ゲート電極４６はＶ １１８ ’
＋ Ｖ Ｔ ＩＩ Ｎ となるので、ＰＭＯ５）ランジ
スタ３１が導通し、ＮＭＯＳトランジスタ３２がカット
オフして貫通電流は流れない。同様に、送信回路の出力
信号４４が高レベルのとき、受信回路のゲート電極４５
はＶ Ｄ ＋１ ’−１ＶＴ、、、 ｌ 、ゲート電極
４６はＶ５．’ ＋ ＶＴＩＩＮ 十Ｖ ｍ ｔ ｔ
となるので、ＰＭＯ３ｌ−ランジスタ３１がカッ１〜オ
フし、ＮＭＯＳ＋−ランジスタ３２が導通して貫通電流
は流れない。 第９図と第１０図は第１から第５の実施例の信号伝送回
路を搭載したウェハの平面図と平面図に示した一点鎖線
ＡＡ’での断面図である。本発明による積層された電気
回路はとのウェハを積層して構成される。ウェハは、基
板１０１の＋側表面下に送信回路１０２、受信回路１−
０３を多数形成し、」二側表面」二および下側表面下に
キャパシタンス電極１０４．．１．０５を多数形成して
、それらの間を必要に応じて配線１０６，１０７と基板
１０１を貫通する導電性領域１０８により接続したもの
である。１０９は論理回路部であり、この周辺に送受信
回路１０２，１．０３を配置する。論理回路部１０９の
なかに送受信回路１０２，１０３とキャパシタンス電極
１０４を散在して配置してもよい。導電性領域１０８は
特開昭５６−２６６２号に示されている公知の選択拡散
技術や、アイ・イー・イー・イー トランザクションズ
コンピュータボリウム Ｃ−３３，第１−号、１月
１９８４年（：ｒｌＥＥＨＴｒａｎｓ、Ｃｏｍｐｕｔｅ
ｒ、 Ｖｏｌ、Ｃ３３、Ｎｏ、 １． ＋Ｊａｎ、１９
８４．） ｐｐ、 ６９−８１に示されているサーモマ
イグレーションの手段、さらには特開昭５９−２２２９
５４号に示されているウェハ基板に貫通孔を開ける方式
などにより形成できる。第１１図は第９゜１０図に示し
た信号伝送回路を搭載する複数のウェハを積層した例を
示すものであり、１１．０がウェハ、１１１が高誘電率
の絶縁シートである。一部を断面図としてウェハ間の信
号伝送の様子を示している。上側のウェハから下側のウ
ェハへの信号伝送は、上側のウェハの送信回路１．０２
からの出力信号を配線１０６、基板を貫通する導電性領
域１０８、配線１０７を介してキャパシタンス電極１０
５に導き、これと結合容量を形成する下側のウェハのキ
ャパシタンス電１４１０４からの信号を配線１０６を介
して受信回路１０３に入力することにより行なう。同様
に下側ウェハから上側のウェハへの信号伝送は、下側の
ウェハの送信回路１０２からの出力信号を配線１０６を
介してキャパシタンス電極１０４に導き、これと結合容
量を形成する」二側のウェハのキャパシタンス電極１０
５からの信号を配線１０７、導電性領域１０８、配線１
０６を介して受信回路１０３に入力することにより行な
う。２枚のウェハの間でのみ信号伝送を行なう場合には
、送信回路１０２、受信回路１０３を形成した基板１．
０１−の上側表面上にキャパシタンス電極１０４を設け
、これを対向させて結合容量を形成できるので、基板１
０１を貫通する導電性領域１０Ｂや基板１０１の下側表
面下に配線１０７、キャパシタンス電極１０５を形成す
る必要はない。 第１２図は消費電力が大きいために冷却が必要なウェハ
を積層した例を示すものである。１１２はウェハを冷却
するためのヒートシンクを兼ねた接続基板であり、」二
側表面にはキャパシタンス電極１０５と結合容量を形成
するためのキャパシタンス電［１１１３、下側表面には
キャパシタンス電極１ｏ４と結合容量を形成するための
キャパシタンス電極１１４が設けられ、上下のキャパシ
タンス電極１１３，１１４は導体１１５により結線され
ている。本例での結合容量はキャパシタンス電極１０５
と１１３，１１４と１．０４から形成され６２つの容量
を直列接続し７た＋）の’ｒ”ｊｉＮる。 第１．３ ＋司ｉｔ本発明１．５−よる信号伝送回路の
第（３の実ｈ’、！百ジ１１て゛ある。本実Ｍｌｉ例で
は２Ｚｔの結合容量「）■。 ！、５ ｉ２３−用いて差１ｉｉＩＪ出力によＩＩ信壮
を伝送しでいる。 ｊり９１すｊ送信回路５；３はＰＭＯ８ｌ−フンジスタ
ｔ−’、） ５ ＋ ５７、ＮＭＯＳ＋−ランジスタ５
６，５８かｒｌ、成り１回路接続は送信回路４を２段縦
列接続したもので、各々の出力を２苅のキャパシタンス
電極の一’Ｊｊ’ｌこ接創゛ｔする８、差ｊｉｌｌ受信
回路５４はｐ ｂ＋ ０ ！： Ｉ−ランジスタ５９゜
Ｃ；１−１１−１Ｎ ＋−ランジスタロｏ、６２がｌ゛
）成り、Ｎ阿（Ｉｓ ｌ、ランジスタロ０．６２のゲー
１・電（−に２火１のキャパシタンス電極の他方から
の差動信号を入力し、ソース電極はともに電源ｖ、ｌｆ
ｌ′ と接続し、＋： Ｌツイン電極はＰＭＯ３ｌ−ラ
ンジスタ５９，６ＦのドＩツイン電極と各々接続して出
力端子、反転出力端子とする。Ｉ’ＭＯ５）−ランジス
タ５９，６１のグー１〜１且極は各々反転出力端イ、出
力端子ど接続し、ソース電極はともに電源Ｖ １１ Ｄ
′ と接続する。ＰＭＯ８Ｉ−ランジスタロ３．６５と
ＮＭＯＳ トランジスタ（３４゜６６は第２図の実施例
の１〜ランジスタ１３，１４と同じく、差！ｌ！１１受
信回路５４の２本の入力の電位を保持し、入力信号レベ
ルをクランプするためのもので、回１賂接続は多々第２
図と同様で力）る。たｔＥ ＋、 、 ［）ＭＯＳ ＋
−ランジスタロ ３ 、６５ ノ／ 、’ｋｔＱｊ９
は電源■１□′３しり低い電圧で入力信号レベルがクラ
ンプさ才１１るよう■４、ｎ＃（Ｖｌｌｉ、’＜ｖ、、
、）Ｌ：＝ｉ妾もｉしている。１回路部作（Ｊ、互いに
逆位相の信号を２対の結合容にで伝送１２”〔いるもの
であり、第２図の実施例ど基本的には同ｔｒ、 Ｐある
。本実流側マ゛は送受信回路を差動にしているので、信
号振幅が実質的には第２図の実施例の２倍と考えろこと
ができ、受信回路の入力端に形成される寄生容ム（に上
り、送信回路の出力信号振幅が結合容量ど畜牛容量で分
圧されて、受信回路の入力信号振幅が小さくなっても、
動作マージンを大きくとる。：′どができる。本実施例
は第２図の実施例の回路を差動駆動化したものであるが
、その他の実施例の回路を差動駆動化して−１）よい。 「発明の効果〕 本発明によれば、積層電気回路間の信号の伝送を結合容
量を介して行なうため、従来見られた電極間の接触不良
という問題点を生ずることがなく、さらに、受信回路の
入力抵抗を無限大に近づけることにより、容量結合であ
っても送信波形をそのまま受信することができ、フリッ
プノロツブのように比較的遅延時間の大きな回路を挿入
する必要がなくなるため、高速化が計られる。しかも、
必ずしも差動で信号伝送を行なわなくてもよいため、キ
ャパシタンス電極を半減することができ、より多ピン化
が可能になる。
受信回路５の入力やクランプ回路６にリーク電流が流れ
るので、秒のオ・−ダで受信回路５の入力電位を保持す
ることを保証できない１．従って、本実施例は短い周期
で必ず信号が変化することがわかっている場合の信号伝
送に用いたり、長い期間信号が変化しない場合には、次
にデータ信号本・伝送する前にリセット信号を入れて、
送信回路４の出力レベルと受信回路５の入力レベルを一
致させるようにして使う。 λ 第２図は本発明による信号伝送回路の第Ｊの実施例であ
り、第１−図の実施例のり・−り電流にＪ：る受信回路
の入力電位の変動を補償する回路を付加したものである
。第１−図におけるクランプ回路６のダイオード１１を
ＰＭＯＳ ｌ−ランジスタ１３に、ダイオード１２をＮ
ＭＯ８＋−ランジスタ１−４に置き換え、各々のデー１
−電極は受信回路５の出力端子（ＰＭＯＳトランジスタ
９、ＮＭＯＳトランジスタ１０のドレイン電極）に接続
する。今、受信回路５の入力が低レベルとすると、出力
は高レベルとなり、ＮＭＯＳ＋、ランジスタ１４が導通
して受信回路５の入力は低レベルに保たれる。受信回路
５の入力が高レベルの時は、出力が低ｌノベルとなり、
ＰＭＯ３Ｉ、ランジスタ１−３が４通して入力は高レベ
ルに保たれる。このＰＭＯＳトランジスタ１３とＮＭＯ
Ｓトランジスタ１−４これにより、例えば、送信回路４
の出力が低ｌノベルから高レベルに変化する時、初めは
受信回路５の出力が高レベルであるからＮＭＯＳ＋−ラ
ンジスタ１４が導通していて＃す、受信回路５の入力を
高レベルまで持ち上げることができる。そして、出力が
一旦低レベルに切換わってしまえば、ＮＭＯＳｌ−ラン
ジスタ１４はカットオフし、ＰＭＯＳ ｌ−ランジスタ
】３が導通するので、受信回路５の入力は高レベルに保
たれる。ＰＭＯＳ ！−ランジスタ１−３とＮＭＯＳト
ランジスタ１４はクランプ・ダイオード１１．１２の働
きも兼ねている。すなわち、受信回路５の入力が低レベ
ルの時、電源Ｖ ｓ ｓ′よりさらに低いレベルになろ
うとしても、ＮＭＯＳトランジスタ１４が導通している
のでＶ ｓ ａ′にレベルが保たれる。しかし、上記の
ようにトランジスタのゲート幅・ゲート長比を小さくす
る必要があり、クランプ機能が十分でない場合は、第２
図に点線で図示するようにクランプ・ダイオード１１．
１２を各々トランジスタ１３．１４に並列に挿入する。 以上、本実施例によれば、長時ｒｕＪ変化しない信号の
リーク電流による受信回路の入力電位の変動を補償する
ことができる。 第４図は本発明による信号伝送回路の第３の実施例であ
り、第２図の実施例と同様、リーク電流による受信回路
の誤動作を防止する回路である。 本実施例では特定のタイミングで受信回路の入力電位を
一定の値にプリチャージする。ドレイン電極を受信回路
５の入力、ソース電極を電源Ｖｉｇ’に接続したＮＭＯ
Ｓトランジスタ１５のゲート電極には、受信回路５の出
力を使わないタイミングでプリチャージ信号（高レベル
）を入力し、受信回路５の入力を低レベルとする。この
プリチャージ信号がないとき、送信回路４の出力が低レ
ベルかｌ）高レベルに変化すると、ＮＭＯ３＋−ランジ
スタ」５はカットオフしているので、受信回路５の入力
も低レベルから高レベルに変化する。一方、送信回路４
の出力が高レベルから低レベルに変化すると、受信回路
５の入力は低ｌノベルからさらに低い電位になろうとす
るが、ＮＭＯＳＩ−ランジスタ１５が導通して低レベル
に保たれる。このようにＮ１４０Ｓ Ｉ−ランジスタ１
．５は第１図の実施例のクランプ・ダイオード１２の働
きを兼ねているが、クランプ機能が十分でない場合は、
第３図に点線で図示のようにダイオード１２をＮＭＯＳ
）−ランジスタ１５のソース・ドレイン電極と並列に挿
入する。クランプ・ダイオード１１は不要である。本実
施例では、ＮＨＯ５１、ランジスタ１５を用いたが、Ｐ
ＭＯ８＋〜ランジスタを用いて受信回路５の入力を高レ
ベルにプリチャージするようにしてもよい。プリチャー
ジ信号は例えば次のようにして発生する。すなわち、デ
ータ信号の伝送をクロック信号と同期して行なうように
し、このクロック信号により受信したデータをラッチに
格納する。こうすればクロック信号がないときは受信回
路の出力が変化しても構わないので、クロック信号と互
いに重なり合わない信号をプリチャージ信号として発生
する。また、データ信号を伝送する前に必ずプリチャー
ジ信号を入れるようにすれば、送信回路４の出力が高レ
ベルから低レベルに変化した時、受信回路５の入力が低
レベルからさらに低い電位になっても問題ないのでクラ
ンプ・ダイオード１２は不要になる。 本発明では受信回路の入力側に形成される寄生容量によ
り、送信回路の出力振幅は結合容量と寄生容量で分圧さ
れて、入力信号振幅は出力信号振幅より小さくなる。従
って、第１図、第２図、第４図の実施例では送信回路と
受信回路の電源電圧が等Ｌｉイ（ＶＤＩ） ＶＭ８＝
ＶＤＤ’ Ｖａ１１’ ）と、受信回路の入力信号振
幅は電源電圧よりも小さくなるので、クランプ回路のク
ランプ範囲を電源電圧より内側にせま＜ Ｌ’ （ＶＤ
Ｄ’≦Ｖｏｎ’ｔＶｓａ′≧ｖ１１．′）、受信回路の
インバータを増幅器として動作させる。このため受信回
路のインバータには常時わずかではあるが貫通電流が流
れる。これを防ぐために送信回路の電源電圧を上げて、
出力信号振幅を大きくすることができる。 第５図に示す第４の実施例は、受信回路の入力信号振幅
が電源電圧より小さい場合にも、貫通電流が流れないよ
うにした回路であり、受信回路４の入力電位をＰＭＯ３
トランジスタ１６とＮＭＯＳトランジスタ１７によって
、電源電圧ｖＩ、Ｄ′またはｖｏ′まで引き上げるよう
にしている。入力信号は、ゲート幅・ゲート長比の大き
なＰＭＯ３トランジスタ１８と小さなＮＭＯＳトランジ
スタ１９から成り、論理しきい電圧がｖｌ、ｌ、′−ｖ
、ｉｌｌ／２（ココテＶ、□は入力信号振幅）付近に設
定されたインバータ２０と、ゲート幅・ゲート長比の小
さなＰＭＯＳトランジスタ２１と大きなＮＭＯＳトラン
ジスタ２２から成り、論理しきい値電圧がｖ、、’ ＋
ｖ、□／２付近に設定されたインバータ２３に入力され
る。 ２４．２９は論理しきい電圧が（Ｖｒｌ、ｌ’ 十Ｖ、
、’ ）／２伺近に設定されたインバータ、２５，２６
゜２７．２８．３０は２入力Ｎ ＯＲ回路であり、回路
接続は図示の通りである。ＮＯＲ回路２８の出力が受信
回路の出力である。以下、本実施例の動作を説明する。 はじめに受信回路の入力レベルが■Ｒ６′ とするとイ
ンバータ２０．２３の出力は高Ｉノベルであり、ＮＯＲ
回路２５の出力は高レベル、ＮＯＲ回路２６の出力ば低
レベル、インバータ２９の出力は高レベル、Ｎ ＯＲ回
路３０の出力は低レベル、ＮＯＲ回路２８の出力は高レ
ベルである。従って、ＰＭＯ５トランジスタ１６．１−
３、ＮＭＯＳトランジスタ１７がカットオフ、ＮＭＯＳ
ｌ−ランジスタ１４が導通しており、リーク電流を補償
して入力電位をＶ Ｂ ′ に保つ。次に送信回路４の
出力が高レベルになり受信回路の入力電位がＶ ａ ′
から■１□だけ上昇すると、まずインバータ２３の出力
が低レベルに反転する。するとＮ ＯＲ回路２７の出力
が高レベル、インバータ２９の出力が低レベル、ＮＯＲ
回路２８の出力が低レベルとなり、受信回路の出力が反
転する。同時にＮＭＯＳｌ−ランジスタ１４がカットオ
フ、ＰＨＯＳトランジスタ１６が導通して、受信回路の
入力電位は電源電圧■１１、′に向って引き上げＩ）九
る。入力電位がｙｏｏ’−■６□／２ をこえるどイン
バータ２ｏの出力も低Ｉノベルどなり、インバータ２４
の出力は高レベル、Ｎ０Ｒ１路２５の出力は低！ノベル
、Ｎ ＯＲ回路２６の出力は高レベル、ＮＯＲ回路２７
の出力は低レベル、インバータ２９の出力は高レベルと
なツ゛テ、ＰＭＯＳトランジスタ１−６がカッｌ−オフ
、ＰＭＯＳトランジスタ１３が導通ずる。ＰＭＯ５＋−
ランジスタ１３は入力のリーク電流を補償する。ｊ魚に
、送信回路４の出力が高レベルから低レベルになり、受
信回路の入力電位がＶ １１ Ｄ′から■、□たけ下が
ると、まずインバータ２０の出力高レベルに反転する。 すると、インバータ２４の出力が低レベル、ＮＯＲ回路
３０．２８の出力が高レベルとなり、受信回路の出力は
高Ｉノベルに反転する。同時にＰＭＯＳトランジスタ１
３がカットオフ、ＮＭＯＳｌ−ランジスタ１７が導通し
て、受信回路の入力電位は電（１日） 源堪圧ｖ、、Ｍ：向って引き下げら１１．る。入力電位
がｖ８Ａ’ −ｖ、□／２以ｆになるとインバータ２３
の出力も高レベルとなり、Ｎ０Ｒ１路２５の出力は高レ
ベル、ＮＯＲ回路２６．３０の出力１′ｊ低レベルとな
って、ＮＭＯＳｌ−ランジスタ１７がカットオフ、ＮＭ
ＯＳトランジスタ１４が導通ずる。ＮＭＯＳトランジス
タ］−４は入力のリーク電流を補償する。 送信回路の出力が反転するとき、受信回路の入力電位を
電源電圧■ゎ、′または■。′に急速に引き上げるため
のゲート幅・ゲート長比の大きなトランジスタ１６．１
７はカットオフ状態であり、リーク電流を補償するため
のグー１−幅・ゲート長比の小さなトランジスタ１３．
１４のみが導通状態にあるので、第２図の実施例と同じ
く受信回路の入力電位を変化させることができる。 第６図に示す第５の実施例は、第５図の実施例と同じく
、受信回路の入力信号振幅が電源電圧より小さい場合に
も貫通電流が流れないようにした回路であり、受信回路
の初段のＰＭＯＳトランジスタ３１とＮＭＯＳトランジ
スタ３２のゲート電極４５゜４６を分離して、各々にＰ
ＭＯＳトランジスタ３１、ＮＭＯＳトランジスタ３２の
しきい電圧付近の電圧が印加されるようにし、１−ラン
ジスタ３］、、３２が同時に導通状態にならないように
している。このためグー１−電極４５には、入力電圧が
Ｖ ＩＩ Ｄ ’−ＩＶＴ、、Ｉからｖ、ｌ、’ −１
ｖＴ１４． Ｉ −ｖ、、、ｃｙ［Ｌｆｉｌ、、：なる
ように、クランプ・ダイオード３３．３４とリーク電流
補償用のＰＭＯ５ｔ−ランジスタ３７、ＮＭＯＳトラン
ジスタ３８を図示のように接続する。ここで■７ＩＩＰ
（ｆ：ＰＭＯＳトランジスタ３１のしきい電圧であり、
■、□は入力信号振幅である。同様にゲート電極４６に
は、入力電圧が■８８＋ｖ７Ｍ、Ｉから■８，１′十ｖ
Ｔ□＋Ｖ ａ １ ｇの範囲になるように、クランプ・
ダイオード３５１３６とリーク電流補償用のＰＭＯＳト
ランジスタ３９、ＮＭ（’ｉｓ トランジスタ４０を図
示のように接続する。電源電圧Ｖｎｎ”ｔＶ ＲＩＩ
Ｊ″＊ Ｖ Ｄ Ｄ＃″ｌ Ｖ Ｂ ＩＩ ′は上記の
ように信号がクランプされるよう設定する。ＰＭＯ５ｌ
−ランジスタ４１とＮＭＯ８Ｉ−ランジスタ４２から成
るインバータは、多数の負荷をドライブするためのバッ
ファ回路である。結合容量４３は、送信回路の出力４４
側では第１から第４の実施例と同じであるが、受信回路
の入力側では電極を２分割して各々ゲート電極４５，４
．６と接続する。結合容量の接続方法は第７図、第８図
に示すように、第１から第４の実施例と同じ結合容量３
をゲート電極４５または４６の一方と接続し、他方のゲ
ート電極４６または４５とはウェハ上に形成した容量４
７によってゲート電極同士を接続してもよい。本実施例
では、送信回路の出力信号４４が低レベルのとき、受信
回路のゲート電極４５はＶ、ｒｌ’ −Ｉ Ｖ、ＩＩ、
ｌ −■１１５、ゲート電極４６はＶ １１８ ’
＋ Ｖ Ｔ ＩＩ Ｎ となるので、ＰＭＯ５）ランジ
スタ３１が導通し、ＮＭＯＳトランジスタ３２がカット
オフして貫通電流は流れない。同様に、送信回路の出力
信号４４が高レベルのとき、受信回路のゲート電極４５
はＶ Ｄ ＋１ ’−１ＶＴ、、、 ｌ 、ゲート電極
４６はＶ５．’ ＋ ＶＴＩＩＮ 十Ｖ ｍ ｔ ｔ
となるので、ＰＭＯ３ｌ−ランジスタ３１がカッ１〜オ
フし、ＮＭＯＳ＋−ランジスタ３２が導通して貫通電流
は流れない。 第９図と第１０図は第１から第５の実施例の信号伝送回
路を搭載したウェハの平面図と平面図に示した一点鎖線
ＡＡ’での断面図である。本発明による積層された電気
回路はとのウェハを積層して構成される。ウェハは、基
板１０１の＋側表面下に送信回路１０２、受信回路１−
０３を多数形成し、」二側表面」二および下側表面下に
キャパシタンス電極１０４．．１．０５を多数形成して
、それらの間を必要に応じて配線１０６，１０７と基板
１０１を貫通する導電性領域１０８により接続したもの
である。１０９は論理回路部であり、この周辺に送受信
回路１０２，１．０３を配置する。論理回路部１０９の
なかに送受信回路１０２，１０３とキャパシタンス電極
１０４を散在して配置してもよい。導電性領域１０８は
特開昭５６−２６６２号に示されている公知の選択拡散
技術や、アイ・イー・イー・イー トランザクションズ
コンピュータボリウム Ｃ−３３，第１−号、１月
１９８４年（：ｒｌＥＥＨＴｒａｎｓ、Ｃｏｍｐｕｔｅ
ｒ、 Ｖｏｌ、Ｃ３３、Ｎｏ、 １． ＋Ｊａｎ、１９
８４．） ｐｐ、 ６９−８１に示されているサーモマ
イグレーションの手段、さらには特開昭５９−２２２９
５４号に示されているウェハ基板に貫通孔を開ける方式
などにより形成できる。第１１図は第９゜１０図に示し
た信号伝送回路を搭載する複数のウェハを積層した例を
示すものであり、１１．０がウェハ、１１１が高誘電率
の絶縁シートである。一部を断面図としてウェハ間の信
号伝送の様子を示している。上側のウェハから下側のウ
ェハへの信号伝送は、上側のウェハの送信回路１．０２
からの出力信号を配線１０６、基板を貫通する導電性領
域１０８、配線１０７を介してキャパシタンス電極１０
５に導き、これと結合容量を形成する下側のウェハのキ
ャパシタンス電１４１０４からの信号を配線１０６を介
して受信回路１０３に入力することにより行なう。同様
に下側ウェハから上側のウェハへの信号伝送は、下側の
ウェハの送信回路１０２からの出力信号を配線１０６を
介してキャパシタンス電極１０４に導き、これと結合容
量を形成する」二側のウェハのキャパシタンス電極１０
５からの信号を配線１０７、導電性領域１０８、配線１
０６を介して受信回路１０３に入力することにより行な
う。２枚のウェハの間でのみ信号伝送を行なう場合には
、送信回路１０２、受信回路１０３を形成した基板１．
０１−の上側表面上にキャパシタンス電極１０４を設け
、これを対向させて結合容量を形成できるので、基板１
０１を貫通する導電性領域１０Ｂや基板１０１の下側表
面下に配線１０７、キャパシタンス電極１０５を形成す
る必要はない。 第１２図は消費電力が大きいために冷却が必要なウェハ
を積層した例を示すものである。１１２はウェハを冷却
するためのヒートシンクを兼ねた接続基板であり、」二
側表面にはキャパシタンス電極１０５と結合容量を形成
するためのキャパシタンス電［１１１３、下側表面には
キャパシタンス電極１ｏ４と結合容量を形成するための
キャパシタンス電極１１４が設けられ、上下のキャパシ
タンス電極１１３，１１４は導体１１５により結線され
ている。本例での結合容量はキャパシタンス電極１０５
と１１３，１１４と１．０４から形成され６２つの容量
を直列接続し７た＋）の’ｒ”ｊｉＮる。 第１．３ ＋司ｉｔ本発明１．５−よる信号伝送回路の
第（３の実ｈ’、！百ジ１１て゛ある。本実Ｍｌｉ例で
は２Ｚｔの結合容量「）■。 ！、５ ｉ２３−用いて差１ｉｉＩＪ出力によＩＩ信壮
を伝送しでいる。 ｊり９１すｊ送信回路５；３はＰＭＯ８ｌ−フンジスタ
ｔ−’、） ５ ＋ ５７、ＮＭＯＳ＋−ランジスタ５
６，５８かｒｌ、成り１回路接続は送信回路４を２段縦
列接続したもので、各々の出力を２苅のキャパシタンス
電極の一’Ｊｊ’ｌこ接創゛ｔする８、差ｊｉｌｌ受信
回路５４はｐ ｂ＋ ０ ！： Ｉ−ランジスタ５９゜
Ｃ；１−１１−１Ｎ ＋−ランジスタロｏ、６２がｌ゛
）成り、Ｎ阿（Ｉｓ ｌ、ランジスタロ０．６２のゲー
１・電（−に２火１のキャパシタンス電極の他方から
の差動信号を入力し、ソース電極はともに電源ｖ、ｌｆ
ｌ′ と接続し、＋： Ｌツイン電極はＰＭＯ３ｌ−ラ
ンジスタ５９，６ＦのドＩツイン電極と各々接続して出
力端子、反転出力端子とする。Ｉ’ＭＯ５）−ランジス
タ５９，６１のグー１〜１且極は各々反転出力端イ、出
力端子ど接続し、ソース電極はともに電源Ｖ １１ Ｄ
′ と接続する。ＰＭＯ８Ｉ−ランジスタロ３．６５と
ＮＭＯＳ トランジスタ（３４゜６６は第２図の実施例
の１〜ランジスタ１３，１４と同じく、差！ｌ！１１受
信回路５４の２本の入力の電位を保持し、入力信号レベ
ルをクランプするためのもので、回１賂接続は多々第２
図と同様で力）る。たｔＥ ＋、 、 ［）ＭＯＳ ＋
−ランジスタロ ３ 、６５ ノ／ 、’ｋｔＱｊ９
は電源■１□′３しり低い電圧で入力信号レベルがクラ
ンプさ才１１るよう■４、ｎ＃（Ｖｌｌｉ、’＜ｖ、、
、）Ｌ：＝ｉ妾もｉしている。１回路部作（Ｊ、互いに
逆位相の信号を２対の結合容にで伝送１２”〔いるもの
であり、第２図の実施例ど基本的には同ｔｒ、 Ｐある
。本実流側マ゛は送受信回路を差動にしているので、信
号振幅が実質的には第２図の実施例の２倍と考えろこと
ができ、受信回路の入力端に形成される寄生容ム（に上
り、送信回路の出力信号振幅が結合容量ど畜牛容量で分
圧されて、受信回路の入力信号振幅が小さくなっても、
動作マージンを大きくとる。：′どができる。本実施例
は第２図の実施例の回路を差動駆動化したものであるが
、その他の実施例の回路を差動駆動化して−１）よい。 「発明の効果〕 本発明によれば、積層電気回路間の信号の伝送を結合容
量を介して行なうため、従来見られた電極間の接触不良
という問題点を生ずることがなく、さらに、受信回路の
入力抵抗を無限大に近づけることにより、容量結合であ
っても送信波形をそのまま受信することができ、フリッ
プノロツブのように比較的遅延時間の大きな回路を挿入
する必要がなくなるため、高速化が計られる。しかも、
必ずしも差動で信号伝送を行なわなくてもよいため、キ
ャパシタンス電極を半減することができ、より多ピン化
が可能になる。
第１図、第２図、第４図、第５図、第６図、第１−３図
は各々本発明ににる積層電気回路用信号伝送回路の一実
施例の回路図、第３図は第２図の実施例の動作を説明す
るための信号波形図、第７図。 第８図は第６図の結合容量の他の接続手段を示す図、第
９図、第１０図は本発明による信号伝送回路を搭載する
ウェハの平面図と断面図、第１１図。 第１２図は第９図、第１０図のウェハを積層して容量結
合回路を構成した例を示す図である。 １．２・・・ウェハ、３，４３，５１，５２・・・結合
容量、４・・・送信回路、５・・・受信回路、６・・・
クランプ回路、２３・・・差動送信回路、２４・・・差
動受信回路、７．９，１３，１６，１８，２１，３１，
３７゜３９．４１，５５，５７，５９，６１，６３゜６
５・・・ＰＭＯ８トランジスタ、８，１０，１４，１５
゜１７．１９，２２，３２，３８，４０，４２゜５６．
５８．６０，６２，６４．６６・・ＮＭＯＳ ＋ヘラン
ジスタ、１１，１２，３３．３４−．３５．３６・・・
ダイオード、２４．２９・・・インバータ、２５゜２６
．２７，２８，３０・・・２入力ＮＯＲ回路、１０１・
・・単結晶基板、１０２・・・送信回路、１０３・・・
受信回路、１０４，１０５，１１３，１１．４ ・キ
ャパシタンス電極、１０６，１０７・・・配線、１、０
８・・・導電性領域、１０９・・・論理回路部、１１０
・・・ウェハ、１１１・・・高誘電率絶縁シー１＝、１
１−２・・・ヒーＩ−シンク兼信号接続基板。
は各々本発明ににる積層電気回路用信号伝送回路の一実
施例の回路図、第３図は第２図の実施例の動作を説明す
るための信号波形図、第７図。 第８図は第６図の結合容量の他の接続手段を示す図、第
９図、第１０図は本発明による信号伝送回路を搭載する
ウェハの平面図と断面図、第１１図。 第１２図は第９図、第１０図のウェハを積層して容量結
合回路を構成した例を示す図である。 １．２・・・ウェハ、３，４３，５１，５２・・・結合
容量、４・・・送信回路、５・・・受信回路、６・・・
クランプ回路、２３・・・差動送信回路、２４・・・差
動受信回路、７．９，１３，１６，１８，２１，３１，
３７゜３９．４１，５５，５７，５９，６１，６３゜６
５・・・ＰＭＯ８トランジスタ、８，１０，１４，１５
゜１７．１９，２２，３２，３８，４０，４２゜５６．
５８．６０，６２，６４．６６・・ＮＭＯＳ ＋ヘラン
ジスタ、１１，１２，３３．３４−．３５．３６・・・
ダイオード、２４．２９・・・インバータ、２５゜２６
．２７，２８，３０・・・２入力ＮＯＲ回路、１０１・
・・単結晶基板、１０２・・・送信回路、１０３・・・
受信回路、１０４，１０５，１１３，１１．４ ・キ
ャパシタンス電極、１０６，１０７・・・配線、１、０
８・・・導電性領域、１０９・・・論理回路部、１１０
・・・ウェハ、１１１・・・高誘電率絶縁シー１＝、１
１−２・・・ヒーＩ−シンク兼信号接続基板。
Claims (1)
- 【特許請求の範囲】 １、電気回路を内部に有する基板間の信号を、静電容量
により結合する信号伝送回路であつて、該静電容量を形
成するキャパシタンス電極の信号を入力する、入力抵抗
が充分大きい受信回路と、該受信回路の略入力振幅内に
信号レベルをクランプする回路とを有することを特徴と
する積層電気回路用信号伝送回路。 ２、上記クランプ回路が、ソース電極を上記受信回路の
入力信号の高レベル相当の電圧に接続し、ドレイン電極
を上記受信回路の入力に接続し、ゲート電極を上記受信
回路の出力に接続したＰＭＯＳトランジスタと、ソース
電極を上記受信回路の入力信号の低レベル相当の電圧に
接続し、ドレイン電極を上記受信回路の入力に接続し、
ゲート電極を上記受信回路の出力に接続したＮＭＯＳト
ランジスタとからなり、上記受信回路の入力のリーク電
流を補償したことを特徴とする特許請求の範囲第１項記
載の積層電気回路用信号伝送回路。 ３、上記クランプ回路が、ソース電極を上記受信回路の
入力信号の高レベル相当の電圧に接続し、ドレイン電極
を上記受信回路の入力に接続したＰＨＯＳトランジスタ
からなり、信号伝送前に該ＰＭＯＳトランジスタのゲー
ト電極に信号を与え、上記受信回路の入力電位を高レベ
ルに設定するようにしたことを特徴とする特許請求の範
囲第１項記載の積層電気回路用信号伝送回路。 ４、上記クランプ回路が、ソース電極を上記受信回路の
入力信号の低レベル相当の電圧に接続し、ドレイン電極
を上記受信回路の入力に接続したＮＭＯＳトランジスタ
からなり、信号伝送前に該ＮＭＯＳトランジスタのゲー
ト電極に信号を与え、上記受信回路の入力電位を低レベ
ルに設定するようにしたことを特徴とする特許請求の範
囲第１項記載の積層電気回路用信号伝送回路。 ５、上記受信回路としてＣＭＯＳインバータを用いたこ
とを特徴とする特許請求の範囲第１項、第２項、第３項
又は第４項記載の積層電気回路用信号伝送回路。 ６、上記受信回路が、ソース電極を各々電源に接続し、
ドレイン電極同士を接続して出力端子としたＰＭＯＳト
ランジスタとＮＭＯＳトランジスタから成り、該ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタのゲート電極は
別々に上記キャパシタンス電極に接続して、それぞれの
入力信号レベルを該ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタのしきい電圧付近に設定したことを特徴とす
る特許請求の範囲第１項又は第２項記載の積層電気回路
用信号伝送回路。 ７、１つの信号に対して２つの静電容量を用い、該２つ
の静電容量のキャパシタンス電極の各々一方に差動送信
回路、他方に差動受信回路をそれぞれ接続したことを特
徴とする特許請求の範囲第１項又は第２項記載の積層電
気回路用信号伝送回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158198A JPS6220362A (ja) | 1985-07-19 | 1985-07-19 | 積層電気回路用信号伝送回路 |
| US06/884,896 US4723082A (en) | 1985-07-19 | 1986-07-14 | Signal transfer circuit for use in laminated multilayer electric circuit |
| DE3623735A DE3623735A1 (de) | 1985-07-19 | 1986-07-14 | Signaluebertragungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60158198A JPS6220362A (ja) | 1985-07-19 | 1985-07-19 | 積層電気回路用信号伝送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6220362A true JPS6220362A (ja) | 1987-01-28 |
Family
ID=15666414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60158198A Pending JPS6220362A (ja) | 1985-07-19 | 1985-07-19 | 積層電気回路用信号伝送回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4723082A (ja) |
| JP (1) | JPS6220362A (ja) |
| DE (1) | DE3623735A1 (ja) |
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| US7990747B2 (en) | 2007-03-09 | 2011-08-02 | Nec Corporation | Semiconductor chip and semiconductor device |
| US8210604B2 (en) | 2009-07-14 | 2012-07-03 | Honda Motor Co., Ltd. | Vehicle door structure |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0379121A (ja) * | 1989-08-23 | 1991-04-04 | Hitachi Ltd | 半導体集積回路装置 |
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| EP1940028B1 (en) | 2006-12-29 | 2012-02-29 | STMicroelectronics Srl | Asynchronous interconnection system for 3D inter-chip communication |
| ITMI20072451A1 (it) * | 2007-12-31 | 2009-07-01 | St Microelectronics Srl | Sistema di comunicazione per il collegamento tra dispositivi sincroni temporalmente non correlati |
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-
1985
- 1985-07-19 JP JP60158198A patent/JPS6220362A/ja active Pending
-
1986
- 1986-07-14 US US06/884,896 patent/US4723082A/en not_active Expired - Fee Related
- 1986-07-14 DE DE3623735A patent/DE3623735A1/de not_active Ceased
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Also Published As
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|---|---|
| US4723082A (en) | 1988-02-02 |
| DE3623735A1 (de) | 1987-01-22 |
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