JPH1032483A - 集積回路直流分離装置およびその方法 - Google Patents

集積回路直流分離装置およびその方法

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JPH1032483A
JPH1032483A JP9089530A JP8953097A JPH1032483A JP H1032483 A JPH1032483 A JP H1032483A JP 9089530 A JP9089530 A JP 9089530A JP 8953097 A JP8953097 A JP 8953097A JP H1032483 A JPH1032483 A JP H1032483A
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Abstract

(57)【要約】 【課題】 集積回路デバイス１１と１２とを直流的に分
離するための装置および方法。 【解決手段】 分離回路１０は各々の回路中に出力バッ
ファ２０、２０’を含み、前記出力バッファはそれに付
随する回路１１、１２の入力／出力ピン１６、１７へ信
号を供給するようにつながれている。単一のコンデンサ
ーでも複数のコンデンサーの組み合わせでもよいが、１
つの容量３０が回路１１、１２の各々のピン１６、１７
へつながれ、各回路１１、１２中では入力バッファ２
２、２２’がＩ／Ｏピン１６、１７上へ供給される信号
を受信するようにつながれている。入力バッファ２２、
２２’は容量からの電荷のリークを阻止するための回路
を含み、それは好ましくはバスホルダー３６または同等
のものでよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は進歩した集積回路分
離技術および装置に関するものであって、更に詳細に
は、集積回路等の２つの回路をガルバーニ的に互いに分
離するための進歩した装置および方法に関する。
【０００２】
【従来の技術】回路を構築する多くの場合、２つあるい
はそれ以上の集積回路の相互間を直流的に分離すること
が必要な場合がしばしばある。例えば、普通に起こるこ
とではないが、１つの集積回路のアース電位が、それが
つながれる相手の別の集積回路のアース電位と異なる直
流レベルにある場合がある。そのようなアース電位の分
離が必要な時は、典型的なアース分離方式が採用されて
きた。そのような方式の１つの例は、例えば、ＩＥＥＥ
１３９４−１９９５規格、付録Ｊに記述されているもの
である。
【０００３】
【発明の解決しようとする課題】しかし過去において、
ＩＥＥＥ１３９４−１９９５に規定されたもののような
アース分離設計の回路が必要な時には、ＩＥＥＥ規格に
示唆されている物理層デバイスとリンク層デバイスとの
間の電流分離方式は、必要とされる外部部品、基板空
間、供給電流、およびシリコン面積の点で高くつく。更
に、それは雑音マージンや伝搬遅延の点でも優れていな
い。
【０００４】更に詳細には、２つの集積回路デバイス間
を分離する従来技術に関する問題点の１つは、ピン間に
直流的な分離を実効させるために多数の部品が必要にな
るということである。例えば、ＩＥＥＥ１３９４−１９
９５規格は、そのコンデンサー方式において、２個の比
較的大型のコンデンサーと７個の抵抗をデバイス外に要
求し、更にデバイス上には、微分を行うための、３値方
式でヒステリシスを持つ特別な入力バッファ回路を要求
する。従って、相互接続される各集積回路上のすべての
ピンへの多数の相互接続に対して、要求される分離回路
を採用するとすれば、膨大な数のそのような分離回路が
必要になろう。更に、コンデンサーが取り扱う、例え
ば、約５０ボルトあるいはそれ以下である電圧に依存し
て、比較的大型のコンデンサーが必要とされ、それによ
って、相互接続が施される基板上の空間よりも広い面積
をコンデンサーが占めることになりかねない。更に、集
積回路のインターフェースおよび分離を確立するために
必要とされる非常に多数の部品に伴って、最終製品のコ
ストも同時に増大することは、もちろん理解されよう。
【０００５】ＩＥＥＥ１３９４−１９９５規格は、変圧
器を使用して実現される分離回路例についても付加的に
規定している。変圧器分離回路例もまた、非常に多数の
部品を必要とするが、コンデンサーによる方式よりも高
い直流電圧、例えば約５００ボルトあるいはそれ以下に
耐えるものが構築できる。ここでも、変圧器方式は分離
回路を構築するために、かなり広い、相互接続のための
物理的面積を要求し、従って、相互接続される多数のピ
ン数を乗ずるとなると膨大な量の回路部品およびレイア
ウト面積が必要となる。
【０００６】一般に、ＩＥＥＥ１３９４−１９９５規格
に従って、集積回路との間で双方向的な信号のやり取り
を可能にするために用いられるタイプの分離回路を使用
して相互接続される回路の典型的な動作では、微分出力
バッファ回路と信号のヒステリシスを有するデジタル入
力バッファとが設けられる。この出力バッファおよび入
力バッファは一般に、同じ入力／出力ピンへつながれ
て、双方向的な信号伝達を実現する。出力バッファ回路
は一般に、その出力バッファが構築される集積回路デバ
イスと同じ基板上にあるクロックパルス源によってクロ
ック信号を供給される。
【０００７】入力バッファ回路の一部として設けられる
タイプの微分回路は、集積回路構造中に構築するのが困
難で複雑であり、更に、集積回路デバイス上にかなり
の”不動産”（real estate ）を必要とする。入力／出
力ピンの数が増えれば、各入力バッファ区分に関する微
分回路のピン数倍された数を設けるために必要とされる
集積回路デバイス上の”不動産”の量も増大する。
【０００８】更に、既に述べたように、微分入力バッフ
ァ回路はヒステリシスを持つ増幅器を有するのが一般的
にある。ヒステリシスは、受信された信号が低レベルか
ら特定のレベル、例えば1/2 ＶDDより上のレベルを越え
る高レベルへ遷移することを要求し、また他方では、検
出器回路をターンオフするために、高レベルから1/2Ｖ
DDよりも低い低レベルへの信号遷移を要求する。
【０００９】このように、通常動作において、もしその
回路へ供給される入力信号が約1/2ＶDDの一般的な振幅
のものであれば、もしその入力回路が典型的なＣＭＯＳ
インバーターで構成されていれば、インバーターのトラ
ンジスタは両方ともに導通状態にバイアスされるのが普
通である。この結果、そのデバイスを通って比較的大き
な電流が引き出される。引き出される電流が集積回路デ
バイスの入力／出力ピンすべての本数倍されることか
ら、この集積回路デバイスの静的状態において比較的大
きな電流が必要とされることが理解されよう。これは多
くの用途、例えばビデオカメラ／カムコーダー、ラップ
トップコンピュータ等の電池駆動式で長時間動作のため
に電池の消耗を最小限に抑える必要のある用途において
欠点となる。
【００１０】２つの集積回路間の分離回路の、１つの集
積回路から他方へ信号を供給する動作において典型的な
ように、もし例えば、出力パルスが１個のクロックパル
ス長を越えて伝達されるべきであれば、１つの集積回路
の出力バッファからクロックパルス出力で高レベル状態
がクロック出力される。その後、出力バッファの出力は
３番目の状態、すなわち高インピーダンス状態へスイッ
チされる。この信号は他方の集積回路の入力バッファ回
路によって検出され、それは高レベル状態へスイッチす
る。入力バッファ回路のヒステリシス効果のお陰で、入
力バッファは、入力信号がしきい値、例えば既に述べた
ように1/2 ＶDD以下へ低下するまで、高レベル状態が受
信されていることを報告し続ける。
【００１１】過去の分離回路で経験された問題点の別の
１つは、分離回路が限られた雑音耐性しか持たない場合
が普通であるということである。特に、入力バッファ回
路のヒステリシスの程度に関する設計要求のために、分
離回路は雑音耐性の大きなマージンを許容しないのが一
般的である。この結果、例えば、もし入力電圧が入力ピ
ンにおいて1/2 ＶDDであれば、その回路が状態変化を起
こすために越える必要のあるしきい値電位と入力電位と
の間の差は非常に小さい。（トランスミッターの出力、
あるいはその回路がつながれた集積回路の出力バッファ
部は典型的には３値目の高インピーダンス状態にあるた
め、入力は1/2 ＶDDにあるのが一般的である。）従っ
て、もしスパイク雑音や雑音パルスが入力ライン上へ誘
起されれば、入力バッファ回路のスイッチングしきい値
に到達するために必要なパルスの振幅は比較的小さくな
る。典型的な分離回路は、回路の特別な変数に依存し
て、例えば、ほんの約０．２ボルトから約０．８ボルト
の雑音耐性しか提供できない。
【００１２】ＩＥＥＥ１３９４−１９９５規格に従って
構築されるデバイスインターフェース回路の設計におい
て考慮すべき別の点は、インターフェース回路を通して
の伝搬遅延の問題である。典型的には、過去において経
験された伝搬遅延は約２ないし３ナノ秒である。多くの
用途において、この伝搬遅延は少なくとも考慮に入れる
必要があり、最悪の場合には、検討している特別な用途
に対してこの回路を不適なものとする。
【００１３】従って、２個以上の集積回路等の回路間
で、直流的な分離、あるいはガルバーニ電圧分離を行う
ための回路および方法を提供するための方法および装置
が必要とされる。
【００１４】
【課題を解決するための手段】上述のことから、本発明
の１つの目的は、２個以上の集積回路等の回路間に直流
的な、あるいはガルバーニ電圧の分離を提供するための
進歩した分離回路および方法を提供することである。
【００１５】本発明の更に別の目的は、ＩＥＥＥ１３９
４−１９５５規格の回路例によって要求される多数の部
品よりも少ない外部部品しか要しない、上述のようなイ
ンターフェース回路および方法を提供することである。
【００１６】本発明の更に別の目的は、デバイス上の入
力バッファ区分に厳密な微分回路を必要としない、上述
のような集積回路インターフェース回路および方法を提
供することである。
【００１７】本発明の更に別の目的は、ＩＥＥＥ１３９
４−１９９５規格に従って構築されるインターフェース
回路よりも優れた雑音耐性を有する、上述のような進歩
した回路および方法を提供することである。
【００１８】これらおよびその他の特徴、利点は、以下
の詳細な説明を、添付図面および特許請求の範囲を参照
しながら読むことによって明らかになろう。
【００１９】このように、本発明の広い見地に従えば、
異なるアース電位を基準とする可能性のある２つの回路
間に直流分離を提供するための分離回路が提供される。
これら分離すべき回路は、例えば、集積回路デバイス上
の回路等でよい。この分離回路は出力バッファを含み、
その出力バッファはそれが付随する回路の出力ノードに
対して信号を供給するようにつながれている。入力バッ
ファは、入力ノードへ供給される信号を受信するように
つながれている。１個のコンデンサーあるいは複数個の
コンデンサーの組から構成される容量が、各回路の出力
ノードと入力ノードとの間につながれている。入力バッ
ファは、この容量からの電荷のリークを阻止するための
回路を含み、この回路は好ましくはバスホルダー回路ま
たは同等な回路である。もしこの回路が集積回路デバイ
ス上に設けられるのであれば、このバスホルダーは集積
回路デバイスの内外部、どちらに設けてもよい。本発明
の別の実施例では、出力バッファには信号エンコーダー
を付随させ、入力バッファには信号デコーダーを付随さ
せて、バスホルダーあるいはその他の電荷保持回路を必
要とせずに、容量からの電荷のリーク効果に対抗、また
は阻止するようになっている。
【００２０】本発明の別の広い見地に従えば、第１の回
路と第２の回路との間に直流分離を提供するための分離
回路が提供される。この第１および第２の回路は集積回
路デバイス等の中に含まれることができる。これら回路
は異なるアース電位を基準とすることができるが、必ず
しもそうでなくてもよい。分離回路は第１および第２の
変圧器コイルを有する変圧器を含む。この変圧器の第１
のコイルは第１の回路のアースへつながれ、変圧器の第
２のコイルは第２の回路のアースへつながれる。１個の
コンデンサーまたは複数コンデンサーで構成される第１
の容量が、第１の回路の信号出力ノードと変圧器の第１
コイルの第２の端子との間につながれる。これも１個の
コンデンサーまたは複数コンデンサーで構成される第２
の容量が、第２の回路の信号入力ノードと変圧器の第２
コイルの第２の端子との間につながれる。第１の回路中
には信号出力バッファが設けられて、出力ノードへつな
がれる。第２の回路中には信号入力バッファが設けられ
て、対応する入力ノードへつながれ、前記信号入力バッ
ファは容量からの電荷のリークに係わらず入力ノードに
おける所望の状態を保持するように構築されている。信
号入力バッファは、例えば、バスホルダー回路を含むこ
とができる。
【００２１】本発明の更に別の広い見地に従えば、別々
の集積回路デバイス中に含まれることのできる第１の回
路と第２の回路との間に直流分離を供給するための方法
が提供されており、ここで前記第１の回路のアース電位
は前記第２の回路のアース電位と異なっていても構わな
い。この方法は前記第１および第２の回路の各信号入力
および出力ノード間に容量を接続することを含んでい
る。この容量は１個のコンデンサーまたは複数コンデン
サーデバイス上に構成される。信号出力バッファは回路
の１つに含まれ、それが含まれている回路の出力ノード
へつながれている。信号入力バッファは他方の回路に含
まれ、それが含まれている回路の入力ノードへつながれ
ている。信号入力バッファは、容量からの電荷のリーク
に係わらずその入力ノードに所望の状態を保持するよう
に構築されている。
【００２２】信号入力バッファを設ける工程は、入力が
入力ノードへつながれ、出力が前記回路へつながれた第
１のインバーターを設けること、および容量からの電荷
のリークに係わらずインバーターの現在の状態を保持す
るためのバスホルダーをインバーターへの入力に設ける
ことによって実行することができる。バスホルダーを設
ける工程は、第１のインバーターを横切るように第１の
インバーターとは逆向きに第２のインバーターを設ける
ことによって実行することができる。第２のインバータ
ーは、入力ノードを駆動する出力バッファよりも低い出
力駆動を有するのが一般的である。
【００２３】本発明の更に別の広い見地に従えば、第１
の回路と第２の回路との間に直流分離を供給するための
方法が提供される。これら回路は第１および第２の集積
回路デバイスの一部で構わないが、第１の回路のアース
電位は第２の回路のアース電位と異なっていても構わな
い。この方法は、変圧器の第１のコイルの１つの端子を
第１の回路のアースへつなぎ、変圧器の第２のコイルの
１つの端子を第２の回路のアースへつなぐことを含む。
第１の容量が、第１の回路の信号出力ノードと変圧器の
第１コイルの第２の端子との間につながれる。第２の容
量が、第２の回路の信号入力ノードと変圧器の第２コイ
ルの第２の端子との間につながれる。第１の回路中には
信号出力バッファが設けられて、前記出力ノードへつな
がれる。第２の回路中には信号入力バッファが設けられ
て、入力ノードへつながれる。信号入力バッファは、容
量からの電荷のリークに係わらず、回路の入力に所望の
状態を保持するように構築される。
【００２４】信号入力バッファを設ける工程は、入力を
入力ノードへつながれ、出力を前記回路へつながれた第
１のインバーターを設けること、および容量からの電荷
のリークに係わらずインバーターの現在の状態を保持す
るためのバスホルダーをインバーターへの入力に設ける
ことによって実行することができる。バスホルダーは、
第１のインバーターを横切るように第１のインバーター
とは逆向きに第２のインバーターを設けることによって
設けることができる。
【００２５】本発明の回路および方法によって、駆動さ
れる信号を微分するために必要な微分論理回路が不要に
なるという特長が得られる。これにより、シリコンデバ
イス面積が節約できる。更に、ＩＥＥＥ１３９４−１９
９５規格のコンデンサー方式に従う回路に使用される最
低でも２個の外部コンデンサーと７個の外部抵抗と比較
して、容量性分離のためのリード線１本当たり１つの外
部コンデンサーしか必要とされない。変圧器分離方式で
は、ＩＥＥＥ規格の変圧器方式に従う回路で最低でも７
個の外部抵抗、および２個の外部コンデンサー、１個の
外部変圧器が必要とされるのとは対照的に、２個の外部
コンデンサーと１個の外部変圧器しか必要とされない。
これにより、部品、基板面積、およびコストが節約され
る。
【００２６】更に、入力は、1/2 ＶDDの代わりにレール
からレール（ｒａｉｌ−ｔｏ−ｒａｉｌ）までスイング
する。これにより雑音マージンが増大する。通常の1/2
ＶDDに留まるのとは違って、入力はレールに留まる。入
力が1/2 ＶDDに留まる従来技術では、静的な電流引き出
しは非常に大きく、供給電流が設計の上限を越えないよ
うに注意深い設計が必要とされた。加えて、分離障壁を
通る遅延は従来技術よりもずっと小さい。これにより、
物理層デバイスおよびリンク層デバイスの両方にとっ
て、タイミングの制約が低減する。入力回路の設計上の
制約は、従来技術における厳密なしきい値とヒステリシ
スの制約とは対照的に緩和される。
【００２７】更に尚、本発明の回路および方法は、物理
層デバイスおよびリンク層デバイスの両方でより少ない
供給電流しか使用せず、また以前の技術および回路とは
対照的に、外部部品での供給電流を不要としている。
【００２８】本発明の上述およびその他の特徴ならびに
目的と、それらを達成するやり方は、以下の好適実施例
の詳細な説明を添付図面とともに参照することで明らか
になるであろう。また、それによって本発明それ自体を
最も良く理解できよう。
【００２９】各図面において、同様な部品を指すために
同じ参照符号が用いられる。
【００３０】
【発明の実施の形態】ここに述べるプロセス工程および
構造は必ずしも集積回路を製造するための完全なプロセ
スフローを構成するものではないことに注意すべきであ
る。本発明は従来技術の中で現在使用されている集積回
路製造技術と一緒に実施されることを意図しており、そ
のため、本発明の理解のために必要な、普通に実施され
ているプロセス工程のみを含めてある。
【００３１】本発明によって進展する解決策は、入力ラ
ッチの使用と、分離障壁として働くコンデンサーを通し
て接続される標準的なＣＭＯＳ出力の採用である。コン
デンサー上の電荷は瞬間的に変化できないので、分離障
壁の片側にあるＣＭＯＳ出力は分離障壁の反対側にある
対応する入力を高レベルへプルアップまたは低レベルへ
プルダウンする。この時点で、ラッチ入力はコンデンサ
ー上の電荷を、出力が反対方向へ変化するまで保持す
る。
【００３２】いずれ明らかになるように、本発明の回路
中の入力は、1/2 ＶDDという最大スイングを有する従来
技術とは対照的に、レールからレールへとスイングし、
送信信号の微分が不要である。入力が1/2 ＶDDに保持さ
れていた従来技術とは対照的に、入力はレールに保持さ
れる。
【００３３】本発明の回路および技術は、コンデンサー
方式の場合、従来技術が最低でも２個の外部コンデンサ
ーと５個の外部抵抗を必要としたのに対して、１個の外
部コンデンサーしか必要としない。変圧器分離方式の場
合、従来技術が最低でも２個の外部コンデンサー、１個
の外部変圧器と５個の外部抵抗を必要としたのに対し
て、本発明は２個の外部コンデンサーと１個の外部変圧
器しか必要としない。
【００３４】このような本発明の好適実施例に従った、
２つの集積回路デバイス１１および１２を分離するため
の回路１０が図１に示されている。本発明はここに、集
積回路デバイスを分離し、インターフェースを構成する
実施例に関して説明するが、本発明が、互いに異なる直
流レベルまたはアース電位を基準にする可能性のある２
つのノードを分離するために使用できることを理解され
るべきである。回路１０は、第１の集積回路デバイス１
１を、異なるアース電位にある可能性のある第２の集積
回路デバイス１２から分離するために使用されている。
集積回路デバイス１１および１２は１つのプリント基板
１４上に搭載されていてもよいし、あるいはその他の構
造上に搭載されていてもよい。集積回路デバイス１１お
よび１２はそれぞれ対応する接続ノード１６および１７
を有しており、それらは接続ピンとしてそれぞれ図示さ
れている。集積回路デバイス１１および１２の各々に対
して、１本の接続ピンしか示されていないが、これら２
つのデバイス間に多数のピンが相互接続されていること
は理解されよう。
【００３５】デバイス１１および１２の各々には、対応
する入力／出力ノード１６および１７に付随して、対応
する出力バッファ回路２０および入力バッファ回路２２
が含まれている。集積回路デバイス１２の出力バッファ
回路および入力バッファ回路も同じように構成されてい
るが、出力バッファおよび入力バッファの参照符号とし
て、特にプライム（’）を付して、出力バッファ２０’
および入力バッファ２２’としている。
【００３６】このように、集積回路デバイス１１上の回
路（図示されていない）から供給される信号は出力バッ
ファ２０へのライン２４上へ供給され、出力バッファ２
０の出力は入力／出力ピン１６へつながれている。同様
に、デバイス１１上の入力／出力ピンまたはノード１６
に受信される信号は入力バッファ２２の入力へつなが
れ、集積回路１１上の回路（図示されていない）へのラ
イン２６上へ供給される。同様にして、集積回路１２上
の回路（図示されていない）から供給される信号は、ラ
イン２４’上へ供給されて入力／出力ノード１７へ供給
される。また、集積回路デバイス１２への入力／出力ノ
ード１７上の入力として供給される信号は、入力バッフ
ァ２２’の入力へ供給されて、集積回路デバイス１２の
回路（図示されていない）へのライン２６’上へ供給さ
れる。
【００３７】図示されたように、それぞれの集積回路デ
バイス１１および１２の入力／出力ノード１６および１
７を相互接続するコンデンサー３０が設けられる。本発
明は１個のコンデンサーを使用するように図示されてい
るが、複数のコンデンサーを用いて当該集積回路の２つ
の相互接続ノード間に１つの容量を構成するようにして
も構わないことは注意されたい。このことは、例えば、
コンデンサー要素によって耐えられるのよりも高い電圧
を達成する場合に有利である。例えば、１００ボルト耐
圧のコンデンサーを１個使用することよりも、耐圧５０
ボルトのコンデンサーを２個直列につないで１００ボル
トの耐圧を実現するほうが安くできる。従って、ここで
はコンデンサー要素を”１個のコンデンサー”としてあ
るが、この用語はＩＥＥＥ１３９４−１９９５規格の集
積回路分離用接続の中に一般に用いられるタイプの電圧
分割器や抵抗相互接続などを必要としない単一の容量を
意味するものと解釈されるべきである。
【００３８】本発明に従って分離回路を構築する場合、
出力バッファ回路２０は、従来技術による以前の出力バ
ッファ回路のそれに類似したやり方で構築されよう。更
に詳細には、本発明の分離回路に用いる出力バッファ回
路に対しては、特別な構成上の修正は必要でない。
【００３９】他方、入力バッファ回路２２の構築につい
ては図２に示されているようなものである。図示のよう
に、入力バッファ２２は３つの区分、すなわち、インバ
ーター区分３２および３４とバスホルダー区分３６とを
有する。図示の実施例のインバーター３２および３４は
各々、ＶDDとアースとの間につながれたＮチャンネルＭ
ＯＳトランジスタおよびＰチャンネルＭＯＳトランジス
タを含んでいる。このように、インバーター３２はＰチ
ャンネルＭＯＳトランジスタ４０およびＮチャンネルＭ
ＯＳトランジスタ４２と一緒につながれて、ライン２５
上の入力信号をそれらのゲートへつながれ、それらのド
レインを後続のインバーター３４の入力へつながれ、更
に、それらのソースを図示のように、それぞれＶDDおよ
びアースへつながれている。同様に、インバーター３４
はＰチャンネルＭＯＳトランジスタ４６とＮチャンネル
ＭＯＳトランジスタ４８とを含み、それらの各ゲートは
入力信号を受信し、ドレインは出力ライン２６へつなが
れ、ソースはそれぞれＶDDおよびアースへつながれてい
る。
【００４０】バスホルダー３６はインバーター３２の入
力と出力との間につながれている。バスホルダー３６
は、この図示の実施例では、ＰチャンネルＭＯＳトラン
ジスタ５０およびＮチャンネルＭＯＳトランジスタ５２
を備えたインバーター回路である。トランジスタ５０お
よび５２のゲートはインバーター３２からの出力へつな
がれている。他方、トランジスタ５０および５２のドレ
インはライン２５上のインバーター３２の入力へつなが
れている。トランジスタ５０および５２のソースはそれ
ぞれＶDDおよびアースへつながれている。他の回路を用
いて、同様に、バスホルダー機能を構築してもよいこと
を理解されたい。
【００４１】次に、動作時には、ライン２５上の入力が
低レベルから高レベル状態へ上昇すると、インバーター
３２の状態は、トランジスタ４２のしきい値を越えるま
では高レベルに留まり、その時点でトランジスタ４２が
導通し、インバーター３２の出力を低レベルへ変化させ
る。同時に、Ｐチャンネルトランジスタ４０はターンオ
フされる。インバーター３２からの出力が低レベルへ移
行すると、バスホルダー回路３６のトランジスタ５０は
導通し、トランジスタ５２は非導通状態へスイッチされ
る。他方、入力ライン２５上の信号が低レベル状態へ落
ち込むと、トランジスタ４０が導通させられ、他方、ト
ランジスタ４２は非導通状態へスイッチするようにされ
る。これにより、インバーター３２からの出力は高レベ
ル状態へ上昇し、その高レベル状態はバスホルダー３６
のトランジスタ５０および５２のゲートへ供給される。
これにより、トランジスタ５０は非導通状態へスイッチ
され、トランジスタ５２は導通する。こうして、ライン
２５へ供給されるバスホルダー３６からの出力は低信号
状態に保持される。バスホルダー回路３６の出力はライ
ン２５上へ供給され、インバーター３２の入力／出力信
号状態を保持するように変化する。
【００４２】電力投入による起動時に同期して、最初の
状態変化に関して回路２２が正しい状態になることを保
証するために、ダイオード要素５４および５６が設けら
れ、それぞれ入力ライン２５とＶDDとの間、および入力
ライン２５とアースとの間につながれている。ダイオー
ド５４および５６は更に、出力バッファとその回路への
入力とを同期させ、出力バッファ２０および関連する入
力バッファ２２’の初期の起動状態に依存して、インバ
ーター３２がアースよりも上、あるいは下へ駆動されな
いように保持する。
【００４３】このように、例えば、もしインバーター３
２が電力投入時に高レベル入力状態を取って、ピン１６
上に低レベルから高レベルへの遷移が受信されれば、過
剰な電圧はダイオード５４を通してＶDDへ導かれ、イン
バーター回路３２が保護されると同時に、それが正しい
入力状態へ同期することが保証される。同様に、もしイ
ンバーター３２への入力が低レベルで、ピン１６上に高
レベルから低レベルへの最初の遷移が受信されれば、ダ
イオード５６が導通してインバーター３２のトランジス
タがアースよりも低く駆動されないことが保証され、ま
たインバーター３２への入力がそれの正しい状態へ同期
することが保証される。このように、ダイオード５４お
よび５６は入力ライン２５上のレベルを、ＶDDおよびア
ース電位から上下にダイオード電圧降下の１つ分の範囲
にクランプする働きをする。
【００４４】バスホルダー回路３６の動作のお陰で、バ
スホルダー回路３６のトランジスタ５０および５２の導
通状態のスイッチングまたは遷移に打ち勝つのに十分大
きな信号がライン２５上に受信されるまでは、インバー
ター３２はそれがスイッチされた状態に留まることが理
解されよう。従って、回路２２がＩＥＥＥ１３９４−１
９９５規格に従って構築された従来技術の分離回路より
もかなり大きな雑音耐性を有することが直ちに理解でき
よう。
【００４５】バスホルダー回路３６の主要な機能の１つ
は、コンデンサーのリークが入力バッファ回路の動作に
影響を及ぼさないことを保証することであることに注意
されたい。コンデンサーからのそのような電荷リークの
原因は数多くあり、回路の各種トランジスタによって誘
起されるリーク、およびコンデンサーそれ自身の内部リ
ークも含まれる。このように、図２に示された回路２２
は、入力バッファ回路２２のインバーターの状態に影響
を与える、コンデンサー３０によって経験される電荷リ
ークの可能性を排除するために役立つことを理解されよ
う。こうして、バスホルダー３６の動作のために、例え
ばコンデンサー３０からの電荷リークによる入力ライン
２５上の小さい電圧変動に係わらず、インバーター３２
の状態は、それが計画的にスイッチされるまでは保持さ
れる。
【００４６】コンデンサーリークの効果を最小化あるい
は阻止することは、他の方法によっても同様に実現でき
る。例えば、受信区分にデコーダーを用い、符号化され
た出力バッファ信号を使用することによっても、スイッ
チングが十分小さい期間に起こるようにすることで、入
力の状態を変化させるのに十分な電荷がコンデンサーか
らリークによって流れ出ないようにすることができる。
符号化信号は、例えば、予め定められた周波数で各周期
毎に状態を変化させるパルス符号変調信号でよく、ある
いはその他の適当な信号でよい。
【００４７】入力バッファ回路２２は比較的高いインピ
ーダンス入力を有するので、回路２２はコンデンサー３
０上に現れる電荷の変化に寄与することはほとんどな
い。従って、コンデンサー３０は主として、コンデンサ
ーそれ自身の品質、およびコンデンサー内部に存在する
かもしれない内部リークに限定される。従って、バスホ
ルダー回路３６は、コンデンサー上の電荷がインバータ
ー３２のしきい値を通るリークのため減少することが許
容されないことを保証し、それによって、回路を意図的
にスイッチされた状態に保持する回路全体の信頼性を高
める。従って、バスホルダー３６はピン１６を所望の状
態に保持するように電流を保つ。
【００４８】これも容易に理解できるように、ＩＥＥＥ
１３９４−１９９５規格に従って構築された分離回路に
よって要求されるタイプのヒステリシス回路の必要性
は、本発明の入力バッファ回路２２の適正な動作のため
に必要とされない。更に、図示のようにインバーター３
２へ与えられた信号の状態を保持するバスホルダー３６
を回路２２と一緒に使用することで、互いに分離すべき
他方の集積回路デバイスの入力／出力ノード１６および
１７間に直流分離を実効させるために必要なものは１個
のコンデンサー要素のみとなる。
【００４９】更に理解されるであろうが、従来技術にお
ける複雑な微分回路の必要性は排除され、明らかなよう
に、直流分離機能を実現するために必要とされる回路部
品の数は、ＩＥＥＥ１３９４−１９５５規格に従う回路
および方法によって必要とされるそれよりも大幅に減少
している。
【００５０】更に、バスホルダー回路３６を使用するこ
とで、雑音マージンが大幅に向上していることに注意さ
れたい。これはバスホルダーが雑音スパイクを大幅に減
衰させるためであり、更に、スイッチングを実現するた
めにはバスホルダーに供給される電流はバスホルダーの
電流状態に打ち勝つだけの十分大きなものでなければな
らない。
【００５１】本発明の分離回路は主として相互接続され
た２つの集積回路の直流電圧またはガルバーニ電圧が互
いに異なるような用途に使用することを意図している
が、直流電圧またはアースレベルが本質的に同じである
用途では、本回路は２つの集積回路の間へ直接つなぐこ
とができることは理解できよう。更に、本発明に従って
採用されたバスホルダー回路の動作のために、微分回路
は最早必要とされないが、それにも拘わらず微分回路は
それを使用するように選ぶのであれば、それなりに働
く。
【００５２】もし必要であれば、図３に示したように、
本発明に従って変圧器分離回路６０を構築することがで
きる。図示のように、２つの集積回路デバイス６２およ
び６４が分離回路６６によって相互接続されている。分
離回路６６はプリント基板６８あるいはその他の適当な
構造上に構築することができる。集積回路デバイス６２
および６４は各々、対応する出力バッファ回路７０およ
び７０’と、入力バッファ回路７２および７２’とを有
する。出力バッファ回路７０および７０’と、入力バッ
ファ回路７２および７２’とは同じように構築できる。
集積回路デバイス６２の出力バッファ回路７０からの出
力と、入力バッファ回路７２への入力とは入力／出力ピ
ン７８上に供給される。同じようにして、集積回路デバ
イス６４の出力バッファ回路７０’からの出力と、入力
バッファ回路７２’への入力とはピン８０への入力／出
力上に供給される。入力バッファ回路７２および７２’
は図２に関して既に説明したのと同じように、バスホル
ダー回路またはその他同様な技術を使用して、リーク電
流がそれの一部として採用されたインバーター回路の動
作に影響を与えないことを保証するように構築すること
ができる。
【００５３】図３に示された回路実施例６０において、
片側は集積回路デバイス６２と一緒に使用されるアース
８６を基準とし、反対側は集積回路デバイス６４に付随
するアース８８へつながれた形で変圧器が供給される。
対応するコンデンサー９０および９２が変圧器８５の各
々の側へつながれ、それらをそれぞれ入力ノードあるい
はピン７８および８０へつないでいる。出力バッファか
らの出力信号を適当に符号化することによって変圧器８
５が飽和しないことを保証すれば、いくつかの用途では
コンデンサー９０および９２が不要となるということに
注目されたい。使用される変圧器の分離能力のために、
図３に示した変圧器方式の実施例６０は、主として２つ
の集積回路デバイス６２および６４の間により大きな直
流電圧差が予測される場合に使用できる。通常の遷移が
十分短い期間に起こって変圧器が飽和しないようにする
ことを保証するためには、変圧器分離方式に符号化方式
が必要とされるということもまた注意されたい。
【００５４】本発明は、ある程度の特殊性を有する例示
実施例に関して説明してきたが、この開示は一例でしか
なく、ここに特許請求された本発明の精神および展望か
ら外れることなしに、組み合わせ、および部品の配置に
対して数多くの変更が当業者には思いつかれるであろう
ことを理解されたい。
【００５５】以上の説明に関して更に以下の項を開示す
る。 （１）異なるアース電位を基準とする可能性のある２つ
の回路間に直流分離を提供するための分離回路であっ
て、前記回路の１つの中にある出力バッファであって、
出力ノードへ信号を供給するようにつながれた出力バッ
ファ、前記回路の別の１つの中にある入力バッファであ
って、入力ノード上の信号を受信するようにつながれた
入力バッファ、前記出力ノードと入力ノードとの間につ
ながれた容量、を含み、前記入力バッファが前記容量か
らの電荷リークを阻止する回路を含んでいる、分離回
路。
【００５６】（２）第１項記載の回路であって、前記容
量が単一コンデンサーである回路。
【００５７】（３）第１項記載の回路であって、前記容
量が２個以上のコンデンサーである回路。
【００５８】（４）第１項記載の回路であって、前記信
号がデジタル信号である回路。
【００５９】（５）第１項記載の回路であって、前記１
つおよび分離すべき別の１つの回路がそれぞれ第１およ
び第２の集積回路デバイス中に含まれている回路。
【００６０】（６）第５項記載の回路であって、前記容
量からの電荷リークを阻止する前記回路がバスホルダー
回路である回路。
【００６１】（７）第６項記載の回路であって、前記バ
スホルダー回路が前記第２の集積回路デバイスの内部に
ある回路。
【００６２】（８）第６項記載の回路であって、前記バ
スホルダー回路が前記第２の集積回路の外部にある回
路。
【００６３】（９）第１項記載の回路であって、前記容
量からの電荷リークを阻止する前記回路がバスホルダー
回路を含んでいる回路。
【００６４】（１０）第９項記載の回路であって、前記
バスホルダーが前記出力バッファよりも低い駆動を提供
するようになった回路。
【００６５】（１１）第９項記載の回路であって、前記
入力バッファが第１のインバーターを含み、前記バスホ
ルダーが前記第１のインバーターを横切るように第１の
インバーターとは逆向きにつながれた第２のインバータ
ーを含んでいる回路。
【００６６】（１２）第１１項記載の回路であって、前
記バスホルダーが、供給電圧とアース電位との間につな
がれたＰチャンネルＭＯＳデバイスとＮチャンネルＭＯ
Ｓデバイスとを含み、前記ＭＯＳデバイスがゲートを前
記第１のインバーターの出力へつながれ、ドレインを前
記第１のインバーターの入力へつながれている回路。
【００６７】（１３）第１項記載の回路であって、前記
分離すべき回路の前記１つの前記出力ノードが入力／出
力ノードであり、更に、分離すべき前記回路の前記１つ
の中に、入力を前記入力／出力ノードへつながれた第２
の入力バッファを含み、更に、分離すべき前記回路の前
記１つの中に、前記容量からの電荷のリークを阻止する
ための第２の回路を含む回路。
【００６８】（１４）第１項記載の回路であって、前記
容量からの電荷のリークを阻止するための前記回路が、
前記出力バッファに付随して信号エンコーダーを、前記
入力バッファに付随して信号デコーダーを含んでいる回
路。
【００６９】（１５）異なるアース電位を基準とする可
能性のある第１の回路と第２の回路との間に直流分離を
提供するための分離回路であって、第１の変圧器コイル
と第２の変圧器コイルとを有する変圧器、を含み、前記
変圧器の前記第１のコイルが前記第１の回路のアースと
前記第１の回路の出力ノードとへつながれ、前記変圧器
の前記第２のコイルが前記第２の回路のアースと前記第
２の回路の入力ノードとへつながれており、前記第１の
回路中にあって前記出力ノードへつながれた信号出力バ
ッファ、前記第２の回路中にあって、前記入力ノードへ
つながれ、容量からの電荷のリークに係わらず前記入力
ノードを所望の状態に保持するように構築された信号入
力バッファ、を含む分離回路。
【００７０】（１６）第１５項記載の回路であって、更
に、前記第１の回路の信号出力ノードと前記変圧器の前
記第１第２コイルの第２の端子との間につながれた第１
の容量、および前記第２の回路の信号入力ノードと前記
変圧器の前記第２コイルの第２の端子との間につながれ
た第２の容量を含む回路。
【００７１】（１７）第１６項記載の回路であって、前
記第１および第２の容量の各々が単一コンデンサーであ
る回路。
【００７２】（１８）第１６項記載の回路であって、前
記第１および第２の容量の各々が２個以上のコンデンサ
ーである回路。
【００７３】（１９）第１項記載の回路であって、分離
すべき前記第１および第２の回路が第１および第２の集
積回路デバイス上にある回路。
【００７４】（２０）第１９項記載の回路であって、前
記信号入力バッファがバスホルダー回路を含んでいる回
路。
【００７５】（２１）第２０項記載の回路であって、前
記バスホルダー回路が前記入力バッファを収容している
前記集積回路の内部にある回路。
【００７６】（２２）第２０項記載の回路であって、前
記バスホルダー回路が前記入力バッファを収容している
前記集積回路の外部にある回路。
【００７７】（２３）第１６項記載の回路であって、前
記信号入力バッファの各々がバスホルダー回路を含んで
いる回路。
【００７８】（２４）第２３項記載の回路であって、前
記入力バッファが第１のインバーターを含み、前記バス
ホルダーが前記第１のインバーターを横切るように第１
のインバーターとは逆向きにつながれた第２のインバー
ターを含んでいる回路。
【００７９】（２５）第２４項記載の回路であって、前
記バスホルダーが前記出力バッファよりも低い駆動を提
供するようになった回路。
【００８０】（２６）第２４項記載の回路であって、前
記バスホルダーが、供給電圧とアース電位との間につな
がれたＰチャンネルＭＯＳデバイスとＮチャンネルＭＯ
Ｓデバイスとを含み、前記ＭＯＳデバイスがゲートを前
記第１のインバーターの出力へつながれ、ドレインを前
記第１のインバーターの入力へつながれている回路。
【００８１】（２７）第１６項記載の回路であって、前
記信号がデジタル信号である回路。
【００８２】（２８）第１６項記載の回路であって、前
記出力ノードが入力／出力ノードであり、更に、前記第
１の回路中に、前記入力／出力ノードへつながれた入力
を有する第２の入力バッファであって、前記容量からの
電荷のリークに係わらず前記入力／出力ノードを所望の
状態に保持するように構築された第２の入力バッファを
含む回路。
【００８３】（２９）第１５項記載の回路であって、前
記信号出力バッファが信号エンコーダーを含んでいる回
路。
【００８４】（３０）第１の回路を、それのアース電位
が前記第１の回路のアース電位と異なっている可能性の
ある第２の回路から直流分離するための方法であって、
前記第１の回路の信号出力ノードと前記第２の回路の信
号入力ノードとの間に容量をつなぐこと、出力を前記出
力ノードへつながれた信号出力バッファを前記第１の回
路中に設けること、前記入力ノードへつながれた信号入
力バッファであって、前記容量からの電荷のリークに係
わらず前記入力バッファの入力を所望の状態に保持する
ように構築された信号入力バッファを前記第２の回路中
に設けること、を含む方法。
【００８５】（３１）第３０項記載の方法であって、容
量をつなぐ前記工程が、複数個の相互接続されたコンデ
ンサーをつないで前記容量を提供することを含んでいる
方法。
【００８６】（３２）第３０項記載の方法であって、容
量をつなぐ前記工程が、１個のコンデンサーをつないで
前記容量を提供することを含んでいる方法。
【００８７】（３３）第３０項記載の方法であって、信
号入力バッファを設ける前記工程が、入力を前記入力／
出力ノードへつながれ、出力を前記回路へつながれた第
１のインバーターを設けること、および前記容量からの
電荷のリークに係わらず前記インバーターの現在の状態
を保持するためのバスホルダーを前記インバーターを横
切るように設けることを含んでいる方法。
【００８８】（３４）第３３項記載の方法であって、バ
スホルダーを設ける前記工程が、前記第１のインバータ
ーを横切るように第１のインバーターとは逆向きに第２
のインバーターを設けることを含んでいる方法。
【００８９】（３５）第３４項記載の方法であって、第
２のインバーターを設ける前記工程が、供給電圧とアー
ス電位との間につながれたＰチャンネルＭＯＳデバイス
およびＮチャンネルＭＯＳデバイスであって、ゲートを
前記第１のインバーターの出力へつながれ、ドレインを
前記第１のインバーターの入力へつながれたＭＯＳデバ
イスを設けることを含んでいる方法。
【００９０】（３６）第３０項記載の方法であって、前
記入力ノードが入力／出力ノードであり、更に、前記第
２の回路中に、前記入力／出力ノードに対して出力信号
を供給するようにつながれた第２の信号出力バッファを
設けることを含む方法。
【００９１】（３７）第１の回路を、それのアース電位
が前記第１の回路のアース電位と異なっている可能性の
ある第２の回路から直流分離するための方法であって、
変圧器の第１のコイルの１つの端子を前記第１の回路の
アースへつなぎ、前記変圧器の第２のコイルの第１の端
子を前記第２の回路のアースへつなぐこと、前記第１の
回路の信号出力ノードと前記変圧器の前記第１コイルの
第２の端子との間に第１の容量をつなぐこと、前記第２
の回路の信号入力ノードと前記変圧器の前記第２コイル
の第２の端子との間に第２の容量をつなぐこと、前記第
１の回路中に、前記出力ノードへつながれた信号出力バ
ッファを設けること、前記第２の回路中に、前記入力ノ
ードへつながれた信号入力バッファであって、前記容量
からの電荷のリークに係わらず前記入力バッファの入力
を所望の状態に保持するように構築された信号入力バッ
ファを設けること、を含む方法。
【００９２】（３８）第３７項記載の方法であって、信
号入力バッファを設ける前記工程が、入力を前記入力ノ
ードへつながれ、出力を前記回路へつながれた第１のイ
ンバーターを設けること、および前記容量からの電荷の
リークに係わらず前記インバーターの現在の状態を保持
するためのバスホルダーを前記インバーターを横切るよ
うに設けることを含んでいる方法。
【００９３】（３９）第３８項記載の方法であって、バ
スホルダーを設ける前記工程が、前記第１のインバータ
ーを横切るように第１のインバーターとは逆向きに第２
のインバーターを設けることを含んでいる方法。
【００９４】（４０）第３９項記載の方法であって、第
２のインバーターを設ける前記工程が、供給電圧とアー
ス電位との間につながれたＰチャンネルＭＯＳデバイス
およびＮチャンネルＭＯＳデバイスであって、ゲートを
前記第１のインバーターの出力へつながれ、ドレインを
前記第１のインバーターの入力へつながれたＭＯＳデバ
イスを設けることを含んでいる方法。
【００９５】（４１）第３７項記載の方法であって、前
記出力ノードが入力／出力ノードであり、更に、前記第
１の回路中に、前記入力／出力ノードからの信号を受信
するようにつながれた第２の信号入力バッファであっ
て、前記容量からの電荷のリークに係わらず前記第２の
入力バッファの入力を所望の状態に保持するように構築
された第２の信号入力バッファを設けることを含む回
路。
【００９６】（４２）異なるアース電位を基準とする可
能性のある２つの集積回路デバイス１１と１２との間に
直流分離を提供するための分離回路１０および方法が提
供される。分離回路１０は各々の回路中に出力バッファ
２０、２０’を含み、前記出力バッファはそれに付随す
る回路１１、１２の入力／出力ピン１６、１７へ信号を
供給するようにつながれている。単一のコンデンサーで
も複数のコンデンサーの組み合わせでもよいが、１つの
容量３０が回路１１、１２の各々のピン１６、１７へつ
ながれ、各回路１１、１２中では入力バッファ２２、２
２’がＩ／Ｏピン１６、１７上へ供給される信号を受信
するようにつながれている。入力バッファ２２、２２’
は容量からの電荷のリークを阻止するための回路を含
み、それは好ましくはバスホルダー３６または同等のも
のでよい。別の実施例では、２つの集積回路６２、６４
間に直流分離を提供するために変圧器８５が用いられ
る。
【図面の簡単な説明】
【図１】本発明の好適実施例に従って、２つの集積回路
デバイスを分離するために使用される分離回路の模式的
電気回路図。
【図２】本発明の好適実施例に従って構築された入力バ
ッファ回路の模式的電気回路図。
【図３】本発明の好適実施例に従って、変圧器分離回路
を用いて２つの集積回路デバイスを分離するための分離
回路の模式的電気回路図。
【符号の説明】
１０ 分離回路 １１，１２ 集積回路デバイス １４ プリント基板 １６，１７ 接続ノード ２０，２０’ 出力バッファ回路 ２２，２２’ 入力バッファ回路 ２４，２４’，２５，２５’，２６，２６’ ライン ３０ コンデンサー ３２，３４ インバーター ３６ バスホルダー ４０ ＰチャンネルＭＯＳトランジスタ ４２ ＮチャンネルＭＯＳトランジスタ ４６ ＰチャンネルＭＯＳトランジスタ ４８ ＮチャンネルＭＯＳトランジスタ ５０ ＰチャンネルＭＯＳトランジスタ ５２ ＮチャンネルＭＯＳトランジスタ ５４，５６ ダイオード ６０ 変圧器式分離回路 ６２，６４ 集積回路デバイス ６６ 分離回路 ６８ プリント基板 ７０，７０’ 出力バッファ回路 ７２，７２’ 入力バッファ回路 ７８，８０ 入力／出力ピン ８５ 変圧器 ８６ アース ９０，９２ コンデンサー

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 異なるアース電位を基準とする可能性の
    ある２つの回路間に直流分離を提供するための分離回路
    であって、 前記回路の１つの中にある出力バッファであって、出力
    ノードへ信号を供給するようにつながれた出力バッフ
    ァ、 前記回路の別の１つの中にある入力バッファであって、
    入力ノード上の信号を受信するようにつながれた入力バ
    ッファ、 前記出力ノードと入力ノードとの間につながれた容量、
    を含み、 前記入力バッファが前記容量からの電荷リークを阻止す
    る回路を含んでいる、分離回路。
  2. 【請求項２】 第１の回路を、それのアース電位が前記
    第１の回路のアース電位と異なっている可能性のある第
    ２の回路から直流分離するための方法であって、 前記第１の回路の信号出力ノードと前記第２の回路の信
    号入力ノードとの間に容量をつなぐこと、 出力を前記出力ノードへつながれた信号出力バッファを
    前記第１の回路中に設けること、 前記入力ノードへつながれた信号入力バッファであっ
    て、前記容量からの電荷のリークに係わらず前記入力バ
    ッファの入力を所望の状態に保持するように構築された
    信号入力バッファを前記第２の回路中に設けること、を
    含む方法。
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