JP3024774B2

JP3024774B2 - 回路素子

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Publication number: JP3024774B2
Application number: JP2065913A
Authority: JP
Inventors: 武志稲葉
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-03-16
Filing date: 1990-03-16
Publication date: 2000-03-21
Anticipated expiration: 2015-03-21
Also published as: US5144161A; JPH03267815A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、マイクロプロセッサ、半導体メモリ等の電
子回路において、電源切換スイッチを有する入力回路や
出力回路等の回路素子、特にアドレスやデータ等といっ
た多数の信号線を有する入，出力回路等の同時スイッチ
ング・ノイズを低減する回路素子に関するものである。

（従来の技術）従来、このような分野の技術としては、特開昭59−37
88号公報等に記載されるようなものがあった。

従来、前記文献に記載されているように、電源切換ス
イッチを有する出力回路や入出力回路等のような回路素
子が多数設けられた半導体メモリ等のような電子回路で
は、多数の回路素子が同時にスイッチングすると、高電
源電位（VCC）側の電源配線や、あるいは低電源電位で
ある接地電位（VSS）側の電源配線において、ノイズが
発生し、そのノイズによって回路が誤動作したり、回路
動作が不安定になるというおそれがあった。そこで、従
来、同時スイッチング・ノイズを低減させる回路構成が
種々提案されている。その構成例を第２図〜第８図に示
す。

第２図は、前記文献に記載されたものとほぼ同一の技
術に関するもので、従来の電源切換スイッチを有する回
路素子の構成図である。

この回路素子は、出力回路を示すもので、該出力回路
が多数設けられた場合に生じるVSS配線側のノイズによ
る悪影響を防止するための回路構成が示されている。

この回路では、アドレス、データ等の同時にスイッチ
ングする複数の出力回路10A₁〜10A_nと、それ以外のタイ
ミングでスイッチングする制御信号系の出力回路10B₁〜
10B_nとを、備えている。出力回路10A₁〜10A_nの各VCC端
子側と、出力回路10B₁〜10B_nの各VCC端子側とは、VCC配
線18₁と18₂にそれぞれ接続されている。各VCC配線18₁,1
8₂は、共通のVSS端子19₁,19₂にそれぞれ接続されてい
る。

この回路の特徴は、出力回路10A₁〜10A_nの各VSS端子
側と、出力回路10B₁〜10B_nの各VSS端子側とが、別個のV
SS配線20₁,20₂にそれぞれ分けて接続されていることで
ある。各VSS配線20₁,20₂は、共通のVSS端子21₁,21₂にそ
れぞれ接続されている。

各出力回路10A₁〜10A_n,10B₁〜10B_nは、インバータ1
1、ナンドゲート（以下、NANDゲートという）12、ノア
ゲート（以下、NORゲートという）13、Ｐチャネル型MOS
トランジスタ（以下、PMOSという）14、及びＮチャネル
型MOSトランジスタ（以下、NMOSという）15よりなるト
ライステートバッファでそれぞれ構成されている。

出力回路10A₁〜10A_nは、入力信号IN1₁〜IN1_nをそれぞ
れ入力し、トライステート制御信号CS1が“H"レベルの
ときに出力端子16A₁〜16A_nへそれぞれ出力し、トライス
テート制御信号CS1が“L"レベルのときに出力端子16A₁
〜16A_nがそれぞれ“H"インピーダンス状態となる。同様
に、出力回路10B₁〜10B_nは、トライステート制御信号CS
2が“H"レベルのときに入力信号IN2₁〜IN2_nに応じた出
力信号を出力端子16B₁〜16B_nにそれぞれ出力する構成に
なっている。

第３図は第２図の出力波形図であり、この図を参照し
つつ第２図の動作を説明する。

例えば、出力回路10A₁,10A₂,10B₁,10B₂の出力状態が
“H"→“L"へ、出力回路10A_n,10B_nの出力状態が“L"→
“L"へそれぞれ変化する場合を考える。

アドレスやデータ等の出力回路10A₁,10A₂の出力が
“H"レベルから“L"レベルに立下がると、VSS配線20₁上
にノイズNZが発生する。このノイズNZは、出力が“L"→
“L"のように変化しない出力回路10A_nの出力端子16A_nに
現れる。同様のことが制御信号系の出力回路10B₁,10B₂,
10B_nについても起こる。しかし、アドレスやデータ等の
VSS配線20₁と制御信号系のVSS配線20₂とが別個になって
いるので、同時スイッチングによるVSS配線20₁個のノイ
ズが制御信号系の出力回路10B_nへのることがない。

このように、VSS配線20₁と20₂とを別個に設け、同時
スイッチングによるVSS配線間のノイズの影響を低減さ
せている。

第４図は、従来の回路素子の構成図であり、回路素子
が出力回路で構成されている。

この回路では、共通のVCC配線18とVSS配線22との間
に、スイッチング速度の異なる出力回路10C₁,10C₂,…が
接続されている。各出力回路10C₁,10C₂,…は、トライス
テートバッファでそれぞれ構成され、トライステート制
御信号CSが“H"レベルのときに、入力信号IN₁,IN₂,…の
“H"レベルまたは“L"レベルに対応した信号が、出力端
子16C₁,16C₂,…にそれぞれ出力されるようになってい
る。各出力回路10C₁,10C₂,…は、それぞれ同一の回路構
成をなし、その一構成例を第５図に示す。

第５図は、第４図中の出力回路10C₁の回路図である。

この出力回路10C₁では、第２図の出力回路10A₁におけ
るNMOS15に代えて、複数のNMOS15₁〜15₅を並列接続し、
それらのNMOS15₂〜15₅を遅延素子17₁〜17₄で時間をずら
してオン動作させるようにしている。

第６図は第４図の出力波形図であり、この図を参照し
つつ第４図及び第５図の動作を説明する。

第４図において、例えば出力回路10C₁の出力が“H"→
“L"へ変化し、出力回路10C₂では出力が“L"→“L"のま
まであるとする。

出力回路10C₁では、第５図の遅延素子17₁〜17₄によっ
てNMOS15₁〜15₅が時間をずらしてオン状態となる。その
ため、第５図に示すPMOS14の出力端子16C₁側のノードの
蓄積電荷は、一斉には放電されず、時間がずれて複数に
分割して放電され、それにより出力回路10C₂の出力端子
16C₂に現れるノイズNZのレベルを低減させることができ
る。しかし、出力回路10C₁では、スイッチング時間Ｔが
増大するという欠点もある。

第７図は、従来の回路素子の構成図であり、その回路
素子が入力回路で構成されている場合が示されている。

この回路では、第２図と同様に、アドレス、データ等
の入力回路30A₁〜30A_nのVSS端子側と、それ以外のタイ
ミングでスイッチングする制御信号系の入力回路30B₁〜
30B_nにおけるVSS端子側とが、別個のVSS配線40₁と40₂と
に分けて接続されている。入力回路30A₁〜30A_nの各VCC
端子側と、入力回路30B₁〜30B_nの各VCC端子側とは、VCC
配線38₁と38₂にそれぞれ接続されている。

入力回路30A₁〜30A_n,30B₁〜30B_nは、入力端子31A₁〜3
1A_n,31B₁〜31B_nからの信号IA₁〜IA_n,IB₁〜IB_nを、それ
ぞれ内部回路へ入力する回路であり、過電圧入力防止用
の入力保護回路32、PMOS33及びNMOS34より、それぞれ構
成されている。

第８図は、第７図の電圧波形図である。

この図に示すように、例えば入力端子31A₁,31A₂,31
B₁,31B₂の入力信号が“L"→“H"へ変化した場合、入力
信号が“L"→“L"のままである入力回路30A_n,30B_nから
内部回路へ出力される信号IA_n,IB_nには、それぞれノイ
ズNZの影響が現れる。しかし、一方のVSS配線40₁側のノ
イズが、他方のVSS配線40₂へ影響を及ぼすことがない。

（発明が解決しようとする課題）しかしながら、上記構成の回路素子では、次のような
課題があった。

（ｉ）第２図の回路では、アドレス、データ等の同時
にスイッチングする出力回路10A₁〜10A_nのVSS端子側
と、それ以外のタイミングでスイッチングする制御信号
系の出力回路10B₁〜10B_nのVCC端子側とを、それぞれ別
個のVSS配線20₁と20₂に半導体ウェハ上のパターンで接
続する構成では、次のような欠点がある。

出力回路10A₁〜10A_n,10B₁〜10B_nの動作速度を速くし
た場合、一般的にその出力が“H"→“L"に変化すると
き、出力端子16A₁〜16A_n,16B₁〜16B_nの蓄積電荷が、よ
り短時間で一斉に放電される。そのため、VCC配線20₁,2
0₂にのるノイズNZのレベルが上がる。出力回路10A₁〜10
A_n,10B₁〜10B_nの動作速度が速くなればなるほど、同一
のVSS配線20₁,20₂上に、出力の状態が“H"→“L"に変化
する出力端子が１個（16A₁〜16A_n中の１つ、あるいは16
B₁〜16B_n中の１つ）でもあれば“L"→“L"で変化しない
出力端子に大きなノイズが出てしまう。ところが、第２
図の回路では、アドレス、データ等の同時にスイッチン
グする出力回路10A₁〜10A_nより発生するノイズが、制御
信号系の出力回路10B₁〜10B_nにのることを防止できる。

しかし、例えば出力回路10B₁と10B₂の出力が“H"→
“L"と変化し、出力回路10B_nの出力が“L"→“L"のまま
だとすると、レベル変化時に出力端子16B₁,16B₂にたま
っていた電荷が一斉に放電される。そのため、第３図に
示すように、VSS配線20₂にノイズがのり、出力端子16B_n
にノイズが出てしまう。このノイズのピークは、出力回
路10B₁,10B₂,10B_nの動作速度を速くすればするほど、あ
るいは出力が“H"→“L"へ変化する出力回路10B₁,10B₂
と、出力が“L"→“L"のままの出力10B_nとの、配置位置
が近ければ近いほど、大きくなる。従って、この第２図
の回路では、次のような問題が生じる。

制御信号系の出力回路10B₁〜10B_n間でノイズの影響
を受ける。

同一のVSS配線20₁または20₂に、出力が“H"→“L"
に変化する出力回路10A₁〜10A_nまたは10B₁〜10B_nが、１
つでもあれば、“L"→“L"の出力にノイズが出てしま
う。

スイッチングスピードを増加させればさせるほど、
ノイズのレベルが大きくなる。

出力回路10A₁〜10A_n,10B₁〜10B_nの数が増えれば増
えるほど、ノイズのレベルが増大する。

ノイズのレベルを小さくするために、VSS配線20₁,2
0₂の数を多くすると、そのVSS配線20₁,20₂とVSS端子2
1₁,21₂の数が増大する。

出力回路10A₁〜10A_n,10B₁〜10B_nの駆動電流を大き
くして動作速度を速くしようとすると、前記の理由に
よってノイズのレベルが大きくなるため、第２図の回路
素子を用いてハイ・カレント・バッファを構成しても、
それを他の回路の出力回路に使用することが難しい。

（ii）第４図及び第５図のように、出力段のNMNOSを
複数のNMOS15₁〜15₅に分け、それらを時間をずらして順
にオンさせる回路構成では、次のような欠点がある。

この構成では、出力端子16C₁に蓄積された電荷を、時
間をずらせて少しずつ分けて放電するため、NMOS15₁〜1
5₅に流れる電流が小さくなり、VSS配線20にのるノイズ
のピークは小さくなる。しかし、遅延素子17₁〜17₄を多
数使用するため、出力回路10C₁,10C₂の動作速度がその
遅延素子17₁〜17₄の合計の遅延時間となるので、スイッ
チング時間Ｔが増大して動作速度が著しく遅くなる。従
って、この種の回路では、次のような問題が生じる。

スイッチング時間Ｔが著しく長くなるので、高速の
出力回路としては使用できない。

出力段のNMOS15₁〜15₅の数が増大し、そのトランジ
スタの形成面積が増大する。

遅延素子17₁〜17₄をNMOS15₁〜15₅に対応する数だけ
設けなければならないので、それらの形成面積が増大す
る。

スイッチングによるノイズを完全に除去することは
できない。

（iii）第７図の入力回路においても、前記（ｉ）と
ほぼ同様の問題が生じる。

（iv）前記（ｉ）〜（iii）のようなスイッチングに
よるノイズの問題は、VCC配線18,18₁,18₂,38₁,38₂側に
おいても生じる。

本発明は前記従来技術が持っていた課題として、同時
スイッチング時のノイズによる悪影響、動作速度の低
下、及び回路規模の大型化等の点について解決した回路
素子を提供するものである。

（課題を解決するための手段）本発明は前記課題を解決するために、第１の電源電位
が印加される第１の電源配線と第２の電源電位が印加さ
れる複数の第２の電源配線との間に接続され、入力信号
に基づき前記複数の第２の電源配線のいずれかと接続す
る回路素子において、前記入力信号の論理変化（例え
ば、“H"と“L"のレベル変化）に応じて出力信号が変化
するまでの時間より大きな遅延時間を持つ遅延回路を備
え、前記入力信号が論理変化した場合、前記遅延時間の
間は前記第２の電源配線の１本と前記入力信号の論理変
化前の接続状態を維持し、前記遅延時間経過後は前記第
２の電源配線の他の１本と切換え接続するスイッチ回路
を、設けている。

（作用）本発明によれば、以上のように回路素子を構成したの
で、例えば、入力信号が“H"レベルから“L"レベル、あ
るいは“L"レベルから“H"レベルへ論理変化すると、遅
延回路で設定される遅延時間の間は、スイッチ回路によ
り、第２の電源配線の１本と入力信号の論理変化前の接
続状態が維持され、遅延時間経過後は、スイッチ回路に
より、第２の電源配線の他の１本と切換え接続される。

そのため、例えば、このような回路素子を出力回路と
して複数用い、それらを第１と第２の電源配線間に接続
した場合、ノイズの発生源である出力が“H"→“L"、あ
るいは“L"→“H"に変化する出力回路の電源端子と、ノ
イズがのってはいけない出力が“L"→“L"あるいは“H"
→“H"のままの出力回路の電源端子とが、各出力回路中
のスイッチ回路により、それぞれ別個の第２の電源配線
に切換え接続される。これにより、入力信号のレベル変
化によってノイズが発生する出力回路と、入力信号のレ
ベルが変化しないためにノイズを発生しない出力回路と
が、それぞれ別個の第２の電源配線に接続されるため、
ノイズを発生しない出力回路は、ノイズを発生する出力
回路からの悪影響を受けることがない。これにより、ス
イッチングの動作速度を低下させることなく、さらに回
路規模の大型化を招くことなく、同時スイッチングによ
るノイズの悪影響を防止できる。

また、本発明の回路素子を入力回路等の他の回路に使
用し、それらを第１と第２の電源配線間に複数接続する
場合にも、上記と同様の動作が行われる。

従って、前記課題を解決できるのである。

（実施例）第１図は、本発明の第１の実施例を示す回路素子の構
成図であり、回路素子として出力回路を用いて複数ビッ
トの出力を行う例が示されている。

この回路では、回路素子である複数の出力回路50₁〜5
0_nを備え、それらが第１の電源配線であるVCC配線70
と、第２の電源配線である２本のVSS配線80₁,80₂との間
に接続されている。VCC配線70は、VCC端子71に接続さ
れ、２本のVSS配線80₁,80₂は、VSS端子81₁,81₂にそれぞ
れ接続されている。

一方のVSS配線80₁は、例えば出力の状態が“H"→“L"
または“H"→“H"に変化する出力回路（50₁〜50_nのいず
れか）のみに接続される専用のVSSラインである。他方
のVSS配線80₂は、出力の状態が“L"→“L"または“L"→
“H"に変化する出力回路（50₁〜50_nのいずれか）のみに
接続される専用のVSSラインである。

このような２種類のVSS配線80₁,80₂に接続される出力
回路50₁〜50_nは、トライステート制御信号CS₁〜CS_nが
“H"レベルのとき、入力信号IN₁〜IN_nの“H"または“L"
レベルに応じた出力信号を出力端子56₁〜56_nへそれぞれ
出力し、トライステート制御信号CS₁〜CS_nが“L"レベル
のとき、出力端子56₁〜56_nがそれぞれハイインピーダン
スになる回路であり、電源切換機能を有するトライステ
ートバッファでそれぞれ構成されている。

例えば、出力回路50₁は、トライステートバッファを
構成するインバータ51、NANDゲート52、NORゲート53、
電源切換スイッチであるPMOS54、及び電源切換スイッチ
であるNMOS55より構成されている。

入力信号IN₁及び制御信号CS₁はNANDゲート52の入力側
に接続されると共に、制御信号CS₁がインバータ51の入
力側に接続されている。インバータ51の出力側と入力信
号IN₁は、NORゲート53の入力側に接続されている。NAND
ゲート52の出力側はPMOS54のゲートに接続され、そのPM
OS54のドレインがVCC配線70に、ソースが出力端子56₁に
それぞれ接続されている。NORゲート53の出力側は、NMO
S55のゲートに接続され、そのNMOS55のドレインが出力
端子56₁に、ソースがスイッチ回路60にそれぞれ接続さ
れている。

スイッチ回路60は、入力信号IN₁に基づき、NMOS55の
ソースをVSS配線80₁または80₂に切換え接続する回路で
ある。

第９図は、第１図中の出力回路50₁の回路図である。

この出力回路50₁におけるスイッチ回路60は、遅延回
路61,62、インバータ63、及びNMOS64,65を備えている。
入力信号IN₁は、遅延回路61の入力側に接続され、その
遅延回路61の出力側が、インバータ63を介してNMOS65の
ゲートに接続されると共に、遅延回路62を介してNMOS64
のゲートに接続されている。NMOS64のドレインはNMOS55
のソースに接続され、そのNMOS64のソースが、ノイズが
生じやすい“H"→“L"及び“H"→“H"変化専用のVSS配
線80₁と接続されている。NMOS65のドレインはNMOS55の
ソースに接続されると共に、そのNMOS65のソースが、ノ
イズがのってはいけない“L"→“L"及び“L"→“H"変化
専用のVSS配線80₂に接続されている。

遅延回路61,62は、遅延時間T61,T62をそれぞれ有し、
複数段のインバータ、あるいは抵抗及びキャパシタ等で
構成されている。遅延回路61の遅延時間T61は、入力信
号IN₁が“H"→“L"に変化するときから、出力端子51₁の
出力が完全に“L"レベルになるまでの時間T0よりも大き
く設定されている。

第10図は、第１図及び第９図の動作波形図であり、こ
の図を参照しつつ第１図及び第９図の動作を説明する。

例えば、第１図の出力端子56₁,56₂が“H"→“L"にそ
れぞれ変化し、出力端子56_nが“L"→“L"で変化しない
ときの動作を説明する。

第10図に示すように、制御信号CS₁,CS₂,CS_nが“H"レ
ベルのとき、出力回路50₁,50₂の入力信号IN₁,IN₂が“H"
→“L"に変化すると、出力回路50₁,50₂のスイッチング
時間T0だけ遅れて、出力端子56₁,56₂の出力も“H"→
“L"に変化する。

即ち、出力回路50₁において、制御信号CS₁が“H"レベ
ルのとき、NANDゲート52が開くとともに、インバータ51
を介してNORゲート53が開く。すると、“L"レベルに変
化した入力信号IN₁は、NANDゲート52で反転されて“H"
レベルとなり、その“H"レベルによってPMOS554がオフ
状態となる。一方、“L"レベルに変化した入力信号IN₁
は、NORゲート53で反転されて“H"レベルとなり、その
“H"レベルによってNMOS55がオン状態となる。このと
き、従来のようにスイッチ回路60がない場合には、NMOS
55のソースがVSSレベルとなるため、出力端子56₁が“L"
レベルとなる。ところが、本実施例ではスイッチ回路60
が設けられているため、該スイッチ回路60が次のような
動作をする。

第９図に示すスイッチ回路60において、入力信号IN₁
が“H"→“L"に変化すると、その変化状態は、遅延回路
61により、遅延時間T61だけ遅延し、その遅延した出力
がインバータ63で反転されてNMOS65のゲートに入力され
る。さらに、遅延回路62で遅延時間T62だけ遅れてNMOS6
4のゲートに送られる。ここで、入力信号IN₁の“H"→
“L"の変化時において、遅延回路61,62により、NMOS64
のゲート入力はまだ“H"レベルのままであるから、NMOS
64はオン状態で、出力回路50₁,50₂内のNMOS55のソース
がVSS配線80₁に接続されている。NMOS65のゲート入力
は、遅延回路61及びインバータ63によって“L"レベルで
あるから、NMOS65はオフ状態で、出力回路50₁,50₂内のN
MOS55のソースはVSS配線80₂から切り離されている。

つまり、出力回路50₁,50₂内のNMOS55のソースは、VSS
配線80₁にのみ接続されている。そのため、出力回路5
0₁,56₂における出力端子56₁,56₂の電荷が一斉にVSS配線
80₁側へ放電され、それにより発生したノイズNZは、VSS
配線80₁にはのるが、VSS配線80₂には全くのらない。

このとき出力回路50_nでは、入力信号IN_nが“L"→“L"
であるため、出力端子56_nの出力も“L"→“L"で変化し
ない。即ち、この出力回路50_nでは、NMOS64のゲート入
力が“L"レベルのため、そのNMOS64がオフ状態となり、
NMOS55のソースがVSS配線80₁から切り離されている。NM
OS65のゲート入力は、インバータ63によって“H"レベル
のため、該NMOS65はオン状態となり、NMOS55のソースが
VSS配線80₂に接続されている。つまり、出力回路50_nのN
MOS55は、VSS配線80₂のみに接続されているので、VSS配
線80₁に発生したノイズNZが、出力端子56_nにはのらない
ことになる。

ここで、遅延回路62が設けられているのは、次のよう
な理由からである。

例えば、第９図の出力端子56₁が“L"レベルの信号を
出力しているときに、スイッチ回路60によってNMOS55の
ソースをVSS配線80₂から80₁へ切換える場合、そのNMOS5
5のソースがいずれのVSS配線80₁,80₂にも接続されない
時間ができないようにするために、遅延回路62が設けら
れている。つまり、遅延回路62は、出力端子56₁が“L"
レベルの信号を出力している場合、必ずいずれか一方の
VSS配線80₁または80₂に接続するためである。これに対
して、出力端子56₁の出力が“L"→“H"に変化する場
合、スイッチ回路60によってNMOS55のソースをVSS配線8
0₂から80₁へ切換えるときは、すでにNMOS55がオフ状態
となっていて出力端子56₁からは“H"レベルが出力され
ているから、VSS側において何等問題とならない。

以上のように、本実施例では、スイッチ回路60を用い
て、ノイズの発生源である出力回路50₁,50₂のVSS端子側
と、出力にノイズがのってはいけない出力回路50_nのVSS
端子側とを、電気的に完全に分離したため、次のような
利点がある。

出力回路50_nのスイッチングノイズを完全になくす
ことができる。

出力回路50₁,50₂,50_nのスイッチングスピードを高
速にすることができる。

従来、出力回路50₁〜50_nの発生するスイッチングノ
イズに対処するため、出力端子56₁〜56_nの負荷側に、ノ
イズ減衰用のキャパシタ等を設けることが必要であった
が、本実施例では、出力回路50_nにスイッチングノイズ
が発生しないので、その負荷側の負荷容量を小さくする
ことができる。

従来の第７図のようにVSS配線40₁,40₂を多数設けて
スイッチングノイズによる悪影響を防止する構成に比
べ、本実施例では、VCC配線80₁,80₂の本数及びそれに接
続されるVSS端子81₁,81₂の個数を削減できる。

同時スイッチングノイズの悪影響を防止できるた
め、本実施例の出力回路50₁〜50_nをハイ・カレント・バ
ッファとして使用することができる。

第11図は、本発明の第２の実施例を示す回路素子の回
路図であり、第９図中の要素と共通の要素には共通の符
号が付されている。

この回路素子は、第９図の出力回路50₁に対応するも
ので、第９図の出力段のNMOS55が２個55₁,55₂設けら
れ、そのNMOS55₁のソースがVSS配線80₁に、NMOS55₂のソ
ースがVSS配線80₂に、それぞれ接続されている。そし
て、出力端子56₁とNMOS55₁,55₂の各ドレインとの間に、
第９図と同一構成のスイッチ回路60が接続されている。

このような回路構成にしても、前記第１の実施例と同
様の作用、効果が得られる。

第12図は、本発明の第３の実施例を示す回路素子の構
成図であり、その回路素子を用いた複数の入力回路が電
源配線間に接続された回路例が示されている。

この回路では、複数の入力回路90₁〜90_nを有し、これ
らが第１の電源配線であるVCC配線110と、第２の電源配
線である２本のVSS配線120₁,120₂との間に接続されてい
る。VCC配線110は、VCC端子111に接続されている。

VSS配線120₁は、入力の状態が、ノイズが生じやすい
“L"→“H"または“L"→“L"に変化する出力回路（90₁
〜90_n中のいずれか）のみに接続される専用のVSSライン
であり、VSS端子121₁に接続されている。また、VSS配線
120₂は、入力の状態が、ノイズがのってはいけない“L"
→“H"または“L"→“L"に変化する出力回路（90₁〜90_n
中のいずれか）のみに接続される専用のVSSラインであ
り、VSS端子121₂に接続されている。

各入力回路90₁〜90_nは、入力端子91₁〜91_nの入力信号
をそれぞれ入力し、その信号I0₁〜I0₂を各内部回路等へ
出力する回路であり、それぞれ同一の回路で構成されて
いる。

例えば、入力回路90₁は、入力端子91₁に接続されたサ
ージ吸収用の入力保護回路92を有し、その入力回路92の
出力側には、電源切換スイッチであるPMOS93及びNMOS94
の各ゲートが接続されている。PMOS93のドレインはVCC
配線110に接続され、そのソースが内部回路等に接続さ
れると共にNMOS94のドレインに接続されている。NMOS94
のソースは、スイッチ回路100に接続されている。スイ
ッチ回路100は、入力保護回路92の出力の“H"または
“L"レベルに応じて、NMOS94のソースをVSS配線120₁ま
たは120₂に切換え接続する回路である。

第13図は、第12図中の入力回路90₁の回路図である。

この入力回路90₁におけるスイッチ回路100は、入力保
護回路92の出力側に接続された遅延回路101を有し、そ
の遅延回路101の出力側が、インバータ102及び遅延回路
103を介してNMOS104のゲートに接続されると共に、直接
NMOS105のゲートに接続されている。NMOS104,105の各ド
レインはNMOS94のソースに共通接続され、そのNMOS104
のソースがVSS配線120₁に接続されると共に、NMOS105の
ソースがVSS配線120₂に接続されている。

以上のように構成される入力回路の動作を説明する。

例えば、第12図の入力端子91₁,91₂の入力信号が“L"
→“H"へそれぞれ変化し、入力端子91_nの入力信号が
“L"→“L"に変化する場合の入力動作を説明する。

入力端子91₁,91₂の入力信号がそれぞれ“L"→“H"へ
変化した場合、例えば第13図の入力回路91₂では、入力
信号が入力保護回路92を介してPMOS93及びNMOS94の各ゲ
ートに送られる。すると、PMOS93がオフ、NMOS94がオン
するので、従来のようにスイッチ回路100がない時に
は、NMOS94のソースがVSSレベルとなり、そのNMOS94の
ドレインから同レベルの信号I0₁が内部回路等へ出力さ
れる。

ところが、本実施例では、スイッチ回路100が設けら
れているため、入力保護回路92の出力が、遅延回路101
で遅延され、NMOS105のゲートに送られると共に、イン
バータ102で反転された後、遅延回路103で遅延されてNM
OS104のゲートへ送られる。このとき、NMOS104の入力は
インバータ102で反転されるため、“H"レベルとなって
該NMOS104がオン状態となっている。これに対してNMOS1
05は、オフ状態となっている。そのため、NMOS94のソー
スがNMOS104を介してVSS配線120₁にのみ接続されてい
る。従って、入力状態が“L"→“H"に変化することによ
り、入力回路90₁,90₂のスイッチングにより生じるノイ
ズは、VSS配線120₁のみに伝送される。

これに対して、入力状態が“H"→“H"の入力回路90_n
では、第13図のNMOS104がオフ状態、NMOS105がオン状態
となってNMOS94のソースがNMOS105を介してVSS配線120₂
のみに接続されている。そのため、ノイズが生じやすい
“L"→“H"及び“L"→“L"変化専用のVSS配線120₁に発
生したノイズNZは、ノイズがのってはいけない“H"→
“L"及び“H"→“H"変化専用のVSS120₂へ侵入すること
がない。そのため、入力回路90_nから出力される信号I0_n
は、ノイズの影響を受けず、前記第１の実施例とほぼ同
様の利点が得られる。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものがある。

（ａ）第１図、第11図及び第12図において、VCC配線7
0,110側におけるノイズの悪影響を防止する場合には、V
CC配線70,110を、ノイズの影響を受けても問題のないVC
C配線と、ノイズがのってはいけないVCC配線との、２種
類のVCC配線で構成し、その２種類のVCC配線側に、スイ
ッチ回路60,100を設け、そのスイッチ回路60,100によっ
て２種類のVCC配線に切換え接続するようにすれば、図
示の実施例と同様の作用、効果が得られる。

（ｂ）第９図、第11図、及び第13図の出力回路50₁〜5
0_nあるいは入力回路90₁〜90_nは、図示以外のゲート回路
や、バイポーラトランジスタ等の他のトランジスタ等で
構成でき、さらにスイッチ回路60,100も、バイポーラト
ランジスタ等の他のトランジスタを用いて構成してもよ
い。

（ｃ）互いに干渉しあう出力回路50₁〜50_n、あるいは
入力回路90₁〜90_nが多数ある場合には、VSS配線80₁,80₂
あるいは120₁,120₂をそれぞれ３本以上設ければ、同時
スイッチングによるノイズの悪影響をより的確に防止す
ることができる。これと同様に、VCC配線70あるいは110
の本数も、それに接続される出力回路50₁〜50_nあるいは
入力回路90₁〜90_nの個数等に応じて、適宜選定すればよ
い。

（ｄ）上記実施例では、出力回路及び入力回路につい
て説明したが、本発明の回路素子は、集積回路あるいは
個別回路等で、ノイズの発生しやすい回路であれば、種
々の回路に適応できる。

（発明の効果）以上詳細に説明したように、本発明によれば、スイッ
チ回路を設け、入力信号が論理変化した場合、遅延回路
で設定される遅延時間の間は、第２の電源配線の１本と
入力信号の論理変化前の接続状態を維持し、遅延時間経
過後は、第２の電源配線の他の１本と切換え接続するよ
うにしたので、例えば、本発明の回路素子を複数用いて
それらを第１と第２の電源配線間に接続する場合、入力
信号の論理レベルの変化によってスイッチングによるノ
イズの発生しやすい回路素子と、ノイズの発生しにくい
回路素子とを、入力信号の変化前の論理レベルに応じて
それぞれ別々の第２の電源配線に切換え接続することに
より、ノイズの発生した第２の電源配線から、ノイズの
発生していない他の第２の電源配線へのノイズの侵入を
防止することができ、それによってノイズ発生源とはな
らない回路素子へのノイズの侵入を防止できる。そのた
め、スイッチングスピードの高速化、回路規模の小型
化、及び出力負荷容量の減少を図りつつ、同時スイッチ
ングノイズによる回路素子間の悪影響を的確に防止する
ことができる。

従って、本発明の回路素子を用いて、例えば、ゲート
アレイやスタンダードセル等のように多ピン型のもので
電源配線を多く必要とする回路や、マイクロプロセッサ
や半導体メモリ等のように、高速でかつ同時にスイッチ
ングする入力回路あるいは出力回路が多数設けられる回
路、さらにはハイ・カレント・バッファ等のように、大
電流を流して高速動作を可能にした回路等といった、種
々の用途に適用できる。

【図面の簡単な説明】第１図は本発明の第１の実施例を示す回路素子の構成
図、第２図は従来の回路素子の構成図、第３図は第２図
の出力波形図、第４図は従来の他の回路素子の構成図、
第５図は第４図の回路図、第６図は第４図の出力波形
図、第７図は従来の他の回路素子の構成図、第８図は第
７図の電圧波形図、第９図は第１図中の出力回路の回路
図、第10図は第１図及び第９図の動作波形図、第11図は
本発明の第２の実施例を示す回路素子の回路図、第12図
は本発明の第３の実施例を示す回路素子の構成図、第13
図は第12図中の入力回路の回路図である。 50₁〜50_n……出力回路、54,93……PMOS（電源切換スイ
ッチ）、55,94……NMOS（電源切換スイッチ）、60,100
……スイッチ回路、70,110……VCC配線（第１の電源配
線）、80₁,80₂,120₁,120₂……VSS配線（第２の電源配
線）。

Claims

(57)【特許請求の範囲】

【請求項１】第１の電源電位が印加される第１の電源配
線と第２の電源電位が印加される複数の第２の電源配線
との間に接続され、入力信号に基づき前記複数の第２の
電源配線のいずれかと接続する回路素子において、前記入力信号の論理変化に応じて出力信号が変化するま
での時間より大きな遅延時間を持つ遅延回路を備え、前
記入力信号が論理変化した場合、前記遅延時間の間は前
記第２の電源配線の１本と前記入力信号の論理変化前の
接続状態を維持し、前記遅延時間経過後は前記第２の電
源配線の他の１本と切換え接続するスイッチ回路を、設けたことを特徴とする回路素子。