JPS63142719A - ３ステ−ト付相補型ｍｏｓ集積回路 - Google Patents
３ステ−ト付相補型ｍｏｓ集積回路Info
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- JPS63142719A JPS63142719A JP61290195A JP29019586A JPS63142719A JP S63142719 A JPS63142719 A JP S63142719A JP 61290195 A JP61290195 A JP 61290195A JP 29019586 A JP29019586 A JP 29019586A JP S63142719 A JPS63142719 A JP S63142719A
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- 239000003990 capacitor Substances 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03—ELECTRONIC CIRCUITRY
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- H03K19/003—Modifications for increasing the reliability for protection
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は３ステート付和補型ＭＯＳ集積回路に関し、
特に高速化を図る等の理由で出力回路のドライブ能力を
大きく設定した場合でも、スイッチング時のノイズの発
生を低減できるようにしたものである。
特に高速化を図る等の理由で出力回路のドライブ能力を
大きく設定した場合でも、スイッチング時のノイズの発
生を低減できるようにしたものである。
第３図は従来の相補型ＭＯＳ集積回路の出力回路を示す
図である。第３図において、２は出力端子、３はＶ ｃ
ｃｔ圧が供給される電源端子（第１電源）、４はＧＮＤ
端子（第２電源）、１３はトランジスタＰ１およびＮ１
の共通ゲート入力端子である。
図である。第３図において、２は出力端子、３はＶ ｃ
ｃｔ圧が供給される電源端子（第１電源）、４はＧＮＤ
端子（第２電源）、１３はトランジスタＰ１およびＮ１
の共通ゲート入力端子である。
次に動作について説明する。
ゲート入力端子１３がＧＮＤ電位の時はトランジスタＰ
１がオン、トランジスタＮ１がオフし出力端子２がＶＣ
Ｃと同電位となる。逆に、ゲート入力端子１３がＶＣＣ
電位の時はトランジスタＰ１がオフ、トランジスタＮ１
がオンし出力端子２がＧＮＤと同電位となる。ゲート入
力端子１３の電位がＧＮＤ電位とＶＣＣ電位との間にあ
る時はトランジスタＰ１及びＮ１のオン抵抗の比により
出力端子２の電位が決定される。
１がオン、トランジスタＮ１がオフし出力端子２がＶＣ
Ｃと同電位となる。逆に、ゲート入力端子１３がＶＣＣ
電位の時はトランジスタＰ１がオフ、トランジスタＮ１
がオンし出力端子２がＧＮＤと同電位となる。ゲート入
力端子１３の電位がＧＮＤ電位とＶＣＣ電位との間にあ
る時はトランジスタＰ１及びＮ１のオン抵抗の比により
出力端子２の電位が決定される。
第４図は第３図の出力回路を基板に実装した場合の等価
回路状参モ示し、図中、Ｌｌ及びＬ２はＶＣＣ端子３と
外部電源ＶＣＣ０端子１９との間およびＧＮＤ端子４と
外部ＧＮＤ、端子２ｏとの間にそれぞれ形成されたし成
分く集積回路のフレーム。
回路状参モ示し、図中、Ｌｌ及びＬ２はＶＣＣ端子３と
外部電源ＶＣＣ０端子１９との間およびＧＮＤ端子４と
外部ＧＮＤ、端子２ｏとの間にそれぞれ形成されたし成
分く集積回路のフレーム。
金線、プリント基板の配線により形成されるインダクタ
ンス成分）である。
ンス成分）である。
ところで最近の高速化要求に伴い、出力回路を構成する
ＭｏＳトランジスタの電流容量（ドライブ能力）は非常
に大きくなってきている（例えばＶｃｃ＝５Ｖで出力短
絡電流は２００〜３００ｍＡ） ６ マたそれにつれて
貫通電流が増大し、図においてＬが大きくなる。第５図
は第４図の回路の出方端子２の波形の一例を示し、図中
、横軸は時間、縦軸は電圧を示し、ＶＯＨは“Ｈ”出力
電圧、■。、は“Ｌ”出力電圧である。第４図の回路で
出方が“Ｌ”から“Ｈ”へ、又は“Ｈ”がら“Ｌ”へ変
化した時に大きなスパイク電圧が発生し、この端子２で
駆動される他の回路あるいはその近くに配置された他の
回路の誤動作を引き起こすなどの問題点があった。
ＭｏＳトランジスタの電流容量（ドライブ能力）は非常
に大きくなってきている（例えばＶｃｃ＝５Ｖで出力短
絡電流は２００〜３００ｍＡ） ６ マたそれにつれて
貫通電流が増大し、図においてＬが大きくなる。第５図
は第４図の回路の出方端子２の波形の一例を示し、図中
、横軸は時間、縦軸は電圧を示し、ＶＯＨは“Ｈ”出力
電圧、■。、は“Ｌ”出力電圧である。第４図の回路で
出方が“Ｌ”から“Ｈ”へ、又は“Ｈ”がら“Ｌ”へ変
化した時に大きなスパイク電圧が発生し、この端子２で
駆動される他の回路あるいはその近くに配置された他の
回路の誤動作を引き起こすなどの問題点があった。
この発明は上記のような問題点を解決する為になされた
もので、出力回路を構成するＭｏＳトランジスタのドラ
イブ能力を高くしても、出力反転時のスパイクノイズを
低減できかつ消費電力を小さく抑えることができる３ス
テート付和補型ＭＯＳ集積回路を提供することを目的と
する。
もので、出力回路を構成するＭｏＳトランジスタのドラ
イブ能力を高くしても、出力反転時のスパイクノイズを
低減できかつ消費電力を小さく抑えることができる３ス
テート付和補型ＭＯＳ集積回路を提供することを目的と
する。
この発明にかかる３ステート付相補型ＭＯＳ集積回路は
、第１．第２の電源間に出力ｐチャネルＭＯＳトランジ
スタと出力ｎチャネルＭｏ３Ｉ−ランジスタとを直列に
接続して出力回路を構成し、１亥２つのＭｏ３トランジ
スタのそれぞれのゲートに静電容量を付加したものであ
る。
、第１．第２の電源間に出力ｐチャネルＭＯＳトランジ
スタと出力ｎチャネルＭｏ３Ｉ−ランジスタとを直列に
接続して出力回路を構成し、１亥２つのＭｏ３トランジ
スタのそれぞれのゲートに静電容量を付加したものであ
る。
この発明においては、出力回路を構成する直列接続の２
つのｐ及びｎチャネルＭｏ３Ｉ−ランジスタのゲートに
静電容量を付加したから、その出力前段回路から供給さ
れる入力波形をなまらせ、出力反転時に出力回路に流れ
る単位時間当りの電流量を制限できる。
つのｐ及びｎチャネルＭｏ３Ｉ−ランジスタのゲートに
静電容量を付加したから、その出力前段回路から供給さ
れる入力波形をなまらせ、出力反転時に出力回路に流れ
る単位時間当りの電流量を制限できる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による３ステート付和補型ＭＯＳ
集積回路を示し、図において、１は入力端子、２は出力
端子、３はＶＣＣ電圧が供給される電源端子（第１電源
）、４はＧＮＤ端子（第２電源）、５は第１の制御信号
φが入力される第１制御入力端子、６は第２の制御信号
φが入力される第２制御入力端子、Ｐ１〜Ｐ５はｐチャ
ネルＭＯＳトランジスタ、ＮｌへＮ５はｎチャネルＭＯ
Ｓトランジスタである。９は並列接続のｐチャネルＭＯ
ＳトランジスタＰ２．Ｐ３からなる第１の並列トランジ
スタ回路、１０は並列接続のｎチャネルＭＯＳトランジ
スタＮ２．Ｎ３からなる第２の並列トランジスタ回路、
８はｐチャネル及びｎチャネルＭＯＳトランジスタＰ４
及びＮ４を並列に接続してなる第１のアナログスイッチ
、７は抵抗として用いられる第２のアナログスイッチで
あり、ｐチャネル及びｎチャネルＭＯＳトランジスタＰ
５．Ｎ５を並列に接続して構成されている。１１は第１
の並列トランジスタ回路９．第２のアナログスイッチ７
、第１のアナログスイッチ８及び第２の並列トランジス
タ回路１０をこの順に電源端子１とＧＮＤ＃Ｉ子４との
間に直列に接続してなる出力前段回路、１２はｐチャネ
ルＭＯＳトランジスタＰ１及びｎチャネルＭＯＳトラン
ジスタＮ１により構成された出力回路である。さらにＣ
１およびＣ２はそれぞれ出力ｐチャネルＭＯＳトランジ
スタＰ１および出力ｎチャネルＭＯＳトランジスタＮｌ
のゲートとＧＮＤ端子４との間に接続されたコンデンサ
である。
図は本発明の一実施例による３ステート付和補型ＭＯＳ
集積回路を示し、図において、１は入力端子、２は出力
端子、３はＶＣＣ電圧が供給される電源端子（第１電源
）、４はＧＮＤ端子（第２電源）、５は第１の制御信号
φが入力される第１制御入力端子、６は第２の制御信号
φが入力される第２制御入力端子、Ｐ１〜Ｐ５はｐチャ
ネルＭＯＳトランジスタ、ＮｌへＮ５はｎチャネルＭＯ
Ｓトランジスタである。９は並列接続のｐチャネルＭＯ
ＳトランジスタＰ２．Ｐ３からなる第１の並列トランジ
スタ回路、１０は並列接続のｎチャネルＭＯＳトランジ
スタＮ２．Ｎ３からなる第２の並列トランジスタ回路、
８はｐチャネル及びｎチャネルＭＯＳトランジスタＰ４
及びＮ４を並列に接続してなる第１のアナログスイッチ
、７は抵抗として用いられる第２のアナログスイッチで
あり、ｐチャネル及びｎチャネルＭＯＳトランジスタＰ
５．Ｎ５を並列に接続して構成されている。１１は第１
の並列トランジスタ回路９．第２のアナログスイッチ７
、第１のアナログスイッチ８及び第２の並列トランジス
タ回路１０をこの順に電源端子１とＧＮＤ＃Ｉ子４との
間に直列に接続してなる出力前段回路、１２はｐチャネ
ルＭＯＳトランジスタＰ１及びｎチャネルＭＯＳトラン
ジスタＮ１により構成された出力回路である。さらにＣ
１およびＣ２はそれぞれ出力ｐチャネルＭＯＳトランジ
スタＰ１および出力ｎチャネルＭＯＳトランジスタＮｌ
のゲートとＧＮＤ端子４との間に接続されたコンデンサ
である。
また第２図は、上記出力端子２の出力波形の立上り、立
下り時間Ｔｒ、Ｔｆと第５図に示すスパイクノイズとの
関係を規準化して表したものである。ここでＴｒ、Ｔｆ
は、キャパシタＣ１およびＣ２の大きさに起因するもの
であり、キャパシタＣ１およびＣ２の容量は自由に設定
できる。
下り時間Ｔｒ、Ｔｆと第５図に示すスパイクノイズとの
関係を規準化して表したものである。ここでＴｒ、Ｔｆ
は、キャパシタＣ１およびＣ２の大きさに起因するもの
であり、キャパシタＣ１およびＣ２の容量は自由に設定
できる。
次に動作について説明する。
このような構成の回路では制御人力φが“Ｌ”。
制御人力φが１Ｈ”のとき、トランジスタＰ３およびＮ
３はオフ、Ｐ４およびＮ４はオンするため、人力信号が
“Ｌ”であれば、トランジスタＰ２゜Ｐ５およびＮ１は
オン、Ｐｌはオフし、出力端子２には“Ｌ”が現れ、入
力信号が“Ｈ”に反転すると、出力端子２に“Ｈｏが現
われる。一方、制御人力φが“Ｈ”、制御人力φが“Ｌ
”のとき、トランジスタＰ３およびＮ３はオン、Ｐ４お
よびＮ４はオフするため、入力信号にかかわらず、トラ
ンジスタＰ１およびＮ１はオフし、出力端子２は高イン
ピーダンス状態となる。
３はオフ、Ｐ４およびＮ４はオンするため、人力信号が
“Ｌ”であれば、トランジスタＰ２゜Ｐ５およびＮ１は
オン、Ｐｌはオフし、出力端子２には“Ｌ”が現れ、入
力信号が“Ｈ”に反転すると、出力端子２に“Ｈｏが現
われる。一方、制御人力φが“Ｈ”、制御人力φが“Ｌ
”のとき、トランジスタＰ３およびＮ３はオン、Ｐ４お
よびＮ４はオフするため、入力信号にかかわらず、トラ
ンジスタＰ１およびＮ１はオフし、出力端子２は高イン
ピーダンス状態となる。
そして、上述の出力反転時、ｐチャネル及びｎチャネル
ＭＯＳトランジスタＰｌ、Ｎｌのゲートに付加したキャ
パシタＣ１およびＣ２により出力前段回路１１から出力
される信号の波形をなまらせることができ、出力回路１
２に流れる単位時間当りの電流量を制限することができ
、第４図に示すインダクタンス成分Ｌ１およびＬ２に生
じる逆起電力を小さくできる。また第１．第２の並列ト
ランジスタ回路９，１０間に挿入された抵抗用の第２の
アナログスイッチにより貫通電流を小さく抑えることが
できる。
ＭＯＳトランジスタＰｌ、Ｎｌのゲートに付加したキャ
パシタＣ１およびＣ２により出力前段回路１１から出力
される信号の波形をなまらせることができ、出力回路１
２に流れる単位時間当りの電流量を制限することができ
、第４図に示すインダクタンス成分Ｌ１およびＬ２に生
じる逆起電力を小さくできる。また第１．第２の並列ト
ランジスタ回路９，１０間に挿入された抵抗用の第２の
アナログスイッチにより貫通電流を小さく抑えることが
できる。
このように本実施例では、出力ｐチャネル及び出力ｎチ
ャネルＭＯＳトランジスタＰＬ、Ｎｌのゲートに静電容
ＩＣＩ、Ｃ２を付加したので、そのドライブ能力を高め
ても、出力反転時のスパイクノイズを低減できさらに、
第１．第２の並列トランジスタ回路９，１０の間に抵抗
用の第２のアナログスイッチ７を挿入したので、貫通電
流を小さく抑えることができ、これにより消費電力を小
さく抑えることができる効果がある。
ャネルＭＯＳトランジスタＰＬ、Ｎｌのゲートに静電容
ＩＣＩ、Ｃ２を付加したので、そのドライブ能力を高め
ても、出力反転時のスパイクノイズを低減できさらに、
第１．第２の並列トランジスタ回路９，１０の間に抵抗
用の第２のアナログスイッチ７を挿入したので、貫通電
流を小さく抑えることができ、これにより消費電力を小
さく抑えることができる効果がある。
なお、上記実施例では相補型ＭＯＳ集積回路の場合につ
いて説明したが、これはｎ Ｍ ＯＳ集積回路あるいは
ｐ ＭＯＳ集積回路であってもよく、上記実施例と同様
の効果を奏する。
いて説明したが、これはｎ Ｍ ＯＳ集積回路あるいは
ｐ ＭＯＳ集積回路であってもよく、上記実施例と同様
の効果を奏する。
以上のように、この発明によれば、出力回路を構成する
直列接続のｐチャネル及びｎチャネルＭＯＳトランジス
タのゲートにそれぞれ静電容量を付加したので、出力前
段回路から出力される信号の波形をなまらせることがで
き、これにより出力反転時に発生するノイズを低減でき
、かつ消費電力を小さく抑えることができる３ステート
付相補型ＭＯＳ集積回路を得ることができる。
直列接続のｐチャネル及びｎチャネルＭＯＳトランジス
タのゲートにそれぞれ静電容量を付加したので、出力前
段回路から出力される信号の波形をなまらせることがで
き、これにより出力反転時に発生するノイズを低減でき
、かつ消費電力を小さく抑えることができる３ステート
付相補型ＭＯＳ集積回路を得ることができる。
第１図はこの発明の一実施例による３ステート付相補型
ＭＯＳ集積回路を示す図、第２図は出力の立上り及び立
下り時間と出力のスパイクノイズの関係を示す図、第３
図は従来の相補型ＭＯＳ集積回路の出力回路を示す図、
第４図は第３図の出力回路を基板に実装した場合の等価
回路を示す図、第５図は第４図の等価回路の出力波形を
示す図である。 図において、■は入力端子、２は出力端子、３は電源端
子、４はＧＮＤ端子、５，６は第１．第２の制御入力端
子、φ、φは第１．第２の制御信号、Ｐ１〜Ｐ５はｐチ
ャネルＭＯＳトランジスタ、Ｎ１〜Ｎ５はｎチャネルＭ
ＯＳトランジスタ、９゜１０は第１．第２の並列トラン
ジスタ回路、８゜７は第１．第２のアナログスイッチ、
１１は出力前段回路、１２は出力回路、ＣＩ、Ｃ２は静
電容量セある。 なお図中同一符号は同−又は相当部分を示す。
ＭＯＳ集積回路を示す図、第２図は出力の立上り及び立
下り時間と出力のスパイクノイズの関係を示す図、第３
図は従来の相補型ＭＯＳ集積回路の出力回路を示す図、
第４図は第３図の出力回路を基板に実装した場合の等価
回路を示す図、第５図は第４図の等価回路の出力波形を
示す図である。 図において、■は入力端子、２は出力端子、３は電源端
子、４はＧＮＤ端子、５，６は第１．第２の制御入力端
子、φ、φは第１．第２の制御信号、Ｐ１〜Ｐ５はｐチ
ャネルＭＯＳトランジスタ、Ｎ１〜Ｎ５はｎチャネルＭ
ＯＳトランジスタ、９゜１０は第１．第２の並列トラン
ジスタ回路、８゜７は第１．第２のアナログスイッチ、
１１は出力前段回路、１２は出力回路、ＣＩ、Ｃ２は静
電容量セある。 なお図中同一符号は同−又は相当部分を示す。
Claims (3)
- （１）第１、第２電源間に出力ｐチャネルＭＯＳトラン
ジスタと出力ｎチャネルＭＯＳトランジスタとを直列接
続してなり該両トランジスタの共通接続点からデータ出
力を出力する出力回路と、 上記出力回路の状態を、第１、第２の制御信号に基づき
入力信号に応じた信号を出力する状態と、信号を出力し
ない状態との間で切り換える出力前段回路と、 該出力前段回路と上記出力回路との間に設けられ、上記
入力信号をなまらせる信号処理手段とを備えたことを特
徴とする３ステート付相補型ＭＯＳ集積回路。 - （２）上記信号処理手段は上記出力回路の出力ｐチャネ
ル及び出力ｎチャネルＭＯＳトランジスタのそれぞれの
ゲートと上記第１、第２の電源のいずれかとの間に接続
された第１および第２のコンデンサであることを特徴と
する特許請求の範囲第１項記載の３ステート付相補型Ｍ
ＯＳ集積回路。 - （３）上記出力前段回路は ゲートに上記入力信号を受けるｐチャネルＭＯＳトラン
ジスタ及びゲートに上記第２の制御信号を受けるｐチャ
ネルＭＯＳトランジスタを並列接続してなり、上記第１
電源と上記出力ｐチャネルＭＯＳトランジスタのゲート
との間に設けられた第１の並列トランジスタ回路と、 ゲートに上記入力信号を受けるｎチャネルＭＯＳトラン
ジスタおよびゲートに上記第２の制御信号とは論理が反
転した第１の制御信号を受けるｎチャネルＭＯＳトラン
ジスタを並列接続してなり、上記出力ｎチャネルＭＯＳ
トランジスタのゲートと上記第２の電源との間に設けら
れた第２の並列トランジスタ回路と、 ゲートに上記第１の制御信号を受けるｐチャネルＭＯＳ
トランジスタ及びゲートに上記第２の制御信号を受ける
ｎチャネルＭＯＳトランジスタを並列接続してなり、上
記出力ｐチャネルＭＯＳトランジスタのゲートと上記出
力ｎチャネルＭＯＳトランジスタのゲートとの間に挿入
され、上記出力回路を駆動する第１のアナログスイッチ
と、 ゲートに上記入力信号を受けるｐチャネル及びｎチャネ
ルＭＯＳトランジスタを並列接続してなり、上記出力ｐ
チャネルＭＯＳトランジスタのゲートと出力ｎチャネル
ＭＯＳトランジスタのゲートとの間に上記第１のアナロ
グスイッチと相互に直列接続されるよう挿入された第２
のアナログスイッチとから構成されていることを特徴と
する特許請求の範囲第１項または第２項記載の３ステー
ト付相補型ＭＯＳ集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290195A JPS63142719A (ja) | 1986-12-04 | 1986-12-04 | ３ステ−ト付相補型ｍｏｓ集積回路 |
| KR1019870010597A KR900007377B1 (ko) | 1986-12-04 | 1987-09-24 | 3스테이트부 상보형 mos 집적회로 |
| NL8702900A NL8702900A (nl) | 1986-12-04 | 1987-12-02 | Drie-toestanden complementaire veldeffekt geintegreerde schakeling. |
| DE19873741029 DE3741029A1 (de) | 1986-12-04 | 1987-12-03 | Integrierte feldeffektschaltung mit drei komplementaeren zustaenden |
| US07/129,940 US4837463A (en) | 1986-12-04 | 1987-12-03 | Three-state complementary field effect integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61290195A JPS63142719A (ja) | 1986-12-04 | 1986-12-04 | ３ステ−ト付相補型ｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63142719A true JPS63142719A (ja) | 1988-06-15 |
Family
ID=17752984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61290195A Pending JPS63142719A (ja) | 1986-12-04 | 1986-12-04 | ３ステ−ト付相補型ｍｏｓ集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4837463A (ja) |
| JP (1) | JPS63142719A (ja) |
| KR (1) | KR900007377B1 (ja) |
| DE (1) | DE3741029A1 (ja) |
| NL (1) | NL8702900A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2574839B2 (ja) * | 1988-01-20 | 1997-01-22 | 株式会社日立製作所 | クロック駆動回路 |
| US5065048A (en) * | 1988-09-19 | 1991-11-12 | Hitachi, Ltd. | Semiconductor logic circuit with noise suppression circuit |
| DE3904901A1 (de) * | 1989-02-17 | 1990-08-23 | Texas Instruments Deutschland | Integrierte gegentakt-ausgangsstufe |
| US5153464A (en) * | 1990-12-14 | 1992-10-06 | Hewlett-Packard Company | Bicmos tri-state output buffer |
| TW242204B (ja) * | 1991-12-09 | 1995-03-01 | Philips Nv | |
| US6753708B2 (en) * | 2002-06-13 | 2004-06-22 | Hewlett-Packard Development Company, L.P. | Driver circuit connected to pulse shaping circuitry and method of operating same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4295062A (en) * | 1979-04-02 | 1981-10-13 | National Semiconductor Corporation | CMOS Schmitt trigger and oscillator |
| US4363978A (en) * | 1980-07-31 | 1982-12-14 | Rockwell International Corporation | Reduced power tristate driver circuit |
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