JPH0983317A - 短パルス除去回路 - Google Patents
短パルス除去回路Info
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- JPH0983317A JPH0983317A JP7230828A JP23082895A JPH0983317A JP H0983317 A JPH0983317 A JP H0983317A JP 7230828 A JP7230828 A JP 7230828A JP 23082895 A JP23082895 A JP 23082895A JP H0983317 A JPH0983317 A JP H0983317A
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- input signal
- short pulse
- delay means
- inverter gate
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Abstract
(57)【要約】
【課題】 素子数の少ない簡単な構成の短パルス除去回
路を提供する。 【解決手段】 入力信号を遅延する遅延手段と、該遅延
手段の出力によって駆動されるインバータゲートと、該
インバータゲートへの低電位側電源の供給をオンオフす
るｎＭＯＳトランジスタと、該インバータゲートへの高
電位側電源の供給をオンオフするｐＭＯＳトランジスタ
とを有し、前記ｎＭＯＳトランジスタ及びｐＭＯＳトラ
ンジスタのオンオフを前記入力信号で制御する。入力信
号ＶI に混入したパルス幅Ｔｄ以下の正負両極性パルス
を除去できる。
路を提供する。 【解決手段】 入力信号を遅延する遅延手段と、該遅延
手段の出力によって駆動されるインバータゲートと、該
インバータゲートへの低電位側電源の供給をオンオフす
るｎＭＯＳトランジスタと、該インバータゲートへの高
電位側電源の供給をオンオフするｐＭＯＳトランジスタ
とを有し、前記ｎＭＯＳトランジスタ及びｐＭＯＳトラ
ンジスタのオンオフを前記入力信号で制御する。入力信
号ＶI に混入したパルス幅Ｔｄ以下の正負両極性パルス
を除去できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号に
混入したノイズやグリッジ等の不要な短パルスを除去す
る回路に関する。
混入したノイズやグリッジ等の不要な短パルスを除去す
る回路に関する。
【０００２】
【従来の技術】この種の従来回路として、例えば、特開
昭６２−８１１２３号公報に記載された「ＣＭＯＳイン
バータ回路」を利用できる。図１１はその構成図であ
る。入力信号ＶI は、２入力のＯＲゲート１及びＡＮＤ
ゲート２の一入力に加えられ、遅延回路３によって所定
時間Ｔｄだけ遅延されたＶI （以下「ＶId」）は、同Ｏ
Ｒゲート１及びＡＮＤゲート２の他入力に加えられてい
る。そして、高電位電源ＶＤＤと低電位電源ＶＳＳとの
間にシリーズ接続されたｐチャネルＭＯＳトランジスタ
（本明細書中では「ｐＭＯＳトランジスタ」と略す）４
及びｎチャネルＭＯＳトランジスタ（本明細書中では
「ｎＭＯＳトランジスタ」と略す）５のオンオフを、Ｏ
Ｒゲート１及びＡＮＤゲート２のそれぞれの出力で制御
する構成となっている。なお、ＶO は出力信号である。
昭６２−８１１２３号公報に記載された「ＣＭＯＳイン
バータ回路」を利用できる。図１１はその構成図であ
る。入力信号ＶI は、２入力のＯＲゲート１及びＡＮＤ
ゲート２の一入力に加えられ、遅延回路３によって所定
時間Ｔｄだけ遅延されたＶI （以下「ＶId」）は、同Ｏ
Ｒゲート１及びＡＮＤゲート２の他入力に加えられてい
る。そして、高電位電源ＶＤＤと低電位電源ＶＳＳとの
間にシリーズ接続されたｐチャネルＭＯＳトランジスタ
（本明細書中では「ｐＭＯＳトランジスタ」と略す）４
及びｎチャネルＭＯＳトランジスタ（本明細書中では
「ｎＭＯＳトランジスタ」と略す）５のオンオフを、Ｏ
Ｒゲート１及びＡＮＤゲート２のそれぞれの出力で制御
する構成となっている。なお、ＶO は出力信号である。
【０００３】これによれば、ｐＭＯＳトランジスタ４
は、ＶI 及びＶIdの双方がＬレベルのときにオンとな
り、また、ｎＭＯＳトランジスタ５は、ＶI 及びＶIdの
双方がＨレベルのときにオンとなる。したがって、例え
ば、ＶI にＴｄ以下の短パルス（便宜的に正パルス）が
乗っていた場合には、ＶI 及びＶIdの双方がＨレベルに
揃う期間が存在せず、ｎＭＯＳトランジスタ５はオンし
ないから、Ｔｄ以下の短パルスを除去できるという作用
が得られる。
は、ＶI 及びＶIdの双方がＬレベルのときにオンとな
り、また、ｎＭＯＳトランジスタ５は、ＶI 及びＶIdの
双方がＨレベルのときにオンとなる。したがって、例え
ば、ＶI にＴｄ以下の短パルス（便宜的に正パルス）が
乗っていた場合には、ＶI 及びＶIdの双方がＨレベルに
揃う期間が存在せず、ｎＭＯＳトランジスタ５はオンし
ないから、Ｔｄ以下の短パルスを除去できるという作用
が得られる。
【０００４】
【発明が解決しようとする課題】しかしながら、かかる
従来回路にあっては、ＯＲゲート１やＡＮＤゲート２が
必要で、素子数が多く、構成が複雑であるという問題点
がある。そこで、本発明は、素子数の少ない簡単な構成
の短パルス除去回路を提供することを目的とする。
従来回路にあっては、ＯＲゲート１やＡＮＤゲート２が
必要で、素子数が多く、構成が複雑であるという問題点
がある。そこで、本発明は、素子数の少ない簡単な構成
の短パルス除去回路を提供することを目的とする。
【０００５】
（構成）請求項１記載の短パルス除去回路は、図１にそ
の原理構成を示すように、入力信号ＶI を遅延する遅延
手段１０と、該遅延手段１０の出力ＶIdによって駆動さ
れるインバータゲート１１と、該インバータゲート１１
への低電位側電源ＶＳＳの供給をオンオフするｎＭＯＳ
トランジスタ１２とを有し、前記ｎＭＯＳトランジスタ
１２のオンオフを前記入力信号ＶI で制御することを特
徴とする。
の原理構成を示すように、入力信号ＶI を遅延する遅延
手段１０と、該遅延手段１０の出力ＶIdによって駆動さ
れるインバータゲート１１と、該インバータゲート１１
への低電位側電源ＶＳＳの供給をオンオフするｎＭＯＳ
トランジスタ１２とを有し、前記ｎＭＯＳトランジスタ
１２のオンオフを前記入力信号ＶI で制御することを特
徴とする。
【０００６】請求項２記載の短パルス除去回路は、図２
にその原理構成を示すように、入力信号ＶI を遅延する
遅延手段２０と、該遅延手段２０の出力ＶIdによって駆
動されるインバータゲート２１と、該インバータゲート
２１への高電位側電源ＶＤＤの供給をオンオフするｐＭ
ＯＳトランジスタ２２とを有し、前記ｐＭＯＳトランジ
スタ２２のオンオフを前記入力信号ＶI で制御すること
を特徴とする。
にその原理構成を示すように、入力信号ＶI を遅延する
遅延手段２０と、該遅延手段２０の出力ＶIdによって駆
動されるインバータゲート２１と、該インバータゲート
２１への高電位側電源ＶＤＤの供給をオンオフするｐＭ
ＯＳトランジスタ２２とを有し、前記ｐＭＯＳトランジ
スタ２２のオンオフを前記入力信号ＶI で制御すること
を特徴とする。
【０００７】請求項３記載の短パルス除去回路は、図３
にその原理構成を示すように、入力信号ＶI を遅延する
遅延手段３０と、該遅延手段３０の出力ＶIdによって駆
動されるインバータゲート３１と、該インバータゲート
３１への低電位側電源ＶＳＳの供給をオンオフするｎＭ
ＯＳトランジスタ３２と、該インバータゲート３１への
高電位側電源ＶＤＤの供給をオンオフするｐＭＯＳトラ
ンジスタ３３とを有し、前記ｎＭＯＳトランジスタ３２
及びｐＭＯＳトランジスタ３３のオンオフを前記入力信
号ＶI で制御することを特徴とする。
にその原理構成を示すように、入力信号ＶI を遅延する
遅延手段３０と、該遅延手段３０の出力ＶIdによって駆
動されるインバータゲート３１と、該インバータゲート
３１への低電位側電源ＶＳＳの供給をオンオフするｎＭ
ＯＳトランジスタ３２と、該インバータゲート３１への
高電位側電源ＶＤＤの供給をオンオフするｐＭＯＳトラ
ンジスタ３３とを有し、前記ｎＭＯＳトランジスタ３２
及びｐＭＯＳトランジスタ３３のオンオフを前記入力信
号ＶI で制御することを特徴とする。
【０００８】請求項４記載の短パルス除去回路は、入力
信号を遅延する遅延手段と、該入力信号によって駆動さ
れるインバータゲートと、該インバータゲートへの低電
位側電源の供給をオンオフするｎＭＯＳトランジスタ
と、該インバータゲートへの高電位側電源の供給をオン
オフするｐＭＯＳトランジスタとを有し、前記ｎＭＯＳ
トランジスタ及びｐＭＯＳトランジスタのオンオフを前
記遅延手段の出力で制御することを特徴とする。
信号を遅延する遅延手段と、該入力信号によって駆動さ
れるインバータゲートと、該インバータゲートへの低電
位側電源の供給をオンオフするｎＭＯＳトランジスタ
と、該インバータゲートへの高電位側電源の供給をオン
オフするｐＭＯＳトランジスタとを有し、前記ｎＭＯＳ
トランジスタ及びｐＭＯＳトランジスタのオンオフを前
記遅延手段の出力で制御することを特徴とする。
【０００９】請求項５記載の短パルス除去回路は、請求
項１、２、３又は４記載の短パルス除去回路において、
インバータゲートの出力にフリップフロップを接続した
ことを特徴とする。 （作用）請求項１記載の短パルス除去回路では、入力信
号ＶI が正極性パルスで、かつ、そのパルス幅が遅延手
段１０の遅延時間（Ｔｄ）を越えない場合、ｎＭＯＳト
ランジスタ１２及びインバータゲート１１のｎＭＯＳト
ランジスタが共にオンにならないから、入力信号ＶI に
混入したパルス幅Ｔｄ以下の正極性パルスを除去でき
る。
項１、２、３又は４記載の短パルス除去回路において、
インバータゲートの出力にフリップフロップを接続した
ことを特徴とする。 （作用）請求項１記載の短パルス除去回路では、入力信
号ＶI が正極性パルスで、かつ、そのパルス幅が遅延手
段１０の遅延時間（Ｔｄ）を越えない場合、ｎＭＯＳト
ランジスタ１２及びインバータゲート１１のｎＭＯＳト
ランジスタが共にオンにならないから、入力信号ＶI に
混入したパルス幅Ｔｄ以下の正極性パルスを除去でき
る。
【００１０】請求項２記載の短パルス除去回路では、入
力信号ＶI が負極性パルスで、かつ、そのパルス幅が遅
延手段２０の遅延時間（Ｔｄ）を越えない場合、ｐＭＯ
Ｓトランジスタ２２及びインバータゲート２１のｐＭＯ
Ｓトランジスタが共にオンにならないから、入力信号Ｖ
I に混入したパルス幅Ｔｄ以下の負極性パルスを除去で
きる。
力信号ＶI が負極性パルスで、かつ、そのパルス幅が遅
延手段２０の遅延時間（Ｔｄ）を越えない場合、ｐＭＯ
Ｓトランジスタ２２及びインバータゲート２１のｐＭＯ
Ｓトランジスタが共にオンにならないから、入力信号Ｖ
I に混入したパルス幅Ｔｄ以下の負極性パルスを除去で
きる。
【００１１】請求項３又は４記載の短パルス除去回路で
は、入力信号ＶI が正極性パルスで、かつ、そのパルス
幅が遅延手段３０の遅延時間（Ｔｄ）を越えない場合、
ｎＭＯＳトランジスタ３２及びインバータゲート３１の
ｎＭＯＳトランジスタが共にオンにならないから、入力
信号ＶI に混入したパルス幅Ｔｄ以下の正極性パルスを
除去でき、さらに、入力信号ＶI が負極性パルスで、か
つ、そのパルス幅が遅延手段３０の遅延時間（Ｔｄ）を
越えない場合、ｐＭＯＳトランジスタ３３及びインバー
タゲート３１のｐＭＯＳトランジスタが共にオンになら
ないから、入力信号ＶI に混入したパルス幅Ｔｄ以下の
負極性パルスを除去できる。
は、入力信号ＶI が正極性パルスで、かつ、そのパルス
幅が遅延手段３０の遅延時間（Ｔｄ）を越えない場合、
ｎＭＯＳトランジスタ３２及びインバータゲート３１の
ｎＭＯＳトランジスタが共にオンにならないから、入力
信号ＶI に混入したパルス幅Ｔｄ以下の正極性パルスを
除去でき、さらに、入力信号ＶI が負極性パルスで、か
つ、そのパルス幅が遅延手段３０の遅延時間（Ｔｄ）を
越えない場合、ｐＭＯＳトランジスタ３３及びインバー
タゲート３１のｐＭＯＳトランジスタが共にオンになら
ないから、入力信号ＶI に混入したパルス幅Ｔｄ以下の
負極性パルスを除去できる。
【００１２】請求項５記載の短パルス除去回路では、イ
ンバータゲートの出力論理がフリップフロップに保持さ
れ、動作安定性が向上する。
ンバータゲートの出力論理がフリップフロップに保持さ
れ、動作安定性が向上する。
【００１３】
【発明の実施の形態】以下、本発明の実施例を図面に基
づいて説明する。図４は本発明に係る短パルス除去回路
の一実施例を示す図であり、あるパルス幅以下の正極性
短パルス及び負極性短パルスを除去する回路（双極性短
パルス除去回路）の例である。
づいて説明する。図４は本発明に係る短パルス除去回路
の一実施例を示す図であり、あるパルス幅以下の正極性
短パルス及び負極性短パルスを除去する回路（双極性短
パルス除去回路）の例である。
【００１４】図４において、４０は入力信号ＶI を所定
時間Ｔｄだけ遅延する遅延手段である。なお、ＶIdは遅
延後の入力信号ＶI を表している。この遅延手段４０
は、図５に示すように、偶数段（便宜的に４段）のイン
バータゲート４０ａ〜４０ｄと、各段間に接続された容
量Ｃａ〜Ｃｃとからなり、所望の遅延時間Ｔｄとなるよ
うに段数を調節する。又は、インバータゲート４０ａ〜
４０ｄのそれぞれのＭＯＳトランジスタのゲート長を加
減することによっても遅延時間Ｔｄを調整できる。な
お、容量Ｃａ〜Ｃｃは、配線容量等の寄生容量や意図的
に付加したＭＯＳ容量等のいずれでも良い。所望容量の
大きさによって使い分ければよい。
時間Ｔｄだけ遅延する遅延手段である。なお、ＶIdは遅
延後の入力信号ＶI を表している。この遅延手段４０
は、図５に示すように、偶数段（便宜的に４段）のイン
バータゲート４０ａ〜４０ｄと、各段間に接続された容
量Ｃａ〜Ｃｃとからなり、所望の遅延時間Ｔｄとなるよ
うに段数を調節する。又は、インバータゲート４０ａ〜
４０ｄのそれぞれのＭＯＳトランジスタのゲート長を加
減することによっても遅延時間Ｔｄを調整できる。な
お、容量Ｃａ〜Ｃｃは、配線容量等の寄生容量や意図的
に付加したＭＯＳ容量等のいずれでも良い。所望容量の
大きさによって使い分ければよい。
【００１５】再び、図４において、高電位側電源ＶＤＤ
と低電位側電源ＶＳＳとの間には、ＶＤＤから順に、第
１ｐＭＯＳトランジスタ４１、第２ｐＭＯＳトランジス
タ４２、第１ｎＭＯＳトランジスタ４３及び第２ｎＭＯ
Ｓトランジスタ４４がシリーズ接続されている。第２ｐ
ＭＯＳトランジスタ４２と第１ｎＭＯＳトランジスタ４
３のゲート電極を共通にしてインバータゲート４５を構
成すると共に、このインバータゲート４５を遅延手段４
０の出力（すなわちＶId）で駆動し、さらに、第１ｐＭ
ＯＳトランジスタ４１及び第２ｎＭＯＳトランジスタ４
４のゲート電極にＶI を与えて構成している。なお、Ｖ
O はインバータゲート４５の出力、すなわち短パルス除
去回路の出力である。
と低電位側電源ＶＳＳとの間には、ＶＤＤから順に、第
１ｐＭＯＳトランジスタ４１、第２ｐＭＯＳトランジス
タ４２、第１ｎＭＯＳトランジスタ４３及び第２ｎＭＯ
Ｓトランジスタ４４がシリーズ接続されている。第２ｐ
ＭＯＳトランジスタ４２と第１ｎＭＯＳトランジスタ４
３のゲート電極を共通にしてインバータゲート４５を構
成すると共に、このインバータゲート４５を遅延手段４
０の出力（すなわちＶId）で駆動し、さらに、第１ｐＭ
ＯＳトランジスタ４１及び第２ｎＭＯＳトランジスタ４
４のゲート電極にＶI を与えて構成している。なお、Ｖ
O はインバータゲート４５の出力、すなわち短パルス除
去回路の出力である。
【００１６】図６は本実施例の動作波形図である。Ｔｄ
は遅延手段４０の遅延時間、Ｔｐｄは短パルス除去回路
のトータルの遅延時間である。今、入力信号ＶI にＴｄ
以下の短パルス（正極性短パルス５０及び負極性短パル
ス５１）が乗っていると仮定する。時点ｔ0 において、
ＶI がＨレベルに変化すると、第１ｐＭＯＳトランジス
タ４１がオフ、第２ｎＭＯＳトランジスタ４４がオンに
なるが、ＶIdがまだＬレベルのため、第２ｐＭＯＳトラ
ンジスタ４２はオン、第１ｎＭＯＳトランジスタ４３は
オフであり、ＶO はＨレベルのまま変化しない。ｔ0 か
らＴｄを経過すると、ＶIdがＨレベルに変化し、第２ｐ
ＭＯＳトランジスタ４２がオフ、第１ｎＭＯＳトランジ
スタ４３がオンし、ＶO はＬレベルに変化する。時点ｔ
1 でＶI がＬレベルに変化すると、第１ｐＭＯＳトラン
ジスタ４１がオン、第２ｎＭＯＳトランジスタ４４がオ
フになるが、ＶIdがまだＨレベルのため、第２ｐＭＯＳ
トランジスタ４２はオフ、第１ｎＭＯＳトランジスタ４
３はオンを継続し、ＶO はＬレベルのまま変化しない。
ｔ1 からＴｄを経過すると、ＶIdがＬレベルに変化し、
第２ｐＭＯＳトランジスタ４２がオン、第１ｎＭＯＳト
ランジスタ４３がオフし、ＶO はＨレベルに変化する。
すなわち、Ｔｐｄに相当する時間遅れで、時点ｔ 0 から
時点ｔ1 までの間のＶI の反転変化がＶO に伝えられて
いる。
は遅延手段４０の遅延時間、Ｔｐｄは短パルス除去回路
のトータルの遅延時間である。今、入力信号ＶI にＴｄ
以下の短パルス（正極性短パルス５０及び負極性短パル
ス５１）が乗っていると仮定する。時点ｔ0 において、
ＶI がＨレベルに変化すると、第１ｐＭＯＳトランジス
タ４１がオフ、第２ｎＭＯＳトランジスタ４４がオンに
なるが、ＶIdがまだＬレベルのため、第２ｐＭＯＳトラ
ンジスタ４２はオン、第１ｎＭＯＳトランジスタ４３は
オフであり、ＶO はＨレベルのまま変化しない。ｔ0 か
らＴｄを経過すると、ＶIdがＨレベルに変化し、第２ｐ
ＭＯＳトランジスタ４２がオフ、第１ｎＭＯＳトランジ
スタ４３がオンし、ＶO はＬレベルに変化する。時点ｔ
1 でＶI がＬレベルに変化すると、第１ｐＭＯＳトラン
ジスタ４１がオン、第２ｎＭＯＳトランジスタ４４がオ
フになるが、ＶIdがまだＨレベルのため、第２ｐＭＯＳ
トランジスタ４２はオフ、第１ｎＭＯＳトランジスタ４
３はオンを継続し、ＶO はＬレベルのまま変化しない。
ｔ1 からＴｄを経過すると、ＶIdがＬレベルに変化し、
第２ｐＭＯＳトランジスタ４２がオン、第１ｎＭＯＳト
ランジスタ４３がオフし、ＶO はＨレベルに変化する。
すなわち、Ｔｐｄに相当する時間遅れで、時点ｔ 0 から
時点ｔ1 までの間のＶI の反転変化がＶO に伝えられて
いる。
【００１７】一方、時点ｔ2 において、ＶI がＨレベル
に変化すると、第１ｐＭＯＳトランジスタ４１がオフ、
第２ｎＭＯＳトランジスタ４４がオンになるが、ＶIdが
まだＬレベルのため、第２ｐＭＯＳトランジスタ４２は
オン、第１ｎＭＯＳトランジスタ４３はオフであり、Ｖ
O はＨレベルのまま変化しない。ここで、正極性短パル
ス５０は、時点ｔ3 でＬレベルに変化している。時点ｔ
2 から時点ｔ3 まではＴｄに満たない時間である。した
がって、時点ｔ2 からＴｄ後にＶIdがＨレベルに変化
し、第２ｐＭＯＳトランジスタ４２がオフ、第１ｎＭＯ
Ｓトランジスタ４３がオンになっても、それ以前の時点
ｔ3 で、ＶI がＬレベルに変化し、第１ｐＭＯＳトラン
ジスタ４１がオン、第２ｎＭＯＳトランジスタ４４がオ
フとなり、インバータゲート４５への高電位側電源ＶＤ
Ｄの供給路のみがオンとなっているから、ＶO はＨレベ
ルのまま変化しない。したがって、本実施例の短パルス
除去回路によれば、ＶI に混入したＴｄ以下の正極性短
パルス５０を除去することができる。
に変化すると、第１ｐＭＯＳトランジスタ４１がオフ、
第２ｎＭＯＳトランジスタ４４がオンになるが、ＶIdが
まだＬレベルのため、第２ｐＭＯＳトランジスタ４２は
オン、第１ｎＭＯＳトランジスタ４３はオフであり、Ｖ
O はＨレベルのまま変化しない。ここで、正極性短パル
ス５０は、時点ｔ3 でＬレベルに変化している。時点ｔ
2 から時点ｔ3 まではＴｄに満たない時間である。した
がって、時点ｔ2 からＴｄ後にＶIdがＨレベルに変化
し、第２ｐＭＯＳトランジスタ４２がオフ、第１ｎＭＯ
Ｓトランジスタ４３がオンになっても、それ以前の時点
ｔ3 で、ＶI がＬレベルに変化し、第１ｐＭＯＳトラン
ジスタ４１がオン、第２ｎＭＯＳトランジスタ４４がオ
フとなり、インバータゲート４５への高電位側電源ＶＤ
Ｄの供給路のみがオンとなっているから、ＶO はＨレベ
ルのまま変化しない。したがって、本実施例の短パルス
除去回路によれば、ＶI に混入したＴｄ以下の正極性短
パルス５０を除去することができる。
【００１８】次に、時点ｔ4 において、ＶI がＨレベル
に変化すると、第１ｐＭＯＳトランジスタ４１がオフ、
第２ｎＭＯＳトランジスタ４４がオンになるが、ＶIdが
まだＬレベルのため、第２ｐＭＯＳトランジスタ４２は
オン、第１ｎＭＯＳトランジスタ４３はオフであり、Ｖ
O はＨレベルのまま変化しない。ｔ4 からＴｄを経過す
ると、ＶIdがＨレベルに変化し、第２ｐＭＯＳトランジ
スタ４２がオフ、第１ｎＭＯＳトランジスタ４３がオン
し、ＶO はＬレベルに変化する。時点ｔ5 でＶ I がＬレ
ベルに変化すると、第１ｐＭＯＳトランジスタ４１がオ
ン、第２ｎＭＯＳトランジスタ４４がオフになるが、Ｖ
IdがまだＨレベルのため、第２ｐＭＯＳトランジスタ４
２はオフ、第１ｎＭＯＳトランジスタ４３はオンを継続
し、ＶOはＬレベルのまま変化しない。
に変化すると、第１ｐＭＯＳトランジスタ４１がオフ、
第２ｎＭＯＳトランジスタ４４がオンになるが、ＶIdが
まだＬレベルのため、第２ｐＭＯＳトランジスタ４２は
オン、第１ｎＭＯＳトランジスタ４３はオフであり、Ｖ
O はＨレベルのまま変化しない。ｔ4 からＴｄを経過す
ると、ＶIdがＨレベルに変化し、第２ｐＭＯＳトランジ
スタ４２がオフ、第１ｎＭＯＳトランジスタ４３がオン
し、ＶO はＬレベルに変化する。時点ｔ5 でＶ I がＬレ
ベルに変化すると、第１ｐＭＯＳトランジスタ４１がオ
ン、第２ｎＭＯＳトランジスタ４４がオフになるが、Ｖ
IdがまだＨレベルのため、第２ｐＭＯＳトランジスタ４
２はオフ、第１ｎＭＯＳトランジスタ４３はオンを継続
し、ＶOはＬレベルのまま変化しない。
【００１９】ここで、負極性短パルス５１は、時点ｔ6
でＨレベルに変化している。時点ｔ 5 から時点ｔ6 まで
はＴｄに満たない時間である。したがって、時点ｔ5 か
らＴｄ後にＶIdがＬレベルに変化し、第２ｐＭＯＳトラ
ンジスタ４２がオン、第１ｎＭＯＳトランジスタ４３が
オフになっても、それ以前の時点ｔ6 で、ＶI がＨレベ
ルに変化し、第１ｐＭＯＳトランジスタ４１がオフ、第
２ｎＭＯＳトランジスタ４４がオンとなり、インバータ
ゲート４５への低電位側電源ＶＳＳの供給路のみがオン
となっているから、ＶO はＬレベルのまま変化しない。
したがって、本実施例の短パルス除去回路によれば、Ｖ
I に混入したＴｄ以下の負極性短パルス５１も除去する
ことができる。
でＨレベルに変化している。時点ｔ 5 から時点ｔ6 まで
はＴｄに満たない時間である。したがって、時点ｔ5 か
らＴｄ後にＶIdがＬレベルに変化し、第２ｐＭＯＳトラ
ンジスタ４２がオン、第１ｎＭＯＳトランジスタ４３が
オフになっても、それ以前の時点ｔ6 で、ＶI がＨレベ
ルに変化し、第１ｐＭＯＳトランジスタ４１がオフ、第
２ｎＭＯＳトランジスタ４４がオンとなり、インバータ
ゲート４５への低電位側電源ＶＳＳの供給路のみがオン
となっているから、ＶO はＬレベルのまま変化しない。
したがって、本実施例の短パルス除去回路によれば、Ｖ
I に混入したＴｄ以下の負極性短パルス５１も除去する
ことができる。
【００２０】以上のように、本実施例によれば、遅延手
段４０の他に、四個のＭＯＳトランジスタ（第１ｐＭＯ
Ｓトランジスタ４１、第２ｐＭＯＳトランジスタ４２、
第１ｎＭＯＳトランジスタ４３及び第２ｎＭＯＳトラン
ジスタ４４）を備えるだけの簡単な構成で、正負両極性
の短パルスを除去できる回路を実現でき、冒頭の従来回
路（ＯＲゲートやＡＮＤゲートを必要とするもの）に比
べて、素子数を少なくすることができる。
段４０の他に、四個のＭＯＳトランジスタ（第１ｐＭＯ
Ｓトランジスタ４１、第２ｐＭＯＳトランジスタ４２、
第１ｎＭＯＳトランジスタ４３及び第２ｎＭＯＳトラン
ジスタ４４）を備えるだけの簡単な構成で、正負両極性
の短パルスを除去できる回路を実現でき、冒頭の従来回
路（ＯＲゲートやＡＮＤゲートを必要とするもの）に比
べて、素子数を少なくすることができる。
【００２１】ここで、正負両極性の短パルスを除去でき
る本実施例の回路は、特に、省電力性の阻害要因となる
グリッジ（glitch）除去に用いて好適である。一般に、
ＬＳＩの消費電流は、常に流れるＤＣ電流成分と動作時
のみ流れるＡＣ電流成分からなり、ＡＣ電流成分がその
うちの殆どを占める。例えば、ＣＭＯＳ論理回路のＡＣ
電流成分は、負荷容量の充放電電流が支配的である。負
荷容量をＣで表すと、このＣを充放電する際の電力Ｐ
は、次式（１）で与えられる。
る本実施例の回路は、特に、省電力性の阻害要因となる
グリッジ（glitch）除去に用いて好適である。一般に、
ＬＳＩの消費電流は、常に流れるＤＣ電流成分と動作時
のみ流れるＡＣ電流成分からなり、ＡＣ電流成分がその
うちの殆どを占める。例えば、ＣＭＯＳ論理回路のＡＣ
電流成分は、負荷容量の充放電電流が支配的である。負
荷容量をＣで表すと、このＣを充放電する際の電力Ｐ
は、次式（１）で与えられる。
【００２２】Ｐ＝Ｃ×ＶＤＤ2 ×ｆ×α ………（１） 但し、ＶＤＤ：電源電圧 ｆ：クロック周波数 α：動作率 動作率αは、１回のクロック周期あたり信号が遷移する
確率（立ち上がりと立ち下がりのペアで１回と数える）
で、クロック線自身のαは１、一般の信号のαは１以下
（但しグリッチがない場合）である。すなわち、論理ゲ
ートなどの組合せ回路とレジスタ等の順序回路からなる
一般的な論理回路では、１クロックにつき最大でも信号
が１度立ち上がり又は立ち下がるために、信号が１回上
下するにはクロック２周期を要するから、グリッチがな
ければαは０．５である。
確率（立ち上がりと立ち下がりのペアで１回と数える）
で、クロック線自身のαは１、一般の信号のαは１以下
（但しグリッチがない場合）である。すなわち、論理ゲ
ートなどの組合せ回路とレジスタ等の順序回路からなる
一般的な論理回路では、１クロックにつき最大でも信号
が１度立ち上がり又は立ち下がるために、信号が１回上
下するにはクロック２周期を要するから、グリッチがな
ければαは０．５である。
【００２３】このように、信号線に出力される信号は、
最大でもクロック２周期に１回上下すればよいが、組合
せ回路は多くの論理ゲートからなるため、論理ゲートの
遅延や配線遅延などによる不要なグリッチの発生が避け
られない。例えば、図７の２入力ＮＡＮＤゲートの第１
入力Ｉ1 が周期ｎでＬレベルからＨレベルに切り替わ
り、かつ、第２入力Ｉ2 が周期ｎでＨレベルからＬレベ
ルに切り替わる場合、出力Ｏの期待値は、周期ｎと周期
ｎ−１のいずれもＨレベルであるが、例えば、Ｉ1 とＩ
2 の遷移タイミングに時間差がある場合には、出力Ｏ
に、その時間差に相当するパルス幅のグリッチ（期待値
と異なる論理を有する短パルス）が発生する。このよう
に、組合せ回路内には、グリッチを発生する論理ゲート
が多数存在するうえ、発生したグリッチは次の段の論理
ゲートに伝搬するため、グリッチも含めたαは、正規の
信号（期待値）のみのαよりも大きくなり、場合によっ
ては２倍以上になることも少なくない。前式（１）で示
したように、負荷容量Ｃを充放電する際の電力Ｐは、動
作率αに比例する。動作率αはできるだけ小さくしなけ
ればならない。特に、バス線のような負荷容量の大きい
配線にグリッチが頻繁に乗ると、Ｃそのものが大きいた
め、電力Ｐが大幅に増えてしまうから、本実施例の短パ
ルス除去回路の適用はきわめて有用である。
最大でもクロック２周期に１回上下すればよいが、組合
せ回路は多くの論理ゲートからなるため、論理ゲートの
遅延や配線遅延などによる不要なグリッチの発生が避け
られない。例えば、図７の２入力ＮＡＮＤゲートの第１
入力Ｉ1 が周期ｎでＬレベルからＨレベルに切り替わ
り、かつ、第２入力Ｉ2 が周期ｎでＨレベルからＬレベ
ルに切り替わる場合、出力Ｏの期待値は、周期ｎと周期
ｎ−１のいずれもＨレベルであるが、例えば、Ｉ1 とＩ
2 の遷移タイミングに時間差がある場合には、出力Ｏ
に、その時間差に相当するパルス幅のグリッチ（期待値
と異なる論理を有する短パルス）が発生する。このよう
に、組合せ回路内には、グリッチを発生する論理ゲート
が多数存在するうえ、発生したグリッチは次の段の論理
ゲートに伝搬するため、グリッチも含めたαは、正規の
信号（期待値）のみのαよりも大きくなり、場合によっ
ては２倍以上になることも少なくない。前式（１）で示
したように、負荷容量Ｃを充放電する際の電力Ｐは、動
作率αに比例する。動作率αはできるだけ小さくしなけ
ればならない。特に、バス線のような負荷容量の大きい
配線にグリッチが頻繁に乗ると、Ｃそのものが大きいた
め、電力Ｐが大幅に増えてしまうから、本実施例の短パ
ルス除去回路の適用はきわめて有用である。
【００２４】なお、図４の構成を図８のように変形して
も同一の動作が得られる。すなわち、第１ｐＭＯＳトラ
ンジスタ４１と第２ｎＭＯＳトランジスタ４４のオンオ
フを遅延手段４０の出力ＶIdで制御すると共に、第２ｐ
ＭＯＳトランジスタ４２と第１ｎＭＯＳトランジスタ４
３からなるインバータゲート４５をＶI で駆動してもよ
い。
も同一の動作が得られる。すなわち、第１ｐＭＯＳトラ
ンジスタ４１と第２ｎＭＯＳトランジスタ４４のオンオ
フを遅延手段４０の出力ＶIdで制御すると共に、第２ｐ
ＭＯＳトランジスタ４２と第１ｎＭＯＳトランジスタ４
３からなるインバータゲート４５をＶI で駆動してもよ
い。
【００２５】また、図９に示すように、図４（若しくは
図８）の構成の短パルス除去回路の出力に、二つのイン
バータゲート６０、６１をたすき掛けにしたフリップフ
ロップ６２を接続するは望ましい改良である。図４（若
しくは図８）の構成では、第１ｐＭＯＳトランジスタ４
１と第１ｎＭＯＳトランジスタ４３が共にオフとなる
時、及び、第２ｐＭＯＳトランジスタ４２と第２ｎＭＯ
Ｓ４４が共にオフとなる時のＶO の論理レベルを寄生容
量に保持させていた。第１ｐＭＯＳトランジスタ４１と
第１ｎＭＯＳトランジスタ４３が共にオフとなる期間、
及び、第２ｐＭＯＳトランジスタ４２と第２ｎＭＯＳ４
４が共にオフとなる期間は、Ｔｄ以下のごく一瞬であ
り、寄生容量による保持動作でも支障ないが、回路動作
の安定化の観点からは、フリップフロップ６２による保
持動作とした方が望ましい。
図８）の構成の短パルス除去回路の出力に、二つのイン
バータゲート６０、６１をたすき掛けにしたフリップフ
ロップ６２を接続するは望ましい改良である。図４（若
しくは図８）の構成では、第１ｐＭＯＳトランジスタ４
１と第１ｎＭＯＳトランジスタ４３が共にオフとなる
時、及び、第２ｐＭＯＳトランジスタ４２と第２ｎＭＯ
Ｓ４４が共にオフとなる時のＶO の論理レベルを寄生容
量に保持させていた。第１ｐＭＯＳトランジスタ４１と
第１ｎＭＯＳトランジスタ４３が共にオフとなる期間、
及び、第２ｐＭＯＳトランジスタ４２と第２ｎＭＯＳ４
４が共にオフとなる期間は、Ｔｄ以下のごく一瞬であ
り、寄生容量による保持動作でも支障ないが、回路動作
の安定化の観点からは、フリップフロップ６２による保
持動作とした方が望ましい。
【００２６】なお、図９の例では、フリップフロップ６
２を通してＶO を取り出しているため、正規の信号に対
してはトゥルーバッファ（ノンインバートバッファ）と
して機能するが、図４（若しくは図８）の構成のような
インバータとして機能させるには、図１０に示すよう
に、フリップフロップ６２′の入力だけをＶO に接続す
ればよい。
２を通してＶO を取り出しているため、正規の信号に対
してはトゥルーバッファ（ノンインバートバッファ）と
して機能するが、図４（若しくは図８）の構成のような
インバータとして機能させるには、図１０に示すよう
に、フリップフロップ６２′の入力だけをＶO に接続す
ればよい。
【００２７】
【発明の効果】請求項１記載の短パルス除去回路によれ
ば、入力信号ＶI に混入したパルス幅Ｔｄ以下の正極性
パルスを除去できる。請求項２記載の短パルス除去回路
によれば、入力信号ＶI に混入したパルス幅Ｔｄ以下の
負極性パルスを除去できる。
ば、入力信号ＶI に混入したパルス幅Ｔｄ以下の正極性
パルスを除去できる。請求項２記載の短パルス除去回路
によれば、入力信号ＶI に混入したパルス幅Ｔｄ以下の
負極性パルスを除去できる。
【００２８】請求項３又は４記載の短パルス除去回路に
よれば、入力信号ＶI に混入したパルス幅Ｔｄ以下の正
負両極性パルスを除去できる。請求項５記載の短パルス
除去回路によれば、インバータゲートの出力論理をフリ
ップフロップに保持でき、動作安定性を向上できる。
よれば、入力信号ＶI に混入したパルス幅Ｔｄ以下の正
負両極性パルスを除去できる。請求項５記載の短パルス
除去回路によれば、インバータゲートの出力論理をフリ
ップフロップに保持でき、動作安定性を向上できる。
【図１】請求項１記載の発明の原理図である。
【図２】請求項２記載の発明の原理図である。
【図３】請求項３記載の発明の原理図である。
【図４】一実施例の構成図である。
【図５】一実施例の遅延手段の構成図である。
【図６】一実施例の動作波形図である。
【図７】グリッチを説明するための論理ゲート図及びそ
の動作波形図である。
の動作波形図である。
【図８】一実施例の変形態様図である。
【図９】一実施例のフリップフロップを含む構成図であ
る。
る。
【図１０】一実施例のフリップフロップを含む他の構成
図である。
図である。
【図１１】従来例の構成図である。
ＶI ：入力信号 ＶＤＤ：高電位側電源 ＶＳＳ：低電位側電源 １０：遅延手段 １１：インバータゲート １２：ｎＭＯＳトランジスタ ２０：遅延手段 ２１：インバータゲート ２２：ｐＭＯＳトランジスタ ３０：遅延手段 ３１：インバータゲート ３２：ｎＭＯＳトランジスタ ３３：ｐＭＯＳトランジスタ ４０：遅延手段 ４１：第１ｐＭＯＳトランジスタ（ｐＭＯＳトランジス
タ） ４２：第２ｐＭＯＳトランジスタ（ｐＭＯＳトランジス
タ） ４３：第１ｎＭＯＳトランジスタ（ｎＭＯＳトランジス
タ） ４４：第２ｎＭＯＳトランジスタ（ｎＭＯＳトランジス
タ） ４５：インバータゲート ６２：フリップフロップ ６２′：フリップフロップ
タ） ４２：第２ｐＭＯＳトランジスタ（ｐＭＯＳトランジス
タ） ４３：第１ｎＭＯＳトランジスタ（ｎＭＯＳトランジス
タ） ４４：第２ｎＭＯＳトランジスタ（ｎＭＯＳトランジス
タ） ４５：インバータゲート ６２：フリップフロップ ６２′：フリップフロップ
Claims (5)
- 【請求項１】入力信号を遅延する遅延手段と、該遅延手
段の出力によって駆動されるインバータゲートと、該イ
ンバータゲートへの低電位側電源の供給をオンオフする
ｎＭＯＳトランジスタとを有し、前記ｎＭＯＳトランジ
スタのオンオフを前記入力信号で制御することを特徴と
する短パルス除去回路。 - 【請求項２】入力信号を遅延する遅延手段と、該遅延手
段の出力によって駆動されるインバータゲートと、該イ
ンバータゲートへの高電位側電源の供給をオンオフする
ｐＭＯＳトランジスタとを有し、前記ｐＭＯＳトランジ
スタのオンオフを前記入力信号で制御することを特徴と
する短パルス除去回路。 - 【請求項３】入力信号を遅延する遅延手段と、該遅延手
段の出力によって駆動されるインバータゲートと、該イ
ンバータゲートへの低電位側電源の供給をオンオフする
ｎＭＯＳトランジスタと、該インバータゲートへの高電
位側電源の供給をオンオフするｐＭＯＳトランジスタと
を有し、前記ｎＭＯＳトランジスタ及びｐＭＯＳトラン
ジスタのオンオフを前記入力信号で制御することを特徴
とする短パルス除去回路。 - 【請求項４】入力信号を遅延する遅延手段と、該入力信
号によって駆動されるインバータゲートと、該インバー
タゲートへの低電位側電源の供給をオンオフするｎＭＯ
Ｓトランジスタと、該インバータゲートへの高電位側電
源の供給をオンオフするｐＭＯＳトランジスタとを有
し、前記ｎＭＯＳトランジスタ及びｐＭＯＳトランジス
タのオンオフを前記遅延手段の出力で制御することを特
徴とする短パルス除去回路。 - 【請求項５】インバータゲートの出力にフリップフロッ
プを接続したことを特徴とする請求項１、２、３又は４
記載の短パルス除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230828A JPH0983317A (ja) | 1995-09-08 | 1995-09-08 | 短パルス除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7230828A JPH0983317A (ja) | 1995-09-08 | 1995-09-08 | 短パルス除去回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0983317A true JPH0983317A (ja) | 1997-03-28 |
Family
ID=16913919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7230828A Withdrawn JPH0983317A (ja) | 1995-09-08 | 1995-09-08 | 短パルス除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0983317A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008136192A (ja) * | 2006-10-27 | 2008-06-12 | Honeywell Internatl Inc | Ｓｅｔ耐性レジスタ |
| JP2009130441A (ja) * | 2007-11-20 | 2009-06-11 | Fujitsu Microelectronics Ltd | データ保持回路 |
| JP2012195778A (ja) * | 2011-03-16 | 2012-10-11 | Ricoh Co Ltd | Ｅｓｄ保護回路 |
| US10929321B2 (en) | 2015-12-16 | 2021-02-23 | Sony Corporation | Communication apparatus, communication method, program, and communication system with avoidance of false detection of signal level changes |
-
1995
- 1995-09-08 JP JP7230828A patent/JPH0983317A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008136192A (ja) * | 2006-10-27 | 2008-06-12 | Honeywell Internatl Inc | Ｓｅｔ耐性レジスタ |
| JP2009130441A (ja) * | 2007-11-20 | 2009-06-11 | Fujitsu Microelectronics Ltd | データ保持回路 |
| JP2012195778A (ja) * | 2011-03-16 | 2012-10-11 | Ricoh Co Ltd | Ｅｓｄ保護回路 |
| US10929321B2 (en) | 2015-12-16 | 2021-02-23 | Sony Corporation | Communication apparatus, communication method, program, and communication system with avoidance of false detection of signal level changes |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021203 |