JPS61126818A - 出力バツフア駆動回路 - Google Patents

出力バツフア駆動回路

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Publication number
JPS61126818A
JPS61126818A JP59247200A JP24720084A JPS61126818A JP S61126818 A JPS61126818 A JP S61126818A JP 59247200 A JP59247200 A JP 59247200A JP 24720084 A JP24720084 A JP 24720084A JP S61126818 A JPS61126818 A JP S61126818A
Authority
JP
Japan
Prior art keywords
signal
gate
gates
inverter
input
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP59247200A
Other languages
English (en)
Inventor
Kotaro Hirota
広田 幸太郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Pioneer Corp
Original Assignee
Pioneer Electronic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Pioneer Electronic Corp filed Critical Pioneer Electronic Corp
Priority to JP59247200A priority Critical patent/JPS61126818A/ja
Publication of JPS61126818A publication Critical patent/JPS61126818A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008Arrangements for reducing power consumption
    • H03K19/0013Arrangements for reducing power consumption in field effect transistor circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 LL1 本発明は出力バッファ駆動回路に関し、特に互いに導電
型の異なる電界効果(C−MOS) トランジスタを用
いたインバータ型式の出力バッフ7回路を駆動する駆動
回路に関するものである。
背景技術 通常C−MO8集積回路装置の出力段は第1図に示す如
き構成となっている。すなわち、図示せぬC−MO8論
理回路からの論理出力信号INは、インバータゲート1
及び2を介して最終段のインバータゲート3へ入力され
ており、この最終段ゲート3の出力によって集積回路チ
ップの出力パッド4へ供給されている。尚、インバータ
ゲートの数は図示の例に限定されるものではない。
この場合、最終段ゲート3は、大なる負荷容量に対して
も充分に早い速度でスイッチング駆動可能な様に占有面
積が極めて大きなC−MOS トランジスタにて構成さ
れている。
ここで、当該ゲート3゛の構成は周知の如く第2図に示
す構成となっており、電源+VDDとアースとの間にお
いてNチャンネルトランジスタ21とPチャンネルトラ
ンジスタ22とが直列接続され、両トランジスタのゲー
トが共通接続されて入力信号が印加されている。これ等
トランジスタ21.22の集積回路チップ上における占
有面積は上述の如く非常に大きくされており、よって、
入力信号のレベル遷移時に瞬間的ではあるが、両トラン
ジスタを貫通して大電流が流れることになる。
この様子が第3図に示されており、曲線31がゲート3
の入出力特性であり、曲線32が入力対貫通電流特性で
ある。
従って、かかる出力バッフ7回路を多数使用する大規模
C−MO8回路においては、消費電力の層大、電源やグ
ランドインピーダンスに起因する回路動作の不安定性を
招来するここととなる欠点がある。
1玉m 本発明は従来のものの上記欠点を除去すべくなされたも
のであって、その目的とするところは、最終段のインバ
ータバッファの状態遷移時における貫通電流をなくして
消費電力を低減するようにした出力バッファ駆動回路を
提供することにある。
本発明によるC−MO8O8出力バフフッの駆動回路は
、入力信号のレベル遷移に応答して互に所定時間差を有
して夫々レベル遷移する一対の駆動信号を発生する手段
を設け、この一対の駆動信号によって一対のC−MOS
 トランジスタを夫々駆動するようにしたことを特徴と
する。
以下、図面を用いて本発明の詳細な説明する。
第4図は本発明の実施例の回路図であり、第1図及び第
2図と同等部分は同一符号により示している。図におい
て、入力信号Aは直接及びインバータ11を介して夫々
ラッチ回路の2人力となっている。このラッチ回路は図
示する如く、2個のノアゲート5.8と、4個のインバ
ータゲート6゜7.9.10からなっている。ノアゲー
ト5の出力はゲート6.7を介して信号Bとなってノア
ゲート8の1人力となると共にトランジスタ21の駆動
入力となる。
ノアゲート8の出力はゲート9により反転され信号りと
なり、この信号りはゲート10の入力となると共にトラ
ンジスタ22の駆動入力となる。
ゲート10の出力Cはノアゲート5の1人力となってい
る。
ゲート6.7及び9,1oはラッチ用遅延素子を構成す
ると共に、最終段インバータ3の中間バッファを構成し
ているものである。これ等ゲート6.7.9.10の遅
延機能によって、入力信号のレベル遷移時における両ト
ランジスタの同時オン状態をなくすようにして貫通1流
を防止しているのである。
第5図(A)〜(D)に第4図の回路の各部信号A−D
のタイミング波形を夫々対応して示している。ラッチ回
路の出力である信号8.0は、ラッチ回路の動作から明
白な様に互いに逆相でかつ重なり合いのない信号となる
。信号Bの立下がりから信号Cの立上がりまでの遅延は
ゲート3個分くゲート8〜10)であり、信号Cの立下
がりから信号Bの立上がりまでの遅延は同様にゲート3
個分(ゲート5〜7)となる。また信号りは信号Bと同
相であり、信号Bの立下がりから信号りの立下がりまで
の遅延は2ゲ一ト分であり、信号りの立上がりから信号
Bの立上がりまでの遅延は4ゲ一ト分となり、よって、
第5図(E)に示す様なトランジスタのオンオフ状態が
得られることになる。すなわち、入力信号Aのレベル遷
移時において必ず両トランジスタが同時にオフとなって
いる期間(図の斜線で示す)が存在するので貫通電流が
防止可能となるのである。
発明の効果 本発明によれば、C−MOSインバータバッファの最終
段インバータの駆動信号を、ラッチ回路と遅延用ゲート
を使用して生成して入力信号のレベル遷移時に両トラン
ジスタが同時にオフとなる期間を強制的に得るようにし
たので、電源と接地間の過大電流を防止できることにな
り、よって消費電力の低減が可能となる。特に大規模C
−MO8集積回路に適しているものである。
【図面の簡単な説明】 第1図は従来のC−MOSバッファの回路例を示す図、
第2図はC−MOSバッファの具体的回路図、第3図は
第2図の回路の動作特性を示す図、第4図は本発明の実
施例の回路図、第5図は第4図の回路の各部動作波形図
である。 主要部分の符号の説明 5.8・・・・・・ノアゲート 5,6.7,9,10.11・・・・・・インバータゲ
ート

Claims (1)

    【特許請求の範囲】
  1. 互いに導電型の異なる一対の電界効果トランジスタを用
    いたインバータ型式の出力バッファを駆動する駆動回路
    であって、入力信号のレベル遷移に応答して互に所定時
    間差を有して夫々レベル遷移する一対の駆動信号を発生
    する手段を設け、この一対の駆動信号によって前記一対
    の電界効果トランジスタを夫々駆動するようにしたこと
    を特徴とする出力バッファ駆動回路。
JP59247200A 1984-11-22 1984-11-22 出力バツフア駆動回路 Pending JPS61126818A (ja)

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JP59247200A JPS61126818A (ja) 1984-11-22 1984-11-22 出力バツフア駆動回路

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JPS61126818A true JPS61126818A (ja) 1986-06-14

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ID=17159936

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63132523A (ja) * 1986-08-29 1988-06-04 テキサス インスツルメンツ インコ−ポレイテツド 集積回路
EP0811978A1 (en) * 1996-06-03 1997-12-10 Texas Instruments Incorporated Output buffer for dynamic random access memories
US5831450A (en) * 1995-06-01 1998-11-03 Texas Instruments Incorporated System for improved response time output buffer unit having individual stages for signal generation and buffering and output stage applying signal determined by input signal

Cited By (3)

* Cited by examiner, † Cited by third party
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JPS63132523A (ja) * 1986-08-29 1988-06-04 テキサス インスツルメンツ インコ−ポレイテツド 集積回路
US5831450A (en) * 1995-06-01 1998-11-03 Texas Instruments Incorporated System for improved response time output buffer unit having individual stages for signal generation and buffering and output stage applying signal determined by input signal
EP0811978A1 (en) * 1996-06-03 1997-12-10 Texas Instruments Incorporated Output buffer for dynamic random access memories

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