JP2747102B2 - １／２バイアスｌｃｄコモン信号発生回路 - Google Patents
１／２バイアスｌｃｄコモン信号発生回路Info
- Publication number
- JP2747102B2 JP2747102B2 JP2272754A JP27275490A JP2747102B2 JP 2747102 B2 JP2747102 B2 JP 2747102B2 JP 2272754 A JP2272754 A JP 2272754A JP 27275490 A JP27275490 A JP 27275490A JP 2747102 B2 JP2747102 B2 JP 2747102B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- output
- terminal
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は1/2バイアスLCDコモン信号発生回路に関し、
電子ディスプレイデバイスの一種LCD表示駆動回路に関
する。
電子ディスプレイデバイスの一種LCD表示駆動回路に関
する。
従来のこの種の1/2バイアスLCDコモン信号発生回路
は、第２図（ａ）の構成となっており、第２図（ｂ）に
示す波形図に従って動作する。すなわち、入力（フレー
ム）信号FL1は出力端子OUTの出力電圧をＶDDかGNDか切
替える信号、入力（電位制御）信号CM1は出力端子OUTの
出力電圧を1/2VDDに制御する信号、入力（電流制御）信
号CM0はLCDパネルへの突入電流対策のため電圧切替時に
出力端子OUTの出力電流を増加させる信号、信号CUTは表
示をさせない時の信号であり、所定出力電位を必要とす
る時に各信号が出力される。この回路は、Ｐ−MOSトラ
ンジスタ1,2,N−MOSトランジスタ3,4がクロックドイン
バータであり、Ｐ−MOSトランジスタ5,N−MOSトランジ
スタ６がトランスファゲートTRFである。
は、第２図（ａ）の構成となっており、第２図（ｂ）に
示す波形図に従って動作する。すなわち、入力（フレー
ム）信号FL1は出力端子OUTの出力電圧をＶDDかGNDか切
替える信号、入力（電位制御）信号CM1は出力端子OUTの
出力電圧を1/2VDDに制御する信号、入力（電流制御）信
号CM0はLCDパネルへの突入電流対策のため電圧切替時に
出力端子OUTの出力電流を増加させる信号、信号CUTは表
示をさせない時の信号であり、所定出力電位を必要とす
る時に各信号が出力される。この回路は、Ｐ−MOSトラ
ンジスタ1,2,N−MOSトランジスタ3,4がクロックドイン
バータであり、Ｐ−MOSトランジスタ5,N−MOSトランジ
スタ６がトランスファゲートTRFである。
この回路の動作としては入力信号FL1がHIGHレベルの
間、MOSトランジスタ１が非導通（OFF）、MOSトランジ
スタ４が導通（ON）状態となり、入力信号CM1が低（LO
W）レベルの時、MOSトランジスタ２がON,MOSトランジス
タ３がONして、接地（GND）に対する出力OUTのインピー
ダンスが下がり、出力OUTの出力レベルはGNDとなる 次に入力信号CM1が高（HIGH）レベルになると、トラ
ンスファーゲートを構成するMOSトランジスタ５がON,MO
Sトランジスタ６がONして、抵抗７による1/2VDDと入力
信号CM0とに同期して、1/2VDDを発生される抵抗８の合
成出力が、出力OUTに発生する。次に入力信号FL1が低
（OFF）レベルの時の入力信号CM1がLOWレベルの時、MOS
トランジスタ１がON,MOSトランジスタ２がON,MOSトラン
ジスタ３がOFF,MOSトランジスタ４がOFF,MOSトランジス
タ５と６がOFFして、出力OUTとVDDのインピーダンスが
低下して、出力OUTにはVDDが出力される。次に入力信号
CM1がHIGHレベルになると、MOSトランジスタ１がON,MOS
トランジスタ２がOFF,MOSトランジスタ３がOFF,MOSトラ
ンジスタ４がOFFで、MOSトランジスタ５と６がONして、
抵抗７による1/2VDDと入力信号CM0とに同期して、1/2VD
Dを発生させる抵抗８の合成出力が出力OUTに発生する。
間、MOSトランジスタ１が非導通（OFF）、MOSトランジ
スタ４が導通（ON）状態となり、入力信号CM1が低（LO
W）レベルの時、MOSトランジスタ２がON,MOSトランジス
タ３がONして、接地（GND）に対する出力OUTのインピー
ダンスが下がり、出力OUTの出力レベルはGNDとなる 次に入力信号CM1が高（HIGH）レベルになると、トラ
ンスファーゲートを構成するMOSトランジスタ５がON,MO
Sトランジスタ６がONして、抵抗７による1/2VDDと入力
信号CM0とに同期して、1/2VDDを発生される抵抗８の合
成出力が、出力OUTに発生する。次に入力信号FL1が低
（OFF）レベルの時の入力信号CM1がLOWレベルの時、MOS
トランジスタ１がON,MOSトランジスタ２がON,MOSトラン
ジスタ３がOFF,MOSトランジスタ４がOFF,MOSトランジス
タ５と６がOFFして、出力OUTとVDDのインピーダンスが
低下して、出力OUTにはVDDが出力される。次に入力信号
CM1がHIGHレベルになると、MOSトランジスタ１がON,MOS
トランジスタ２がOFF,MOSトランジスタ３がOFF,MOSトラ
ンジスタ４がOFFで、MOSトランジスタ５と６がONして、
抵抗７による1/2VDDと入力信号CM0とに同期して、1/2VD
Dを発生させる抵抗８の合成出力が出力OUTに発生する。
前述した従来の1/2バイアスLCDコモン信号発生回路
は、拡散抵抗によるVDDの分圧を行い、VDDの1/2を得て
いるので、消費電流を少なくする為に抵抗値を大きくす
ると、拡散抵抗による面積が大きくなり、ICチップ面積
が増加し、逆に拡散抵抗面積を小さくすると消費電流が
増加するという欠点があった。
は、拡散抵抗によるVDDの分圧を行い、VDDの1/2を得て
いるので、消費電流を少なくする為に抵抗値を大きくす
ると、拡散抵抗による面積が大きくなり、ICチップ面積
が増加し、逆に拡散抵抗面積を小さくすると消費電流が
増加するという欠点があった。
本発明の目的は、前記欠点を解決し、消費電流を低く
抑え、かつ拡散抵抗面積が小さくて済むようにした1/2
バイアスLCDコモン信号発生回路を提供することにあ
る。
抑え、かつ拡散抵抗面積が小さくて済むようにした1/2
バイアスLCDコモン信号発生回路を提供することにあ
る。
本発明の構成は、LCDへの制御された電圧供給を行う
出力端子を有する1/2バイアスLCDコモン信号発生回路に
おいて、電圧制御を行う第１の信号により制御されて出
力電圧を電源電圧の1/2にして出力すると共に入出力間
にフレーム信号である第２の信号の入力端と前記出力端
子とを接続したトランスファゲートと、前記第２の信号
の入力端を第１の入力とし出力電力を制御する第３の信
号を第２の入力とし前記出力端子を出力端としたクロッ
クドインバータと、このクロックドインバータと並列に
電源端子と前記出力端子と接地端子との間に接続され各
ゲートに電流制御を行う第４の信号を前記第３の信号と
共に供給されたそれぞれ対応する導電型のMOSトランジ
スタとを備えることを特徴とする。
出力端子を有する1/2バイアスLCDコモン信号発生回路に
おいて、電圧制御を行う第１の信号により制御されて出
力電圧を電源電圧の1/2にして出力すると共に入出力間
にフレーム信号である第２の信号の入力端と前記出力端
子とを接続したトランスファゲートと、前記第２の信号
の入力端を第１の入力とし出力電力を制御する第３の信
号を第２の入力とし前記出力端子を出力端としたクロッ
クドインバータと、このクロックドインバータと並列に
電源端子と前記出力端子と接地端子との間に接続され各
ゲートに電流制御を行う第４の信号を前記第３の信号と
共に供給されたそれぞれ対応する導電型のMOSトランジ
スタとを備えることを特徴とする。
次に本発明について図面を参照して説明する。
第１図（ａ）は本発明の一実施例の1/2バイアスLCDコ
モン信号発生器の回路図である。第１図（ｂ）は第１図
（ａ）の回路の動作を示すタイミング図である。
モン信号発生器の回路図である。第１図（ｂ）は第１図
（ａ）の回路の動作を示すタイミング図である。
第１図（ａ），（ｂ）において、本実施例は、インバ
ータ10,11,13,14と、２入力NANDゲート12と、Ｐチャネ
ルMOSトランジスタP1,P2,P3と、ＮチャネルMOSトランジ
スタN1,N2,N3と、出力OUT端子と、トランスファーゲー
トTRFとを備え、クロックドインバータ（トランジスタP
2,3,N2,3）とトランスファゲートTRFと従来例と同様で
あり、入力信号CUT,CM0,FL1,CM1が入力されている。入
力信号CM1は中間電圧制御用信号で、この信号CM1がHIGH
の時、接続点S1,S2が短絡されて中間電圧が発生する。
この時信号FL1も接続点S2に接続されるが、信号FL1を出
力する回路よりトランジスタP1〜P3の駆動能力が高いの
で、その動作に影響しない。
ータ10,11,13,14と、２入力NANDゲート12と、Ｐチャネ
ルMOSトランジスタP1,P2,P3と、ＮチャネルMOSトランジ
スタN1,N2,N3と、出力OUT端子と、トランスファーゲー
トTRFとを備え、クロックドインバータ（トランジスタP
2,3,N2,3）とトランスファゲートTRFと従来例と同様で
あり、入力信号CUT,CM0,FL1,CM1が入力されている。入
力信号CM1は中間電圧制御用信号で、この信号CM1がHIGH
の時、接続点S1,S2が短絡されて中間電圧が発生する。
この時信号FL1も接続点S2に接続されるが、信号FL1を出
力する回路よりトランジスタP1〜P3の駆動能力が高いの
で、その動作に影響しない。
また信号CM0がHIGHになると出力電流を増加させる
が、CM1がHIGHの区間で入力信号CM0がHIGHになると、電
流がMOSトランジスタP1,P2,P3のオン（ON）抵抗の比に
より増加する。これは、LCDパネルの負荷をおさえるた
めに使用される。トランジスタのオン抵抗の比は、P1:P
2:P3＝N1:N2:N3であり、この比率は任意の値に調整可能
である。入力信号FL1は中間電圧以外の＋電源電圧及び
−電源電圧の値を制御するもので、入力信号CM1がLOWの
時に、トランスファゲートTRFがオフとなり、接続点S1,
S2間が遮断され、信号FL1が入力され、この信号FL1がト
ランジスタP3,N2により反転され出力される。すなわ
ち、信号FL1がLOWの時に端子OUTに＋電源電圧ＶDDが出
力され、信号FL1がHIGHの時に端子OUTに−電源電圧GND
が出力される。
が、CM1がHIGHの区間で入力信号CM0がHIGHになると、電
流がMOSトランジスタP1,P2,P3のオン（ON）抵抗の比に
より増加する。これは、LCDパネルの負荷をおさえるた
めに使用される。トランジスタのオン抵抗の比は、P1:P
2:P3＝N1:N2:N3であり、この比率は任意の値に調整可能
である。入力信号FL1は中間電圧以外の＋電源電圧及び
−電源電圧の値を制御するもので、入力信号CM1がLOWの
時に、トランスファゲートTRFがオフとなり、接続点S1,
S2間が遮断され、信号FL1が入力され、この信号FL1がト
ランジスタP3,N2により反転され出力される。すなわ
ち、信号FL1がLOWの時に端子OUTに＋電源電圧ＶDDが出
力され、信号FL1がHIGHの時に端子OUTに−電源電圧GND
が出力される。
また信号CUTによりトランジスタP2,N3が制御され、出
力OUTが表示OFF時のスタンバイ電流をなくす為に使用さ
れる。
力OUTが表示OFF時のスタンバイ電流をなくす為に使用さ
れる。
以上説明したように、本発明は、クロックドインバー
タと、その入出力を短絡させる為のトランスファーゲー
ト．及びトランスファーゲートの制御用論理ゲートを有
しているから、拡散抵抗を使用する事なく、1/2VDDを得
る用にする事により、ICのチップ面積を減少させ、制御
信号により電流をカットして、低消費電力を実現できる
効果がある。
タと、その入出力を短絡させる為のトランスファーゲー
ト．及びトランスファーゲートの制御用論理ゲートを有
しているから、拡散抵抗を使用する事なく、1/2VDDを得
る用にする事により、ICのチップ面積を減少させ、制御
信号により電流をカットして、低消費電力を実現できる
効果がある。
第１図（ａ）は本発明の一実施例の1/2バイアスLCDコモ
ン信号発生回路の回路図、第１図（ｂ）は第１図（ａ）
のタイミング図、第２図（ａ）は従来の回路図、第２図
（ｂ）は第２図（ａ）の従来回路のタイミング図であ
る。 1,2,6,P1,P2,P3……ＰチャネルMOSトランジスタ、3,4,
5,N1,N2,N3……ＮチャネルMOSトランジスタ、7,8……拡
散抵抗、S1,S2……接続点、TRF……帰還用トランスファ
ーゲート、FL1……フレーム信号、CM1……電位制御用信
号、CM0……電流制御用信号、OUT……コモン出力端子。
ン信号発生回路の回路図、第１図（ｂ）は第１図（ａ）
のタイミング図、第２図（ａ）は従来の回路図、第２図
（ｂ）は第２図（ａ）の従来回路のタイミング図であ
る。 1,2,6,P1,P2,P3……ＰチャネルMOSトランジスタ、3,4,
5,N1,N2,N3……ＮチャネルMOSトランジスタ、7,8……拡
散抵抗、S1,S2……接続点、TRF……帰還用トランスファ
ーゲート、FL1……フレーム信号、CM1……電位制御用信
号、CM0……電流制御用信号、OUT……コモン出力端子。
Claims (1)
- 【請求項１】LCDへの制御された電圧供給を行う出力端
子を有する1/2バイアスLCDコモン信号発生回路におい
て、電圧制御を行う第１の信号により制御されて出力電
圧を電源電圧の1/2にして出力すると共に入出力間にフ
レーム信号である第２の信号の入力端と前記出力端子と
を接続したトランスファゲートと、前記第２の信号の入
力端を第１の入力とし出力電力を制御する第３の信号を
第２の入力とい前記出力端子を出力端としたクロックド
インバータと、このクロックドインバータと並列に電源
端子と前記出力端子と接地端子との間に接続され各ゲー
トに電流制御を行う第４の信号を前記第３の信号と共に
供給されたそれぞれ対応する導電型のMOSトランジスタ
とを備えることを特徴とする1/2バイアスLCDコモン信号
発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272754A JP2747102B2 (ja) | 1990-10-11 | 1990-10-11 | １／２バイアスｌｃｄコモン信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2272754A JP2747102B2 (ja) | 1990-10-11 | 1990-10-11 | １／２バイアスｌｃｄコモン信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04147211A JPH04147211A (ja) | 1992-05-20 |
| JP2747102B2 true JP2747102B2 (ja) | 1998-05-06 |
Family
ID=17518289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2272754A Expired - Lifetime JP2747102B2 (ja) | 1990-10-11 | 1990-10-11 | １／２バイアスｌｃｄコモン信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747102B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5573092A (en) * | 1978-11-27 | 1980-06-02 | Tokyo Shibaura Electric Co | Display driving circuit for liquid crystal display unit |
-
1990
- 1990-10-11 JP JP2272754A patent/JP2747102B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04147211A (ja) | 1992-05-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616142B2 (ja) | 出力回路 | |
| JPS58215827A (ja) | 論理回路 | |
| US5013937A (en) | Complementary output circuit for logic circuit | |
| JPH10322192A (ja) | レベル変換回路 | |
| JPH0514167A (ja) | 出力ドライバ回路 | |
| JPH10209848A (ja) | Ｉｃチップの出力回路 | |
| JPH0248909B2 (ja) | ||
| JP2543248B2 (ja) | ＢｉＣＭＯＳフルスィング駆動回路 | |
| JP2747102B2 (ja) | １／２バイアスｌｃｄコモン信号発生回路 | |
| JPH0677804A (ja) | 出力回路 | |
| JP2838765B2 (ja) | 負荷の駆動回路 | |
| JPH0685497B2 (ja) | 半導体集積回路 | |
| JPH04117716A (ja) | 出力回路 | |
| JPH0546113A (ja) | 半導体集積回路 | |
| JP3066645B2 (ja) | 半導体装置 | |
| JP3843720B2 (ja) | 定電圧出力装置 | |
| JP3612991B2 (ja) | 出力バッファ回路 | |
| JPS61126818A (ja) | 出力バツフア駆動回路 | |
| JPH03258115A (ja) | インバータ回路装置 | |
| JP2858503B2 (ja) | Ｍｏｓ型半導体集積回路 | |
| JP2855796B2 (ja) | 半導体出力回路 | |
| JP2697024B2 (ja) | 出力回路 | |
| JPH0983338A (ja) | 半導体装置 | |
| JP3665560B2 (ja) | 半導体集積回路 | |
| JP2699496B2 (ja) | 出力回路 |