JP2855796B2 - 半導体出力回路 - Google Patents
半導体出力回路Info
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- JP2855796B2 JP2855796B2 JP2151053A JP15105390A JP2855796B2 JP 2855796 B2 JP2855796 B2 JP 2855796B2 JP 2151053 A JP2151053 A JP 2151053A JP 15105390 A JP15105390 A JP 15105390A JP 2855796 B2 JP2855796 B2 JP 2855796B2
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- Japan
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- output
- circuit
- channel
- ecl
- bipolar transistor
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はECL（Emitter Coupled Logic）論理レベルの
信号出力を行う半導体出力回路に関するものである。
信号出力を行う半導体出力回路に関するものである。
近年の半導体回路においては、１つのチップ上にバイ
ポーラ素子とCMOS素子を混在させて、それぞれの特徴を
合わせもつBi−CMOS回路が多用されるようになってき
た。
ポーラ素子とCMOS素子を混在させて、それぞれの特徴を
合わせもつBi−CMOS回路が多用されるようになってき
た。
このようなBi−CMOS回路においては、高速動作可能な
ECL（Emitter Coupled Logic）回路と、低消費電力のCM
OS回路を組み合わせることによって、高速かつ低消費電
力の論理回路を実現することができる。このような、Bi
−CMOS素子によるLSIのうち高速なものは、ボード上で
のLSI間の高速信号伝般をおこなうために、入出力イン
ターフェースにECLレベル（ハイレベルは、VCC（電源電
圧）−0.8V程度、ロウレベルは、VCC−1.6V程度）を用
いるものが多い。一方、チップの内部回路は、消費電流
を抑えるために、CMOSレベル（ハイレベルは、VCC（電
源電圧）程度、ロウレベルは、Vee程度）で動作するも
のが多い。よって、このようなチップの入出力インター
フェース部には、入力部でECL−CMOS、出力部ではCMOS
−ECLの論理レベル変換が必要となる。
ECL（Emitter Coupled Logic）回路と、低消費電力のCM
OS回路を組み合わせることによって、高速かつ低消費電
力の論理回路を実現することができる。このような、Bi
−CMOS素子によるLSIのうち高速なものは、ボード上で
のLSI間の高速信号伝般をおこなうために、入出力イン
ターフェースにECLレベル（ハイレベルは、VCC（電源電
圧）−0.8V程度、ロウレベルは、VCC−1.6V程度）を用
いるものが多い。一方、チップの内部回路は、消費電流
を抑えるために、CMOSレベル（ハイレベルは、VCC（電
源電圧）程度、ロウレベルは、Vee程度）で動作するも
のが多い。よって、このようなチップの入出力インター
フェース部には、入力部でECL−CMOS、出力部ではCMOS
−ECLの論理レベル変換が必要となる。
ECLレベルによる入出力インターフェース部には、生
駒、市瀬著、近代科学社刊の“バイポーラ集積回路"100
頁に示されるような従来型の電流切り替え型論理回路が
用いられている。それを利用した、ECLの出力バッファ
回路の従来例を第５図に示す。同図の回路は、CMOSレベ
ルの信号INに対して、CMOS−ECLのレベル変換を行い、
電流切り替え型論理回路によって、出力バイポーラトラ
ンジスタ１を駆動する。
駒、市瀬著、近代科学社刊の“バイポーラ集積回路"100
頁に示されるような従来型の電流切り替え型論理回路が
用いられている。それを利用した、ECLの出力バッファ
回路の従来例を第５図に示す。同図の回路は、CMOSレベ
ルの信号INに対して、CMOS−ECLのレベル変換を行い、
電流切り替え型論理回路によって、出力バイポーラトラ
ンジスタ１を駆動する。
第５図に示す従来回路においては、CMOS−ECLのレベ
ル変換部および、ELC出力バッファ回路部で7,8,9のよう
な定電流源が必要であり、DC電流が消費される。よっ
て、近年の高性能マイクロプロセッサ等、出力ピンを多
くもつ半導体チップでは、第５図にしめす回路を用いる
と、ピン数に比例して、消費電流が増大してしまい、出
力が100ピン程度では、出力バッファ部だけで、２〜3W
の電流が必要である。
ル変換部および、ELC出力バッファ回路部で7,8,9のよう
な定電流源が必要であり、DC電流が消費される。よっ
て、近年の高性能マイクロプロセッサ等、出力ピンを多
くもつ半導体チップでは、第５図にしめす回路を用いる
と、ピン数に比例して、消費電流が増大してしまい、出
力が100ピン程度では、出力バッファ部だけで、２〜3W
の電流が必要である。
本発明の目的は、低消費電力化を図ったECL論理レベ
ルの信号出力を行う半導体出力回路を提供することにあ
る。
ルの信号出力を行う半導体出力回路を提供することにあ
る。
本発明の半導体出力回路は、ECL論理出力バッファ回
路において、１つの半導体チップ上にECL論理レベルの
信号出力を行う出力バイポーラトランジスタと、前記出
力バイポーラトランジスタのベースに縦列接続の中点が
接続された２つのｐチャネルMISFETとを設け、前記２つ
のｐチャネルMISFETのそれぞれのゲートに相補なゲート
信号を入力し前記出力バイポーラトランジスタを制御す
る構成である。
路において、１つの半導体チップ上にECL論理レベルの
信号出力を行う出力バイポーラトランジスタと、前記出
力バイポーラトランジスタのベースに縦列接続の中点が
接続された２つのｐチャネルMISFETとを設け、前記２つ
のｐチャネルMISFETのそれぞれのゲートに相補なゲート
信号を入力し前記出力バイポーラトランジスタを制御す
る構成である。
また、上記構成において前記２つのｐチャネルMISFET
のそれぞれのゲートに前記相補なゲート信号のタイミン
グを制御する手段を設け、前記２つのｐチャネルMISFET
が同時にはオンしないように制御する構成とすることが
できる。
のそれぞれのゲートに前記相補なゲート信号のタイミン
グを制御する手段を設け、前記２つのｐチャネルMISFET
が同時にはオンしないように制御する構成とすることが
できる。
本発明では、CMOS等のMISFETにより、バイポーラ素子
を制御する構成で、DS消費電流は必要でない。また、基
準電圧源により、ECL規格を満たす出力レベルを確保可
能である。また、回路が主にMISFET素子により構成され
るために、従来のバイポーラ素子と、抵抗で構成した回
路よりも使用面積が小さくて済む。これにより、ECLの
多ピン出力チップにおいては、出力バッファ部のDC消費
電力を削減でき、また、出力バッファの占有面積を小さ
くすることが可能となる。
を制御する構成で、DS消費電流は必要でない。また、基
準電圧源により、ECL規格を満たす出力レベルを確保可
能である。また、回路が主にMISFET素子により構成され
るために、従来のバイポーラ素子と、抵抗で構成した回
路よりも使用面積が小さくて済む。これにより、ECLの
多ピン出力チップにおいては、出力バッファ部のDC消費
電力を削減でき、また、出力バッファの占有面積を小さ
くすることが可能となる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す回路図である。本実
施例の半導体出力回路は、ECLレベルの信号出力を行う
出力バイポーラトランジスタ１と、そのベース電位を制
御する縦列接続された２つのｐチャネルMISFET2,3と、
ｐチャネルMISFET2のゲートに入力されるCMOSレベルの
入力信号から相補な信号を作成しｐチャネルMISFET3の
ゲートに入力するインバータ４とが同一半導体チップ上
に設けられている。出力端子10につながる抵抗器５（50
Ω）はECLの終端抵抗で、−2Vの終端基準電圧源に接続
される。電源端子11,12からはそれぞれ、高位側電源電
圧（VCC），低位側電源電圧（VEE）が供給される。出力
端子10と電源端子12間に負荷コンデンサ６が接続され
る。また、ｐチャネルMISFET3のドレイン端子は、基準
電圧端子14に接続されVCCからECLの出力振幅分だけ小さ
い基準電圧（Vref）が印加される。
施例の半導体出力回路は、ECLレベルの信号出力を行う
出力バイポーラトランジスタ１と、そのベース電位を制
御する縦列接続された２つのｐチャネルMISFET2,3と、
ｐチャネルMISFET2のゲートに入力されるCMOSレベルの
入力信号から相補な信号を作成しｐチャネルMISFET3の
ゲートに入力するインバータ４とが同一半導体チップ上
に設けられている。出力端子10につながる抵抗器５（50
Ω）はECLの終端抵抗で、−2Vの終端基準電圧源に接続
される。電源端子11,12からはそれぞれ、高位側電源電
圧（VCC），低位側電源電圧（VEE）が供給される。出力
端子10と電源端子12間に負荷コンデンサ６が接続され
る。また、ｐチャネルMISFET3のドレイン端子は、基準
電圧端子14に接続されVCCからECLの出力振幅分だけ小さ
い基準電圧（Vref）が印加される。
次に、動作を説明する。
入力端子13からの入力信号INがハイレベルのとき、ｐ
チャネルMISFET2はオフ、ｐチャネルMISFET3はオンで、
出力バイポーラトランジスタ１のベース電位はVrefとな
り、出力端子10はECLのローレベルの出力信号OUTを出力
する。一方、入力信号INがローレベルのときは、ｐチャ
ネルMISFET2がオン、ｐチャネルMISFET3がオフで、出力
バイポーラトランジスタ１のベース電位はVCC（OV）と
なり、出力端子10の出力信号OUTはECLのハイレベルとな
る。この回路の動作波形を第２図に示す。
チャネルMISFET2はオフ、ｐチャネルMISFET3はオンで、
出力バイポーラトランジスタ１のベース電位はVrefとな
り、出力端子10はECLのローレベルの出力信号OUTを出力
する。一方、入力信号INがローレベルのときは、ｐチャ
ネルMISFET2がオン、ｐチャネルMISFET3がオフで、出力
バイポーラトランジスタ１のベース電位はVCC（OV）と
なり、出力端子10の出力信号OUTはECLのハイレベルとな
る。この回路の動作波形を第２図に示す。
なおこのとき、ｐチャネルMISFET2,3は相補な動作を
行うために、DC電流を消費しない。また、出力バイポー
ラトランジスタ１以外はMISFET素子を用いているため
に、従来のバイポーラ素子と、抵抗を用いた回路構成よ
りも素子の占有面積が小さくできる。
行うために、DC電流を消費しない。また、出力バイポー
ラトランジスタ１以外はMISFET素子を用いているため
に、従来のバイポーラ素子と、抵抗を用いた回路構成よ
りも素子の占有面積が小さくできる。
第３図は本発明の他の実施例で、請求項２に記載の半
導体出力回路を示す。ｐチャネルMISFET2,3のそれぞれ
のゲート端子21,31に、２入力NAND40と直列に偶数個接
続され信号遅延を行うインバータ41とからなるタイミン
グ制御回路22,32がそれぞれ接続されている。
導体出力回路を示す。ｐチャネルMISFET2,3のそれぞれ
のゲート端子21,31に、２入力NAND40と直列に偶数個接
続され信号遅延を行うインバータ41とからなるタイミン
グ制御回路22,32がそれぞれ接続されている。
第３図の回路では、入力信号INに対して、ゲート端子
21,31にはそれぞれ第４図に示すような、信号A,Bが発生
される。このA,Bの信号によりｐチャネルMISFET2,3が制
御されるために、ｐチャネルMISFET2,3が同時にオンす
ることはなく、ｐチャネルMISFET2,3をとうして流れる
貫通電流がないために、低消費電力化が図れる。
21,31にはそれぞれ第４図に示すような、信号A,Bが発生
される。このA,Bの信号によりｐチャネルMISFET2,3が制
御されるために、ｐチャネルMISFET2,3が同時にオンす
ることはなく、ｐチャネルMISFET2,3をとうして流れる
貫通電流がないために、低消費電力化が図れる。
本発明の半導体集積回路は、出力バイポーラトランジ
スタをｐチャネルMISFETで制御することにより、ECL出
力バッファ回路の低消費電力化をはかることができる。
スタをｐチャネルMISFETで制御することにより、ECL出
力バッファ回路の低消費電力化をはかることができる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の回路の動作の概要を説明するタイミング図、第３図
は本発明の他の実施例を示す回路図、第４図は第３図の
回路の動作の概要を説明するタイミング図、第５図は従
来のECL出力バッファ回路を示す回路図である。 １……出力バイポーラトランジスタ、2,3……ｐチャネ
ルMISFET、４……インバータ、５……抵抗器、６……負
荷コンデンサ、７〜９……定電流源、10……出力端子、
11,12……電源端子、13……入力端子、14……基準電圧
端子、21,31……タイミング制御回路、40……２入力NAN
D、41……インバータ。
図の回路の動作の概要を説明するタイミング図、第３図
は本発明の他の実施例を示す回路図、第４図は第３図の
回路の動作の概要を説明するタイミング図、第５図は従
来のECL出力バッファ回路を示す回路図である。 １……出力バイポーラトランジスタ、2,3……ｐチャネ
ルMISFET、４……インバータ、５……抵抗器、６……負
荷コンデンサ、７〜９……定電流源、10……出力端子、
11,12……電源端子、13……入力端子、14……基準電圧
端子、21,31……タイミング制御回路、40……２入力NAN
D、41……インバータ。
Claims (2)
- 【請求項１】ECL論理出力バッファ回路において、１つ
の半導体チップ上にECL論理レベルの信号出力を行う出
力バイポーラトランジスタと、前記出力バイポーラトラ
ンジスタのベースに縦列接続の中点が接続された２つの
ｐチャネルMISFETとを設け、前記２つのｐチャネルMISF
ETのそれぞれのゲートに相補なゲート信号を入力し前記
出力バイポーラトランジスタを制御することを特徴とす
る半導体出力回路。 - 【請求項２】前記２つのｐチャネルMISFETのそれぞれの
ゲートに前記相補なゲート信号のタイミングを制御する
手段を設け、前記２つのｐチャネルMISFETが同時にはオ
ンしないように制御することを特徴とする請求項１記載
の半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2151053A JP2855796B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2151053A JP2855796B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0443712A JPH0443712A (ja) | 1992-02-13 |
| JP2855796B2 true JP2855796B2 (ja) | 1999-02-10 |
Family
ID=15510271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2151053A Expired - Lifetime JP2855796B2 (ja) | 1990-06-08 | 1990-06-08 | 半導体出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855796B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5497110B2 (ja) | 2012-07-03 | 2014-05-21 | 昭和電工株式会社 | 複合炭素繊維の製造方法 |
-
1990
- 1990-06-08 JP JP2151053A patent/JP2855796B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0443712A (ja) | 1992-02-13 |
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