JP2546398B2 - レベル変換回路 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はレベル変換回路に関し、特に半導体集積回路
内において異なる信号レベル間のレベル変換回路に関す
るものである。
内において異なる信号レベル間のレベル変換回路に関す
るものである。
近年の半導体回路においては、１つのチップ上にバイ
ポーラ素子とCMOS素子を混在させて、それぞれの特徴を
合わせもつBi-CMOS回路が多用されるようになってき
た。このようなBi-CMOS回路においては、高速動作可能
なECL（Emitter Coupled Logic）回路と、低消費電力の
CMOS回路を組み合わせることによって、高速かつ低消費
電力の論理回路を実現することができる。しかし、ECL
回路とCMOS回路では、論理レベルが異なるため、これら
の回路を接続する場合には、間に論理レベルを変換する
回路を設けなければならない。
ポーラ素子とCMOS素子を混在させて、それぞれの特徴を
合わせもつBi-CMOS回路が多用されるようになってき
た。このようなBi-CMOS回路においては、高速動作可能
なECL（Emitter Coupled Logic）回路と、低消費電力の
CMOS回路を組み合わせることによって、高速かつ低消費
電力の論理回路を実現することができる。しかし、ECL
回路とCMOS回路では、論理レベルが異なるため、これら
の回路を接続する場合には、間に論理レベルを変換する
回路を設けなければならない。
第10図は、従来用いられているECLレベル（ハイレベ
ルは、Vcc（電源電圧）で−0.8V程度、ロウレベルは、V
cc−0.6V程度）の信号をCMOSレベル（ハイレベルは、電
源電圧程度、ロウレベルはグランド電位程度）の信号に
変換するカレントミラー形レベル変換回路である。
ルは、Vcc（電源電圧）で−0.8V程度、ロウレベルは、V
cc−0.6V程度）の信号をCMOSレベル（ハイレベルは、電
源電圧程度、ロウレベルはグランド電位程度）の信号に
変換するカレントミラー形レベル変換回路である。
同図に示すレベル変換回路は、２つのｐチャンネルMI
SトランジスタMP1,MP2と、２つのｎチャンネルMISトラ
ンジスタMN1、MN2によって構成される。トランジスタMP
1、MP2にECLレベルの相補信号の組（Ａ、）をそれぞ
れ入力すれば、トランジスタMP2とMN2の接続ノードか
ら、CMOS論理に適合する、大振幅電圧の信号（Ｘ＝Ａ）
が取り出せる。
SトランジスタMP1,MP2と、２つのｎチャンネルMISトラ
ンジスタMN1、MN2によって構成される。トランジスタMP
1、MP2にECLレベルの相補信号の組（Ａ、）をそれぞ
れ入力すれば、トランジスタMP2とMN2の接続ノードか
ら、CMOS論理に適合する、大振幅電圧の信号（Ｘ＝Ａ）
が取り出せる。
同図の回路をもとにして、高速論理回路に適用するた
めに、レベル変換回路に論理処理機能を持たせたもの
が、特開昭62-154917号公報により提案されている。そ
の一例を第11図に示す。第10図の回路の２つのｐチャン
ネルMISトランジスタを、直列あるいは並列のｐチャン
ネルMISトランジスタで置き換え、その複数のｐチャン
ネルMISトランジスタの各ゲートを論理信号入力端子と
して、レベル変換回路に論理処理機能をもたせたもので
ある。同図の回路では、ECL入力論理信号Ａ（）と、
Ｂ（）の各論理状態が、Ａ＝“H"（ハイレベル）でか
つ、Ｂ＝“H"の場合には、トランジスタMP1とMP11がと
もにオフ状態になってトランジスタMN1に流れるミラー
入力電流が遮断され、これによってミラー電流を流すト
ランジスタMN2がオフ状態になる。一方、MP2とMP22はと
もにオン状態になり、トランジスタMP2、MP22とMN2との
接続点は“H"（CMOSレベル）となる。
めに、レベル変換回路に論理処理機能を持たせたもの
が、特開昭62-154917号公報により提案されている。そ
の一例を第11図に示す。第10図の回路の２つのｐチャン
ネルMISトランジスタを、直列あるいは並列のｐチャン
ネルMISトランジスタで置き換え、その複数のｐチャン
ネルMISトランジスタの各ゲートを論理信号入力端子と
して、レベル変換回路に論理処理機能をもたせたもので
ある。同図の回路では、ECL入力論理信号Ａ（）と、
Ｂ（）の各論理状態が、Ａ＝“H"（ハイレベル）でか
つ、Ｂ＝“H"の場合には、トランジスタMP1とMP11がと
もにオフ状態になってトランジスタMN1に流れるミラー
入力電流が遮断され、これによってミラー電流を流すト
ランジスタMN2がオフ状態になる。一方、MP2とMP22はと
もにオン状態になり、トランジスタMP2、MP22とMN2との
接続点は“H"（CMOSレベル）となる。
また、入力論理信号A,Bのうち、少なくとも一方が
“L"（ロウレベル）の場合にはトランジスタMP1、ある
いはMP11がオン状態になり、トランジスタMN1のミラー
電流がMN2を流れる。一方トランジスタMP2、MP22は、少
なくとも一方がオフ状態のため、トランジスタMP2、MP2
2を介して電源Vccから接地電位に電流が流れない。故
に、トランジスタMP2、MP22とMN2の接続点は“L"（CMOS
レベル）となる。この結果、第11図の回路は、カレント
ミラー型ベレル変換回路としての機能とともに、Ｘ＝Ａ
・Ｂの論理処理機能をもっている。これにより、レベル
変換と、論理処理の両方を伴う信号伝達系においては、
伝達遅延を小さくする効果が期待できる。
“L"（ロウレベル）の場合にはトランジスタMP1、ある
いはMP11がオン状態になり、トランジスタMN1のミラー
電流がMN2を流れる。一方トランジスタMP2、MP22は、少
なくとも一方がオフ状態のため、トランジスタMP2、MP2
2を介して電源Vccから接地電位に電流が流れない。故
に、トランジスタMP2、MP22とMN2の接続点は“L"（CMOS
レベル）となる。この結果、第11図の回路は、カレント
ミラー型ベレル変換回路としての機能とともに、Ｘ＝Ａ
・Ｂの論理処理機能をもっている。これにより、レベル
変換と、論理処理の両方を伴う信号伝達系においては、
伝達遅延を小さくする効果が期待できる。
しかしながら、第11図の回路の使用にあたっては、２
入力の論理をとる場合、入力信号（ECLレベル）として
A,Bと同時にそれらの相補信号である，が用意され
ていなければならないという制約がある。よって、この
回路を一般に用いる場合には、回路構成が複雑化する恐
れがある。
入力の論理をとる場合、入力信号（ECLレベル）として
A,Bと同時にそれらの相補信号である，が用意され
ていなければならないという制約がある。よって、この
回路を一般に用いる場合には、回路構成が複雑化する恐
れがある。
本発明の目的は、簡単な回路構成で高速な回路を得る
ことが可能で、それにより伝達遅延を削減し、かつその
信号伝達系における回路構成の簡略化を可能にするレベ
ル変換回路を提供するものである。
ことが可能で、それにより伝達遅延を削減し、かつその
信号伝達系における回路構成の簡略化を可能にするレベ
ル変換回路を提供するものである。
本発明のレベル変換回路は、ソースを電源に接続しゲ
ートに入力信号が印加された一導電型の入力MISトラン
ジスタと、この入力MISトランジスタのドレインが入力
端に接続されたカレントミラー回路と、ソースを前記電
源に接続しドレインを前記カレントミラー回路の出力端
に接続しこの出力端の信号を遅延回路を通してフィード
バックさせた電圧をゲートに印加した一導電型の負荷MI
Sトランジスタと、この負荷MISトランジスタが常に導通
するようにこの負荷MISトランジスタのゲートの電圧を
制限してバイアス電圧を印加するクランプ回路とを備え
たことを特徴としている。
ートに入力信号が印加された一導電型の入力MISトラン
ジスタと、この入力MISトランジスタのドレインが入力
端に接続されたカレントミラー回路と、ソースを前記電
源に接続しドレインを前記カレントミラー回路の出力端
に接続しこの出力端の信号を遅延回路を通してフィード
バックさせた電圧をゲートに印加した一導電型の負荷MI
Sトランジスタと、この負荷MISトランジスタが常に導通
するようにこの負荷MISトランジスタのゲートの電圧を
制限してバイアス電圧を印加するクランプ回路とを備え
たことを特徴としている。
本発明では、入力部分をミラー入力電流を流す側のMI
Sトランジスタの接続のみで論理処理を行なうために、
入力信号に相補な信号を要求することはない。また、入
力信号は１つのMISトランジスタのゲートに加えられる
だけなので、入力容量を削減できる。また、多入力論理
処理を行う場合にも、レベル変換回路部の構成は変わら
ず簡単な構成で済む。よって本発明のレベル変換回路
は、レベル変換と論理処理の両方を伴う信号伝達系にお
いて、伝達遅延を削減し、かつその信号伝達系における
回路構成の簡略化が達成できるという利点がある。
Sトランジスタの接続のみで論理処理を行なうために、
入力信号に相補な信号を要求することはない。また、入
力信号は１つのMISトランジスタのゲートに加えられる
だけなので、入力容量を削減できる。また、多入力論理
処理を行う場合にも、レベル変換回路部の構成は変わら
ず簡単な構成で済む。よって本発明のレベル変換回路
は、レベル変換と論理処理の両方を伴う信号伝達系にお
いて、伝達遅延を削減し、かつその信号伝達系における
回路構成の簡略化が達成できるという利点がある。
次に、第１図〜第９図を参照して、本発明の実施例に
ついて説明する。
ついて説明する。
第１図は、本発明の第１の実施例を説明するための回
路図である。同図に示す回路は、カレントミラーを構成
するｎチャンネルMISトランジスタMN1、MN2と、ミラー
入力電流側に接続されたｐチャンネルMISトランジスタM
P1と、ミラー電流が流れる側に接続されたｐチャンネル
MISトランジスタMP2と遅延回路DLとクランプ回路CLとか
らなる。MP2のゲートには遅延回路DLを介して出力信号
の遅延信号が印加されるが、遅延回路DLの出力高レベル
はトランジスタMP2を絶えず導通状態にできる程度の電
圧にクランプ回路CLによりクランプされる。
路図である。同図に示す回路は、カレントミラーを構成
するｎチャンネルMISトランジスタMN1、MN2と、ミラー
入力電流側に接続されたｐチャンネルMISトランジスタM
P1と、ミラー電流が流れる側に接続されたｐチャンネル
MISトランジスタMP2と遅延回路DLとクランプ回路CLとか
らなる。MP2のゲートには遅延回路DLを介して出力信号
の遅延信号が印加されるが、遅延回路DLの出力高レベル
はトランジスタMP2を絶えず導通状態にできる程度の電
圧にクランプ回路CLによりクランプされる。
ECLレベルの入力信号Ａが“H"のとき、トランジスタM
P1はオフ状態で、トランジスタMN1に電流は流れず、ミ
ラー電流はトランジスタMN2を流れない。よってトラン
ジスタMN2がオフでは、出力端子（Ｘ）の電位は、クラ
ンプ回路CLにより常時オンしているトランジスタMP2に
よって、Vccのレベル（CMOSハイレベル）まで引き上げ
らる。
P1はオフ状態で、トランジスタMN1に電流は流れず、ミ
ラー電流はトランジスタMN2を流れない。よってトラン
ジスタMN2がオフでは、出力端子（Ｘ）の電位は、クラ
ンプ回路CLにより常時オンしているトランジスタMP2に
よって、Vccのレベル（CMOSハイレベル）まで引き上げ
らる。
このときトランジスタMP2のゲート電圧には、定常状
態において、クランプ回路CLによってクランプされた高
レベルが印加されており、トランジスタMP2のオン抵抗
は比較的高い状態にある。よって、入力信号Ａが“H"か
ら“L"に遷移した場合、MP2のオン抵抗が高い状態が一
時的に維持されるために、高速に出力端子Ｘの立ち下げ
が行える。
態において、クランプ回路CLによってクランプされた高
レベルが印加されており、トランジスタMP2のオン抵抗
は比較的高い状態にある。よって、入力信号Ａが“H"か
ら“L"に遷移した場合、MP2のオン抵抗が高い状態が一
時的に維持されるために、高速に出力端子Ｘの立ち下げ
が行える。
遅延回路DLによって、一定の時間が経過した後、トラ
ンジスタMP2のゲート電圧が低レベルとなる。出力端子
Ｘの出力低レベルは、トランジスタMN2とMP2のオン抵抗
の比によって決まる。この時の遅延時間は、出力端子Ｘ
のスイッチング時間よりも長く、回路の動作周期よりも
短かければよい。
ンジスタMP2のゲート電圧が低レベルとなる。出力端子
Ｘの出力低レベルは、トランジスタMN2とMP2のオン抵抗
の比によって決まる。この時の遅延時間は、出力端子Ｘ
のスイッチング時間よりも長く、回路の動作周期よりも
短かければよい。
出力端子Ｘが低レベルに遷移した後、トランジスタMP
2のゲート電圧が低レベルとなり、トランジスタMP2のオ
ン抵抗が小さくなる。これにより、次の出力端子Ｘの立
ち上げ時にも高速にスイッチング動作がおこなえる。
2のゲート電圧が低レベルとなり、トランジスタMP2のオ
ン抵抗が小さくなる。これにより、次の出力端子Ｘの立
ち上げ時にも高速にスイッチング動作がおこなえる。
以上に述べたように、出力信号の遅延信号で、トラン
ジスタMP2のオン抵抗をコントロールすることにより、
レベル変換回路の高速スイッチングが可能となる。
ジスタMP2のオン抵抗をコントロールすることにより、
レベル変換回路の高速スイッチングが可能となる。
第２図に示す回路は、遅延回路DLの一実施例で、CMOS
のインバータの２段接続を用いた例である。遅延時間を
延ばす必要がある場合には、さらにインバータの段数を
増やしたり、間にキャパシタンスを設ければよいことは
いうまでもない。
のインバータの２段接続を用いた例である。遅延時間を
延ばす必要がある場合には、さらにインバータの段数を
増やしたり、間にキャパシタンスを設ければよいことは
いうまでもない。
第３図に示す回路は、クランプ回路CLの一実施例で、
複数のダイオードを縦列接続し、遅延回路DLの出力高レ
ベルをクランプするものである。
複数のダイオードを縦列接続し、遅延回路DLの出力高レ
ベルをクランプするものである。
第４図に示す回路は、遅延回路DLとクランプ回路CLの
両方の機能を有した他の実施例で、出力OUTに接続して
いるCMOSインバータの電源として、第１図のＰチャンネ
ルMISトランジスタMP2がカットオフしない程度の電圧
（VR）を与える。これにより、入力INが“H"となりイン
バータINVが低レベルを出力したとき、出力OUTに接続し
ているインバータは電圧VRを出力し第１図のＰチャンネ
ルMISトランジスタMP2のゲートは電圧VRでバイアスされ
る。
両方の機能を有した他の実施例で、出力OUTに接続して
いるCMOSインバータの電源として、第１図のＰチャンネ
ルMISトランジスタMP2がカットオフしない程度の電圧
（VR）を与える。これにより、入力INが“H"となりイン
バータINVが低レベルを出力したとき、出力OUTに接続し
ているインバータは電圧VRを出力し第１図のＰチャンネ
ルMISトランジスタMP2のゲートは電圧VRでバイアスされ
る。
第５図は、本発明の第２実施例を説明するための回路
図である。同図に示す回路は、カレントミラーを構成す
るｎチャンネルMISトランジスタMN1、MN2と、ミラー入
力電流側に接続された２つのｐチャンネルMISトランジ
スタMP1,MP11と、ミラー電流が流れる側に接続されたｐ
チャンネルMISトランジスタMP2と遅延回路DLとクランプ
回路CLとからなる。トランジスタMP2のゲートには遅延
回路DLを介して出力信号の遅延信号が印加されるが、ク
ランプ回路CLによりトランジスタMP2は絶えずオン状態
である。
図である。同図に示す回路は、カレントミラーを構成す
るｎチャンネルMISトランジスタMN1、MN2と、ミラー入
力電流側に接続された２つのｐチャンネルMISトランジ
スタMP1,MP11と、ミラー電流が流れる側に接続されたｐ
チャンネルMISトランジスタMP2と遅延回路DLとクランプ
回路CLとからなる。トランジスタMP2のゲートには遅延
回路DLを介して出力信号の遅延信号が印加されるが、ク
ランプ回路CLによりトランジスタMP2は絶えずオン状態
である。
A,Bの入力の少なくとも一方が“H"のとき、トランジ
スタMP1、MP11のいずれか一方がオフ状態となるため、
トランジスタMN1に電流は流れず、ミラー電流はトラン
ジスタMN2を流れない。よってトランジスタMN2がオフ状
態では、出力端子（Ｘ）の電位は、クランプ回路CLによ
り常時オンしているトランジスタMP2により、Vccのレベ
ル（CMOSハイレベル）まで引き上げられている。
スタMP1、MP11のいずれか一方がオフ状態となるため、
トランジスタMN1に電流は流れず、ミラー電流はトラン
ジスタMN2を流れない。よってトランジスタMN2がオフ状
態では、出力端子（Ｘ）の電位は、クランプ回路CLによ
り常時オンしているトランジスタMP2により、Vccのレベ
ル（CMOSハイレベル）まで引き上げられている。
このときトランジスタMP2のゲート電圧には、クラン
プ回路CLによってクランプされた高レベルが印加されて
おり、MP2のオン抵抗は比較的高い状態にある。よっ
て、次に出力端子Ｘは低レベルに遷移にさせる場合、従
って、次に出力端子Ｘを低レベルに遷移させる場合、出
力端子ＸからVccをみたインピーダンスは高く、一方出
力端子Ｘから接地電位をみたインピーダンスはＮチャン
ネルMISトランジスタがオンするので低くなり、出力を
高速に低レベル（CMOSレベル）にすることができる。
プ回路CLによってクランプされた高レベルが印加されて
おり、MP2のオン抵抗は比較的高い状態にある。よっ
て、次に出力端子Ｘは低レベルに遷移にさせる場合、従
って、次に出力端子Ｘを低レベルに遷移させる場合、出
力端子ＸからVccをみたインピーダンスは高く、一方出
力端子Ｘから接地電位をみたインピーダンスはＮチャン
ネルMISトランジスタがオンするので低くなり、出力を
高速に低レベル（CMOSレベル）にすることができる。
また、Ａ、Ｂともに“L"の時は、トランジスタMN2に
ミラー電流が流れる。この時、出力端子（Ｘ）の電位
は、トランジスタMN2のオン抵抗とMP2のオン抵抗の比に
よって決まる電位となる。よって、例えば、トランジス
タMN2のトランジスタサイズを、トランジスタMP2のそれ
よりもある程度以上大きくとれば、Ｘの電位はグランド
電位に近い“L"（CMOSレベル）を出力できる。このと
き、トランジスタMP2のゲート電圧は低レベルとなり、
トランジスタMP2のオン抵抗は比較的小さい状態にあ
る。よって、次の出力端子Ｘの立ち上げ時には、トラン
ジスタMP2のオン抵抗が小さいために、高速な立ち上げ
が可能となる。
ミラー電流が流れる。この時、出力端子（Ｘ）の電位
は、トランジスタMN2のオン抵抗とMP2のオン抵抗の比に
よって決まる電位となる。よって、例えば、トランジス
タMN2のトランジスタサイズを、トランジスタMP2のそれ
よりもある程度以上大きくとれば、Ｘの電位はグランド
電位に近い“L"（CMOSレベル）を出力できる。このと
き、トランジスタMP2のゲート電圧は低レベルとなり、
トランジスタMP2のオン抵抗は比較的小さい状態にあ
る。よって、次の出力端子Ｘの立ち上げ時には、トラン
ジスタMP2のオン抵抗が小さいために、高速な立ち上げ
が可能となる。
上記のような構成においては、Ｘの電位は、Ａ＋Ｂの
論理とともに、ECLレベルから、CMOSレベルへの信号レ
ベル変換も同時に行えることになる。同図では、トラン
ジスタMN2がオンの時、トランジスタMP2を通して、トラ
ンジスタMN2に貫通電流が流れるが、同図の回路はミラ
ー入力電流を流す段階で論理処理を行なっているため
に、Ａ＝“L"、Ｂ＝“L"の状態でしか、貫通電流は流れ
ない。
論理とともに、ECLレベルから、CMOSレベルへの信号レ
ベル変換も同時に行えることになる。同図では、トラン
ジスタMN2がオンの時、トランジスタMP2を通して、トラ
ンジスタMN2に貫通電流が流れるが、同図の回路はミラ
ー入力電流を流す段階で論理処理を行なっているため
に、Ａ＝“L"、Ｂ＝“L"の状態でしか、貫通電流は流れ
ない。
上述した回路では、論理入力部が、１つのｐチャンネ
ルMISトランジスタだけで構成されたが、第６図に示す
ような構成にすることにより、簡単にＸ＝Ａ・Ｂ出力の
構成をとることができる。
ルMISトランジスタだけで構成されたが、第６図に示す
ような構成にすることにより、簡単にＸ＝Ａ・Ｂ出力の
構成をとることができる。
また、これらの直列接続、並列接続を組み合わせるこ
とにより、より複雑な論理を容易に実現できる。その一
例を第７図に示す。同図の回路は、Ｘ＝Ａ＋Ｂ・Ｃの論
理処理を行う機能を有する。
とにより、より複雑な論理を容易に実現できる。その一
例を第７図に示す。同図の回路は、Ｘ＝Ａ＋Ｂ・Ｃの論
理処理を行う機能を有する。
第８図は、Ｘ＝Ａ＋Ｂ、Ｙ＝Ａ＋Ｃの２つの論理処
理、レベル変換を行う本発明の第５実施例を示す回路図
である。本実施例の回路方式では、同図にように、Ａの
入力トランジスタを共通にすることができる。このよう
な構成にすることにより、回路構成の簡単化を図ること
ができる。また、Ｃ＝のような場合には、レベル変換
回路群においてミラー入力電流が流れるレベル変換回路
は、多くとも１つであるので、共通なＡ信号の入力MIS
トランジスタのゲートサイズは他の入力MISトランジス
タと同程度の大きさにすることができ、Ａ入力の入力容
量を削減できる。よって、高速化が可能となる。故に、
複数の論理型レベル変換器を結合して用いることによ
り、さらなる回路構成の簡略化、及び高速化が図れるこ
とになる。
理、レベル変換を行う本発明の第５実施例を示す回路図
である。本実施例の回路方式では、同図にように、Ａの
入力トランジスタを共通にすることができる。このよう
な構成にすることにより、回路構成の簡単化を図ること
ができる。また、Ｃ＝のような場合には、レベル変換
回路群においてミラー入力電流が流れるレベル変換回路
は、多くとも１つであるので、共通なＡ信号の入力MIS
トランジスタのゲートサイズは他の入力MISトランジス
タと同程度の大きさにすることができ、Ａ入力の入力容
量を削減できる。よって、高速化が可能となる。故に、
複数の論理型レベル変換器を結合して用いることによ
り、さらなる回路構成の簡略化、及び高速化が図れるこ
とになる。
第９図は、入力トランジスタにｎチャンネルのMISト
ランジスタを用いた場合で、本発明の第６実施例であ
る。同図の回路は、入力のECL信号が、レベルシフトさ
れている場合等で、グランドに近いレベルの時に用いる
と有効である。
ランジスタを用いた場合で、本発明の第６実施例であ
る。同図の回路は、入力のECL信号が、レベルシフトさ
れている場合等で、グランドに近いレベルの時に用いる
と有効である。
以上説明したように本発明のレベル変換回路は、レベ
ル変換器に論理処理機能をもたせることにより、レベル
変換と論理処理の両方を伴う信号伝達系において、回路
構成の簡略化を行なうとともに、高速化をはかるという
効果を有している。
ル変換器に論理処理機能をもたせることにより、レベル
変換と論理処理の両方を伴う信号伝達系において、回路
構成の簡略化を行なうとともに、高速化をはかるという
効果を有している。
第１図は本発明の第１の実施例を示す回路図、第２図は
遅延回路の一実施例を示す回路図、第３図はクランプ回
路の一実施例を示す回路図、第４図は遅延回路とクラン
プ回路の一実施例を示す回路図、第５図は本発明の第２
の実施例を示す回路図、第６図は本発明の第３の実施例
を示す回路図、第７図は本発明の第４の実施例を示す回
路図、第８図は本発明の第５の実施例を示す回路図、第
９図は本発明の第６の実施例を示す回路図、第10図は従
来のカレントミラー型レベル変換回路、第11図は論理処
理可能なレベル変換器の従来例を示す回路図である。 MP1,MP11,MP12,MP2,MP22……ｐチャンネルMISトランジ
スタ、MN1,MN11,MN2……ｎチャンネルMISトランジス
タ、Vcc……電源電圧端子、VR……基準電圧端子、A,,
B,,C……ECLレベルの信号入力端子、IN……CMOSレベ
ルの信号入力端子、X,Y,OUT……CMOSレベルの信号出力
端子、INV……インバータ回路、DL……遅延回路、CL…
…クランプ回路。
遅延回路の一実施例を示す回路図、第３図はクランプ回
路の一実施例を示す回路図、第４図は遅延回路とクラン
プ回路の一実施例を示す回路図、第５図は本発明の第２
の実施例を示す回路図、第６図は本発明の第３の実施例
を示す回路図、第７図は本発明の第４の実施例を示す回
路図、第８図は本発明の第５の実施例を示す回路図、第
９図は本発明の第６の実施例を示す回路図、第10図は従
来のカレントミラー型レベル変換回路、第11図は論理処
理可能なレベル変換器の従来例を示す回路図である。 MP1,MP11,MP12,MP2,MP22……ｐチャンネルMISトランジ
スタ、MN1,MN11,MN2……ｎチャンネルMISトランジス
タ、Vcc……電源電圧端子、VR……基準電圧端子、A,,
B,,C……ECLレベルの信号入力端子、IN……CMOSレベ
ルの信号入力端子、X,Y,OUT……CMOSレベルの信号出力
端子、INV……インバータ回路、DL……遅延回路、CL…
…クランプ回路。
Claims (2)
- 【請求項１】ソースを電源に接続しゲートに入力信号が
印加された一導電型の入力MISトランジスタと、 この入力MISトランジスタのドレインが入力端に接続さ
れたカレントミラー回路と、 ソースを前記電源に接続しドレインを前記カレントミラ
ー回路の出力端に接続しこの出力端の信号を遅延回路を
通してフィードバックさせた電圧をゲートに印加した一
導電型の負荷MISトランジスタと、 この負荷MISトランジスタが常に導通するようにこの負
荷MISトランジスタのゲートの電圧を制限してバイアス
電圧を印加するクランプ回路とを備えたことを特徴とす
るレベル変換回路。 - 【請求項２】前記カレントミラー回路の入力端に複数の
入力MISトランジスタを直列または並列またはそれらの
組合せで接続し、少なくとも２つの入力信号が前記複数
の入力MISトランジスタのゲートに印加されることを特
徴とする請求項１記載のレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1322341A JP2546398B2 (ja) | 1989-12-11 | 1989-12-11 | レベル変換回路 |
Applications Claiming Priority (1)
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| JP1322341A JP2546398B2 (ja) | 1989-12-11 | 1989-12-11 | レベル変換回路 |
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| JP1322341A Expired - Lifetime JP2546398B2 (ja) | 1989-12-11 | 1989-12-11 | レベル変換回路 |
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Citations (3)
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-
1989
- 1989-12-11 JP JP1322341A patent/JP2546398B2/ja not_active Expired - Lifetime
Patent Citations (3)
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