JPH01231418A

JPH01231418A - 入力バッファ回路

Info

Publication number: JPH01231418A
Application number: JP63056145A
Authority: JP
Inventors: Hisayuki Higuchi; 樋口　久幸; Makoto Suzuki; 誠鈴木; Masaru Tachibana; 大橘
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-03-11
Filing date: 1988-03-11
Publication date: 1989-09-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体集積回路の入カバソファ回路に関する
。

〔従来の技術〕

従来の半導体集積回路においては９例えば、アイ・イー
・イー・イージャーナルオブソリッドステイトサーキッ
ツ（Ｉ　Ｅ　Ｅ　Ｅ　　Ｊｏｕｒｎａｌ　ｏｆＳｏｌｉ
ｄ　５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ）　５Ｃ−１９巻、
５４５−５５１頁（１９８４年）に記載されているよう
に、入力信号線に入力信号が印加されたとき、半導体集
積回路の内部回路に信号を伝達する前に、該内部回路に
好適な信号振幅になるように、入カバッファ回路が設け
られており、この人力バッファ回路には、定常的に電流
が流れる回路が用いられている。

〔発明が解決しようとする課題〕

このため、従来の入力バッファ回路では、半導体集積回
路の総消費電力の３０％以上をこの人カバソファ回路が
消費するという問題があった。また、この入力バッファ
回路の消費電力を制限すると、高速化が困難となる。す
なわち、消費電力と動作速度とはトレードオフの関係に
あった。さらに、従来の入力バッファ回路では、入力信
号の肯定信号と否定信号とを発生させるために、ＣＭＯ
Ｓインバータ回路を１段設けているために、該両信号を
発生させる際に、インバータ回路１段分の時間差が生じ
るので、この時間差を調整するような回路を採用する必
要から、入力バッファ回路の遅延時間が増加する問題が
あった。

本発明の目的は、上記の問題を解決し、消費電力が少な
く、かつ、高速な入力バッファ回路を提供することにあ
る。

〔課題を解決するための手段〕

最近、ＣＭＯＳデバイスとバイポーラ・トランジスタと
を同一チップ内に形成することが可能となり、入力バッ
ファ回路もこれらデバイスの複合回路によって構成でき
るようになった。このような状況のもとで、本発明者ら
は、入力バッファ回路の消費電力低減と遅延時間の短縮
を検討し、その結果、次のことを見出した。すなわち、
フリップ・フロップ回路では、定常的な電力消費がない
こと、および入力信号の肯定および否定信号が極めて小
さい時間遅れで発生できること、さらに、フリップ・フ
ロップ回路の負荷を小さく調整することによって高速動
作を達成できることである。

すなわち、本発明の入力バッファ回路は、上記課題を解
決するため、半導体集積回路の入力信号端子からの入力
信号を、少なくともＰ型ＭＯ５ＦＥＴとＮ型ＭＯＳＦＥ
Ｔで構成されるフリップ・フロップ回路に導き、上記入
力信号の振幅を増幅する半導体集積回路の入力バッファ
回路において、上記入力信号をインバータ回路に導き、
波形整形した後、その出力を上記フリップ・フロップ回
路のＭＯＳＦＥＴのゲートおよび該ＭＯＳＦＥＴと相対
する該ＭＯＳＦＥＴと同型のＭＯＳＦＥＴのソースに接
続し、該両ＭＯＳＦＥＴを入力信号に対して相補的に動
作させることにより、上記入力信号の肯定および否定信
号をほぼ同一遅延時間で発生させることを特徴とする。

〔作用〕

本発明では、上記のように、特に、入力信号をインバー
タ回路で波形整形し、その出力をＰ型ＭＯＳＦＥＴとＮ
型ＭＯＳＦＥＴとによって構成されたフリップ・フロッ
プ回路のＭＯＳＦＥＴのゲートおよび相対する同型ＭＯ
ＳＦＥＴのソースに接続して、フリップ・フロップ回路
を動作させることによって高速動作をし、かつ、消費電
力の小さい入力バッファ回路を実現した。

本発明は、フリップ・フロップ回路を用いるので、入力
信号が切り替わったときのみ、過渡的に電流が流れるの
みで、定常的な電流がなく、かつ、フリップ・フロップ
回路の中間端子から増幅された入力信号の肯定と否定の
信号を取り出すことができ、従来の課題を解決できる。

さらに、本発明によれば、定常電流を流してもよく、こ
れによりさらに高速動作をする回路を実現できる。

〔実施例〕

第１図は１本発明の一実施例の入力バッフ７回路を示す
回路図である。

電源電圧を５ｖとし、電源端子２に該電源電圧を供給す
る。また、端子８には入力端子１に供給される信号が高
レベルのときにＰ型ＭＯＳＦＥＴ１２が遮断状態になり
、電流がほとんど流れないような一定電圧を与えるにの
状態で入力端子１の電位が低レベルから高レベルに変化
すると、インバータの出力端子３の電位は、高レベル（
端子８の電位）から低レベル（接地電位）に変わる。

このため、Ｎ型ＭＯＳＦＥＴ１７は遮断状態となり、一
方、Ｎ型ＭＯＳＦＥＴ１８が導通し、フリップ・フロッ
プ回路の端子７が低レベルとなる。

端子７が低レベルになると、Ｐ型ＭＯＳＦＥＴ１３が導
通し、端子６の電位を引き上げ、Ｐ型ＭＯＳＦＥＴ１４
が遮断状態になり、フリップ・フロツプ回路には電流が
流れなくなって動作が完了する（すなわち、定常状態と
なる）。入力端子の電位が高レベルから低レベルに変化
したときには。

端子３の電位は、低レベルから高レベルになり、Ｎ型Ｍ
ＯＳＦＥＴ１７は導通し、端子６の電位を引き下げる。

また、Ｎ型ＭＯＳＦＥＴ１８は遮断状態となる。この結
果、Ｐ型ＭＯＳＦＥＴ１４が導通し、端子７の電位を引
き上げ、Ｐ型ＭＯ５ＦＥＴ１３が遮断状態となって、動
作が完了する。

ここで、端子５に供給する電位は、端子８に供給する電
位にＭＯＳＦＥＴ１．８のしきい値電圧を加えた電位が
望ましい。このような電位を与えておくと、入力端子１
の電位が低レベルのときに、ＭＯＳＦＥＴ１８が遮断状
態になり、かつ、端子３の電位が低下したときに、この
ＭＯＳＦＥＴ１８に最も多くの電流が流れるので、好都
合である。

ただし、電流が流れないためには、上述の電位より低い
電位を与えればよく、また、高速動作を要求するときに
は、多少電流は流れるが、端子５に上述の電位よりわず
かに高い電位を与えてもよい。

なお、ショットキーダイオード４０は、端子３の電位が
低レベルから高レベルに変化したときに、端子７を高速
に引き上げるために設けたものである。このダイオード
は省略することもできる。

引き続き、フリップ・フロップ回路の出力をＭＯＳＦＥ
Ｔとバイポーラ・トランジスタの複合回路に導き、駆動
能力を付与する。破線で囲んだＢ１の回路は、小さいＭ
ＯＳＦＥＴとバイポーラ・トランジスタとによって構成
されており、フリップ・フロップ回路の出力端子７の負
荷容量を小さくし、フリップ・フロップ回路の遅延時間
の短縮を図っている。また、ＭＯＳＦＥＴ２５は、バイ
ポーラ・トランジスタのエミッターベース間に逆方向に
高い電圧が加わることによるバイポーラ・トランジスタ
の特性の劣化を防止するためのものである。この複合回
路の動作の説明は省略する。

回路Ｂ２は、回路Ｂ１と同じ構成である。回路Ｂ１、Ｂ
２は、ＭＯＳＦＥＴにより構成される通常のインバータ
回路を用いることができることは言うまでもない。

また、端子３６．３７には、一定の電位を供給してバイ
ポーラ・トランジスタ３２．３４のベース電荷を定常的
に引き抜いてもよく、さらに、高速化を図るためには、
端子３６．３７を端子３８．３９にそれぞれ接続したり
、別途、インバータ回路を設け、端子６．７の信号を反
転して供給してもよい。さらには、端子３６．３７を直
接、端子６．７に接続することもできる。また、第９図
に示すように、端子３の信号やその反転信号を直接用い
ることもできる。ここで、端子８′　には、端子８と同
電位を供給してもよく、また、端子８の電位よりＰ型Ｍ
Ｏ５ＦＥＴ９０１のしきい値電圧だけ高い電位を供給し
てもよい。

第２図は、第１図の端子８に供給するのに好適な電源回
路を示す回路図である。

本回路の目的は、消費電力を低減するため、入力端子１
の高電位が入力したときに、Ｐ型ＭＯＳＦＥＴ１２が遮
断状態になる電位を端子８に与えることにある。端子２
００，２０１には、第１図の端子２に供給した電源を接
続する。バイポーラ・トランジスタ２０５のベースに供
給される電位は、この回路では、５個のダイオードの順
方向電圧と。

Ｐ型ＭＯＳＦＥＴ２０７のしきい値電圧の電圧降下を加
えた値となり、出力端子２３０には、バイポーラ・トラ
ンジスタ２０５のベース−エミッタ間の電位降下を差し
引いた電位が出力される。抵抗２０３．静電容量２２０
は、出力電位の揺らぎを低減するために設けた平滑回路
である。端子２３０は、第８図の端子８へ接続される。

第３図は、第２図の電源回路と同じ目的で構成され、第
２図のものよりダイオード数を減らし、高精度で、かつ
所望の電位を発生する回路を示す図である。

抵抗３０９，３１０と、バイポーラ・トランジスタ３１
１，２０５から構成される定電圧発生回路はよく知られ
ている。これに、Ｐ型ＭＯＳＦＥＴ２０７のしきい値電
圧を加えて出力電位をこのしきい値電圧の変化に対応さ
せていること、および、ＭＯＳＦＥＴ３０８によって作
った定電流をＭＯＳＦＥＴ３０５．３０６によるカレン
ト・ミラー回路を用いて同電圧発生回路に定電流を供給
していることに特徴がある。このようにすると、端子３
０３，３０２に供給される電位と、端子２３０から出力
される出力電位が１ｖ程度まで接近しても安定した出力
が得られる特長がある。

第４図も、第２図の電源回路と同じ目的で構成されたも
ので、ダイオード数を減らし、かつ、第３図の回路に比
べ、温度に対する変動が少ないバンド・ギャップ基準電
圧発生回路を組み込んだ高精度電位発生回路を示す図で
ある。

定電圧発生回路の動作についてはよく知られているので
説明を省略するが、ここでも、Ｐ型ＭＯ５ＦＥＴのしき
い値電圧を組み込んでいること、ＭＯＳＦＥＴによる定
電流回路を用いて第３図と同様の特長を兼ね備えた回路
になっている。

第８図は、第１図の端子８に供給する電圧発生回路の他
の実施例を示す図である。

第２図〜第４図の回路では、端子２００゜３０２．３０
３に供給される電位が下がってくると、定電圧発生回路
が正常に動作しなくなる。このため、供給電位がある電
位以下では、急激に出力端子２３０の電位が接地電位に
なる欠点がある。

第８図の回路は、このような低電位供給時の電圧発生回
路である。この回路でＰ型ＭＯＳＦＥＴ８０４のゲート
端子８０３に、例えば３．５ｖ程度の電位を供給してお
く、この状態で、端子８０１の電位が４．５ｖ程度にな
ると、ＭＯＳＦＥＴ８０４は、遮断状態となり、端子８
１１の電位は接地電位となる。このため、Ｐ型ＭＯＳＦ
ＥＴ８０５は導通して、端子８１０の電位は、はぼ端子
８０２の電位になる。端子８０１，８０２の電位が４．
５ｖ以上では、端子８１１の電位はほぼ供給電位となり
、Ｐ型Ｍ’０８ＦＥＴ８０５は遮断状態となり、出力端
子８１０の電位は接地電位となる。ここで、ＭＯＳＦＥ
Ｔ８０６は、端子８１２には約２ｖの電位を与え、はぼ
、一定の電流をＭＯ５ＦＥＴ８０６に流しておくための
デバイスで。

このＭＯＳＦＥＴ８０６は抵抗体で置き換えることもで
きる。

第８図の電圧発生回路と、第２図〜第４図の回路を並列
に接続すると、電源電圧の広い範囲にわたって、第１図
のインバータ回路に電流がほとんど流れることなく、か
つ、高速で動作する電位を供給することができる。

以上の各回路では、いくつかの定電圧発生回路とその組
み合わせについて述べたが、所定の電位を発生する回路
であれば、これらの電源以外の回路を用いることができ
ることは言うまでもない。

第５図は、第１図の回路の端子５に供給するのに好適な
電圧発生回路を示す図である。

その構成は、第３図の回路とほぼ同様である。

ただし、この回路では、Ｎ型ＭＯＳＦＥＴ３０７のしき
い値電圧の変化に対応して出力電圧が変化するように構
成している。このようにすると、第１図のＭＯＳＦＥＴ
１８のしきい電圧値が変動したときにも、最も高速に動
作し、かつ、電流を最低値に抑えることができる。また
、この回路の出力は、ＭＯＳＦＥＴのゲートに供給され
るのみであるので、バイポーラ・トランジスタ２０５、
抵抗２０３を省略することもできる。また、この回路の
代わりに、第２図、第４図と類似の回路を用い得ること
、さらに、この回路と第８図の回路とを組み合わせるこ
とにより、広い範囲の供給電圧範囲において動作する回
路にすることができることは、上記の説明と同様である
。

第６図は、第１図において一点鎖線で囲んだ回路Ｃと同
様の働きをする他の回路例を示す図である。

第１図の端子２への供給電源が、端子３０２゜３０３．
６０２，６０３に供給される。また、端子６２３は、第
１図のインバータ出力端子３に接続される。この回路の
特長は、第１図の回路ではＰ型ＭＯＳＦＥＴ１３．１４
のゲートが相対するフリップ・フロップ回路の出力端子
に接続されているが、このゲートを駆動する回路を新た
に設け、高速動作を行わせることにある。以下、動作に
ついて説明する。端子６２３の電位が高レベルから低レ
ベルに変化すると、Ｎ型ＭＯＳＦＥＴ６０８は遮断状態
となり、Ｎ型ＭＯＳＦＥＴ６１０が導通する。これによ
り、Ｐ型ＭＯＳＦＥＴ６０５が導通し、Ｐ型ＭＯＳＦＥ
Ｔ６０４に電流が流れて端子６２０を引き上げる。一方
、Ｎ型ＭＯＳＦＥＴ６１１は導通し、Ｎ型ＭＯＳＦＥＴ
６０９が遮断状態となるので、Ｐ型ＭＯＳＦＥＴ６０６
゜６０７には電流が流れず、端子６２１の電位は引き下
げられる。端子６２３の電位が低レベルから高レベルに
変化したときも、同様の動作で出力の電位が変化する。

この回路によると、第１図の回路に比べてＮ型ＭＯＳＦ
ＥＴ６０９，６１０に流れる電流分だけ消費電力は増加
するが、Ｐ型Ｍ○５ＦＥＴの動作が高速化される分だけ
、動作が高速化されるのが特長である。

第７図は、第６図の回路とほぼ同様な動作をする他の例
を示す図である。

この回路では、Ｐ型ＭＯＳＦＥＴ６０４のゲートが、出
力端子６２１に接続されている。このように、第１図と
第６図の回路を組み合わせた回路を用いると、消費電力
が第６図の回路より少なく、かつ、第１図の回路より高
速動作をする回路が得られる。

第１０図は１本発明の他の実施例を示す回路図である。

第１０図の回路は、第１図において、入力端子１からＭ
ＯＳＦＥＴ１２．２７で構成されるインバータを経てフ
リップ・フロップ回路（第１図にＣと表示）の出力６．
７までの回路と同様の動作をする回路である。フリップ
・フロップ回路のＭＯＳＦＥ７１８のゲートには入力端
子１の肯定信号を、まな、ＭＯＳＦＥＴ１７のゲートに
はインバータによって作られた否定信号を供給している
。この回路が第１図の回路と同様の働きをすることは明
らかなので説明は省略するが、インバータへの電源供給
端子８には第１図の端子８に供給した電圧を供給するこ
とが望ましいことは言うまでもない。また、第１０図の
インバータを構成するＭＯＳＦＥＴ１２．２７のゲート
幅は、ＭＯ５ＦＥＴ１７．１８のゲート幅より大きくし
、遅延時間を低減するとともに、Ｎ型ＭＯＳＦＥＴ２７
のゲート幅をＰ型ＭＯＳＦＥＴ１２のゲート幅より大き
くし、入力が低レベルから高レベルに変化したときにＭ
ＯＳＦＥＴ１７を早く遮断状態に移行させることが高速
化、消費電力低減のために望ましい。このような配慮を
すれば、入力端子１の電位が低レベルから高レベルに変
化するときにＭＯ５ＦＥＴ１７．１８がともに導通し、
出力端子６．７の信号切り換りが遅れる不都合が軽減さ
れる。

第１１図は、第１０図と同様の動作をする本発明の他の
実施例を示す回路図である。

本実施例では、第１０図に比べ、ＭＯＳＦＥＴ１１２．
１２７で構成するインバータを追加し、その電源供給電
圧端子１１８に端子８の電位よりＰ型ＭＯＳＦＥＴのし
きい値電圧だけ高い電位を供給することにある。第１１
図の回路動作の説明は省くが、この回路を用いると、入
力端子１の入力容量を小さくできるので、信号源インピ
ーダンスが大きいときには、第１０図の回路に比べ、高
速動作をすること、初段のインバータによって入力信号
が波形整形され、端子３の電位変化が急峻　く・になる
ために、フリップ・フロップ回路の切り換り時の電流が
低減されて消費電力が減少する特徴がある。

第１０図、第１１図の回路は、第１図の回路に比べ、入
力信号が高レベルから低レベルに切り換ったときの遅延
時間に比べ、低レベルから高レベルに切り換わったとき
の遅延時間ががやや大きくなること、出力される肯定、
否定信号の遅延時間が多少異なる欠点があるが、入力端
子の静電容量を小さくできるので、信号源インピーダン
スの大きいときには特に有効である。

なお、本発明は、上記各実施例に限定されることはなく
、本発明の特許請求の範囲内で種々の変形、変更があり
得ることは言うまでもない。

〔発明の効果〕

以上説明したように、本発明によれば、従来の回路では
達成できなかった、高速で、かつ、低消費電力の入カバ
ソファ回路を十分な動作余裕をもって実現できるという
大きな効果がある。

【図面の簡単な説明】

第１図は、本発明の第１の実施例の入力バッファ回路を
示す回路図、第２図は、第１図の端子８に供給するのに
好適な電源回路を示す回路図、第３図は、他の電源回路
を示す図、第４図は、さらに他の電源回路を示す図、第
５図は、第１図の回路の端子５に供給するのに好適な電
圧発生回路を示す図、第６図は、第１図の回路Ｃと同様
の働きをする他の回路例を示す図、第７図は、第６図の
回路とほぼ同様な動作をする他の回路例を示す図。第８図は、第１図の回路の端子８に供給する電圧発生回
路の他の例を示す図、第９図は、本発明の入力バッファ
回路の他の実施例を示す図、第１０図は、本発明の他の
実施例を示す回路図、第１１図は、本発明の他の実施例
を示す回路図である。１・・・入力端子３．５，６．７．８．８′・・・端子１２・・・Ｐ型ＭＯＳＦＥＴ１２１３−Ｐ型ＭＯＳＦＥＴ１４　・Ｐ型ＭＯＳＦＥＴ１７・・・Ｎ型ＭＯＳＦＥＴ１８　・Ｎ型ＭＯＳＦＥＴ２５・ＭＯＳＦＥＴ３２．３４・・・バイポーラ・トランジスタ３６．３７
．３８．３９・・・端子４０・・・ショットキーダイオード２００．２０１・・・端子２０３・・・抵抗２０５．３１１・・・バイポーラ・トランジスタ２０７
・・・Ｐ型ＭＯ５ＦＥＴ２２０・・・静電容量２３０・・・出力端子３０２．３０３，６０２，６０３・・・端子３０５．３
０６，３０８・・・ＭＯＳＦＥＴ３０７・・・Ｎ型ＭＯ
５ＦＥＴ３０９．３１０・・・抵抗６０４．６０５．６０６、ｆ３０７−Ｐ型ＭＯ５ＦＴ６２０．６２１，６２３・・・端子６０８．６０９，６１０，６１１・Ｎ型ＭＯ８ＦＴ８０１．８０２，８１０，８１１・・・端子８０３・・
・ゲート端子８０４・・・Ｐ型ＭＯＳＦＥＴ８０５・・・Ｐ型ＭＯＳＦＥＴ８０６・・・ＭＯＳＦＥＴ８１２・・・端子９０１・・・Ｐ型ＭＯＳＦＥＴＢ１、Ｂ２・・・回路

Claims

【特許請求の範囲】１、入力信号端子と、該入力信号端子からの入力信号を
波形整形するインバータ回路と、該インバータ回路の出
力が導かれ、Ｐ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとを
少なくとも有し、上記出力が、上記ＭＯＳＦＥＴのうち
、一方のＭＯＳＦＥＴのゲート電極および該ＭＯＳＦＥ
Ｔと相対する同導電型のＭＯＳＦＥＴのソースに導かれ
、該両ＭＯＳＦＥＴは相補的に動作し、かつ、上記入力
信号の肯定および否定信号をほぼ同一遅延時間で発生す
るフリップ・フロップ回路とを具備することを特徴とす
る入力バッファ回路。２、上記相補的に動作する上記ＭＯＳＦＥＴのうち、一
方のＭＯＳＦＥＴのゲート電極に供給する電圧を、該Ｍ
ＯＳＦＥＴのしきい値電圧に応じて変化させることを特
徴とする特許請求の範囲第１項記載の入力バッファ回路
。３、当該入力バッファ回路の出力をＭＯＳＦＥＴのゲー
トに接続し、その出力をバイポーラ・トランジスタもし
くはＣＭＯＳＦＥＴのインバータに接続して負荷駆動能
力を付与することを特徴とする特許請求の範囲第１項記
載の入力バッファ回路。