JPH01231418A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH01231418A JPH01231418A JP63056145A JP5614588A JPH01231418A JP H01231418 A JPH01231418 A JP H01231418A JP 63056145 A JP63056145 A JP 63056145A JP 5614588 A JP5614588 A JP 5614588A JP H01231418 A JPH01231418 A JP H01231418A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mosfet
- terminal
- input signal
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000007493 shaping process Methods 0.000 claims abstract description 3
- 230000000295 complement effect Effects 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 19
- 239000004065 semiconductor Substances 0.000 description 6
- 239000002131 composite material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の入カバソファ回路に関する
。
。
従来の半導体集積回路においては9例えば、アイ・イー
・イー・イージャーナルオブソリッドステイトサーキッ
ツ(I E E E Journal ofSoli
d 5tate C1rcuits) 5C−19巻、
545−551頁(1984年)に記載されているよう
に、入力信号線に入力信号が印加されたとき、半導体集
積回路の内部回路に信号を伝達する前に、該内部回路に
好適な信号振幅になるように、入カバッファ回路が設け
られており、この人力バッファ回路には、定常的に電流
が流れる回路が用いられている。
・イー・イージャーナルオブソリッドステイトサーキッ
ツ(I E E E Journal ofSoli
d 5tate C1rcuits) 5C−19巻、
545−551頁(1984年)に記載されているよう
に、入力信号線に入力信号が印加されたとき、半導体集
積回路の内部回路に信号を伝達する前に、該内部回路に
好適な信号振幅になるように、入カバッファ回路が設け
られており、この人力バッファ回路には、定常的に電流
が流れる回路が用いられている。
このため、従来の入力バッファ回路では、半導体集積回
路の総消費電力の30%以上をこの人カバソファ回路が
消費するという問題があった。また、この入力バッファ
回路の消費電力を制限すると、高速化が困難となる。す
なわち、消費電力と動作速度とはトレードオフの関係に
あった。さらに、従来の入力バッファ回路では、入力信
号の肯定信号と否定信号とを発生させるために、CMO
Sインバータ回路を1段設けているために、該両信号を
発生させる際に、インバータ回路1段分の時間差が生じ
るので、この時間差を調整するような回路を採用する必
要から、入力バッファ回路の遅延時間が増加する問題が
あった。
路の総消費電力の30%以上をこの人カバソファ回路が
消費するという問題があった。また、この入力バッファ
回路の消費電力を制限すると、高速化が困難となる。す
なわち、消費電力と動作速度とはトレードオフの関係に
あった。さらに、従来の入力バッファ回路では、入力信
号の肯定信号と否定信号とを発生させるために、CMO
Sインバータ回路を1段設けているために、該両信号を
発生させる際に、インバータ回路1段分の時間差が生じ
るので、この時間差を調整するような回路を採用する必
要から、入力バッファ回路の遅延時間が増加する問題が
あった。
本発明の目的は、上記の問題を解決し、消費電力が少な
く、かつ、高速な入力バッファ回路を提供することにあ
る。
く、かつ、高速な入力バッファ回路を提供することにあ
る。
最近、CMOSデバイスとバイポーラ・トランジスタと
を同一チップ内に形成することが可能となり、入力バッ
ファ回路もこれらデバイスの複合回路によって構成でき
るようになった。このような状況のもとで、本発明者ら
は、入力バッファ回路の消費電力低減と遅延時間の短縮
を検討し、その結果、次のことを見出した。すなわち、
フリップ・フロップ回路では、定常的な電力消費がない
こと、および入力信号の肯定および否定信号が極めて小
さい時間遅れで発生できること、さらに、フリップ・フ
ロップ回路の負荷を小さく調整することによって高速動
作を達成できることである。
を同一チップ内に形成することが可能となり、入力バッ
ファ回路もこれらデバイスの複合回路によって構成でき
るようになった。このような状況のもとで、本発明者ら
は、入力バッファ回路の消費電力低減と遅延時間の短縮
を検討し、その結果、次のことを見出した。すなわち、
フリップ・フロップ回路では、定常的な電力消費がない
こと、および入力信号の肯定および否定信号が極めて小
さい時間遅れで発生できること、さらに、フリップ・フ
ロップ回路の負荷を小さく調整することによって高速動
作を達成できることである。
すなわち、本発明の入力バッファ回路は、上記課題を解
決するため、半導体集積回路の入力信号端子からの入力
信号を、少なくともP型MO5FETとN型MOSFE
Tで構成されるフリップ・フロップ回路に導き、上記入
力信号の振幅を増幅する半導体集積回路の入力バッファ
回路において、上記入力信号をインバータ回路に導き、
波形整形した後、その出力を上記フリップ・フロップ回
路のMOSFETのゲートおよび該MOSFETと相対
する該MOSFETと同型のMOSFETのソースに接
続し、該両MOSFETを入力信号に対して相補的に動
作させることにより、上記入力信号の肯定および否定信
号をほぼ同一遅延時間で発生させることを特徴とする。
決するため、半導体集積回路の入力信号端子からの入力
信号を、少なくともP型MO5FETとN型MOSFE
Tで構成されるフリップ・フロップ回路に導き、上記入
力信号の振幅を増幅する半導体集積回路の入力バッファ
回路において、上記入力信号をインバータ回路に導き、
波形整形した後、その出力を上記フリップ・フロップ回
路のMOSFETのゲートおよび該MOSFETと相対
する該MOSFETと同型のMOSFETのソースに接
続し、該両MOSFETを入力信号に対して相補的に動
作させることにより、上記入力信号の肯定および否定信
号をほぼ同一遅延時間で発生させることを特徴とする。
本発明では、上記のように、特に、入力信号をインバー
タ回路で波形整形し、その出力をP型MOSFETとN
型MOSFETとによって構成されたフリップ・フロッ
プ回路のMOSFETのゲートおよび相対する同型MO
SFETのソースに接続して、フリップ・フロップ回路
を動作させることによって高速動作をし、かつ、消費電
力の小さい入力バッファ回路を実現した。
タ回路で波形整形し、その出力をP型MOSFETとN
型MOSFETとによって構成されたフリップ・フロッ
プ回路のMOSFETのゲートおよび相対する同型MO
SFETのソースに接続して、フリップ・フロップ回路
を動作させることによって高速動作をし、かつ、消費電
力の小さい入力バッファ回路を実現した。
本発明は、フリップ・フロップ回路を用いるので、入力
信号が切り替わったときのみ、過渡的に電流が流れるの
みで、定常的な電流がなく、かつ、フリップ・フロップ
回路の中間端子から増幅された入力信号の肯定と否定の
信号を取り出すことができ、従来の課題を解決できる。
信号が切り替わったときのみ、過渡的に電流が流れるの
みで、定常的な電流がなく、かつ、フリップ・フロップ
回路の中間端子から増幅された入力信号の肯定と否定の
信号を取り出すことができ、従来の課題を解決できる。
さらに、本発明によれば、定常電流を流してもよく、こ
れによりさらに高速動作をする回路を実現できる。
れによりさらに高速動作をする回路を実現できる。
第1図は1本発明の一実施例の入力バッフ7回路を示す
回路図である。
回路図である。
電源電圧を5vとし、電源端子2に該電源電圧を供給す
る。また、端子8には入力端子1に供給される信号が高
レベルのときにP型MOSFET12が遮断状態になり
、電流がほとんど流れないような一定電圧を与えるにの
状態で入力端子1の電位が低レベルから高レベルに変化
すると、インバータの出力端子3の電位は、高レベル(
端子8の電位)から低レベル(接地電位)に変わる。
る。また、端子8には入力端子1に供給される信号が高
レベルのときにP型MOSFET12が遮断状態になり
、電流がほとんど流れないような一定電圧を与えるにの
状態で入力端子1の電位が低レベルから高レベルに変化
すると、インバータの出力端子3の電位は、高レベル(
端子8の電位)から低レベル(接地電位)に変わる。
このため、N型MOSFET17は遮断状態となり、一
方、N型MOSFET18が導通し、フリップ・フロッ
プ回路の端子7が低レベルとなる。
方、N型MOSFET18が導通し、フリップ・フロッ
プ回路の端子7が低レベルとなる。
端子7が低レベルになると、P型MOSFET13が導
通し、端子6の電位を引き上げ、P型MOSFET14
が遮断状態になり、フリップ・フロツプ回路には電流が
流れなくなって動作が完了する(すなわち、定常状態と
なる)。入力端子の電位が高レベルから低レベルに変化
したときには。
通し、端子6の電位を引き上げ、P型MOSFET14
が遮断状態になり、フリップ・フロツプ回路には電流が
流れなくなって動作が完了する(すなわち、定常状態と
なる)。入力端子の電位が高レベルから低レベルに変化
したときには。
端子3の電位は、低レベルから高レベルになり、N型M
OSFET17は導通し、端子6の電位を引き下げる。
OSFET17は導通し、端子6の電位を引き下げる。
また、N型MOSFET18は遮断状態となる。この結
果、P型MOSFET14が導通し、端子7の電位を引
き上げ、P型MO5FET13が遮断状態となって、動
作が完了する。
果、P型MOSFET14が導通し、端子7の電位を引
き上げ、P型MO5FET13が遮断状態となって、動
作が完了する。
ここで、端子5に供給する電位は、端子8に供給する電
位にMOSFET1.8のしきい値電圧を加えた電位が
望ましい。このような電位を与えておくと、入力端子1
の電位が低レベルのときに、MOSFET18が遮断状
態になり、かつ、端子3の電位が低下したときに、この
MOSFET18に最も多くの電流が流れるので、好都
合である。
位にMOSFET1.8のしきい値電圧を加えた電位が
望ましい。このような電位を与えておくと、入力端子1
の電位が低レベルのときに、MOSFET18が遮断状
態になり、かつ、端子3の電位が低下したときに、この
MOSFET18に最も多くの電流が流れるので、好都
合である。
ただし、電流が流れないためには、上述の電位より低い
電位を与えればよく、また、高速動作を要求するときに
は、多少電流は流れるが、端子5に上述の電位よりわず
かに高い電位を与えてもよい。
電位を与えればよく、また、高速動作を要求するときに
は、多少電流は流れるが、端子5に上述の電位よりわず
かに高い電位を与えてもよい。
なお、ショットキーダイオード40は、端子3の電位が
低レベルから高レベルに変化したときに、端子7を高速
に引き上げるために設けたものである。このダイオード
は省略することもできる。
低レベルから高レベルに変化したときに、端子7を高速
に引き上げるために設けたものである。このダイオード
は省略することもできる。
引き続き、フリップ・フロップ回路の出力をMOSFE
Tとバイポーラ・トランジスタの複合回路に導き、駆動
能力を付与する。破線で囲んだB1の回路は、小さいM
OSFETとバイポーラ・トランジスタとによって構成
されており、フリップ・フロップ回路の出力端子7の負
荷容量を小さくし、フリップ・フロップ回路の遅延時間
の短縮を図っている。また、MOSFET25は、バイ
ポーラ・トランジスタのエミッターベース間に逆方向に
高い電圧が加わることによるバイポーラ・トランジスタ
の特性の劣化を防止するためのものである。この複合回
路の動作の説明は省略する。
Tとバイポーラ・トランジスタの複合回路に導き、駆動
能力を付与する。破線で囲んだB1の回路は、小さいM
OSFETとバイポーラ・トランジスタとによって構成
されており、フリップ・フロップ回路の出力端子7の負
荷容量を小さくし、フリップ・フロップ回路の遅延時間
の短縮を図っている。また、MOSFET25は、バイ
ポーラ・トランジスタのエミッターベース間に逆方向に
高い電圧が加わることによるバイポーラ・トランジスタ
の特性の劣化を防止するためのものである。この複合回
路の動作の説明は省略する。
回路B2は、回路B1と同じ構成である。回路B1、B
2は、MOSFETにより構成される通常のインバータ
回路を用いることができることは言うまでもない。
2は、MOSFETにより構成される通常のインバータ
回路を用いることができることは言うまでもない。
また、端子36.37には、一定の電位を供給してバイ
ポーラ・トランジスタ32.34のベース電荷を定常的
に引き抜いてもよく、さらに、高速化を図るためには、
端子36.37を端子38.39にそれぞれ接続したり
、別途、インバータ回路を設け、端子6.7の信号を反
転して供給してもよい。さらには、端子36.37を直
接、端子6.7に接続することもできる。また、第9図
に示すように、端子3の信号やその反転信号を直接用い
ることもできる。ここで、端子8′ には、端子8と同
電位を供給してもよく、また、端子8の電位よりP型M
O5FET901のしきい値電圧だけ高い電位を供給し
てもよい。
ポーラ・トランジスタ32.34のベース電荷を定常的
に引き抜いてもよく、さらに、高速化を図るためには、
端子36.37を端子38.39にそれぞれ接続したり
、別途、インバータ回路を設け、端子6.7の信号を反
転して供給してもよい。さらには、端子36.37を直
接、端子6.7に接続することもできる。また、第9図
に示すように、端子3の信号やその反転信号を直接用い
ることもできる。ここで、端子8′ には、端子8と同
電位を供給してもよく、また、端子8の電位よりP型M
O5FET901のしきい値電圧だけ高い電位を供給し
てもよい。
第2図は、第1図の端子8に供給するのに好適な電源回
路を示す回路図である。
路を示す回路図である。
本回路の目的は、消費電力を低減するため、入力端子1
の高電位が入力したときに、P型MOSFET12が遮
断状態になる電位を端子8に与えることにある。端子2
00,201には、第1図の端子2に供給した電源を接
続する。バイポーラ・トランジスタ205のベースに供
給される電位は、この回路では、5個のダイオードの順
方向電圧と。
の高電位が入力したときに、P型MOSFET12が遮
断状態になる電位を端子8に与えることにある。端子2
00,201には、第1図の端子2に供給した電源を接
続する。バイポーラ・トランジスタ205のベースに供
給される電位は、この回路では、5個のダイオードの順
方向電圧と。
P型MOSFET207のしきい値電圧の電圧降下を加
えた値となり、出力端子230には、バイポーラ・トラ
ンジスタ205のベース−エミッタ間の電位降下を差し
引いた電位が出力される。抵抗203.静電容量220
は、出力電位の揺らぎを低減するために設けた平滑回路
である。端子230は、第8図の端子8へ接続される。
えた値となり、出力端子230には、バイポーラ・トラ
ンジスタ205のベース−エミッタ間の電位降下を差し
引いた電位が出力される。抵抗203.静電容量220
は、出力電位の揺らぎを低減するために設けた平滑回路
である。端子230は、第8図の端子8へ接続される。
第3図は、第2図の電源回路と同じ目的で構成され、第
2図のものよりダイオード数を減らし、高精度で、かつ
所望の電位を発生する回路を示す図である。
2図のものよりダイオード数を減らし、高精度で、かつ
所望の電位を発生する回路を示す図である。
抵抗309,310と、バイポーラ・トランジスタ31
1,205から構成される定電圧発生回路はよく知られ
ている。これに、P型MOSFET207のしきい値電
圧を加えて出力電位をこのしきい値電圧の変化に対応さ
せていること、および、MOSFET308によって作
った定電流をMOSFET305.306によるカレン
ト・ミラー回路を用いて同電圧発生回路に定電流を供給
していることに特徴がある。このようにすると、端子3
03,302に供給される電位と、端子230から出力
される出力電位が1v程度まで接近しても安定した出力
が得られる特長がある。
1,205から構成される定電圧発生回路はよく知られ
ている。これに、P型MOSFET207のしきい値電
圧を加えて出力電位をこのしきい値電圧の変化に対応さ
せていること、および、MOSFET308によって作
った定電流をMOSFET305.306によるカレン
ト・ミラー回路を用いて同電圧発生回路に定電流を供給
していることに特徴がある。このようにすると、端子3
03,302に供給される電位と、端子230から出力
される出力電位が1v程度まで接近しても安定した出力
が得られる特長がある。
第4図も、第2図の電源回路と同じ目的で構成されたも
ので、ダイオード数を減らし、かつ、第3図の回路に比
べ、温度に対する変動が少ないバンド・ギャップ基準電
圧発生回路を組み込んだ高精度電位発生回路を示す図で
ある。
ので、ダイオード数を減らし、かつ、第3図の回路に比
べ、温度に対する変動が少ないバンド・ギャップ基準電
圧発生回路を組み込んだ高精度電位発生回路を示す図で
ある。
定電圧発生回路の動作についてはよく知られているので
説明を省略するが、ここでも、P型MO5FETのしき
い値電圧を組み込んでいること、MOSFETによる定
電流回路を用いて第3図と同様の特長を兼ね備えた回路
になっている。
説明を省略するが、ここでも、P型MO5FETのしき
い値電圧を組み込んでいること、MOSFETによる定
電流回路を用いて第3図と同様の特長を兼ね備えた回路
になっている。
第8図は、第1図の端子8に供給する電圧発生回路の他
の実施例を示す図である。
の実施例を示す図である。
第2図〜第4図の回路では、端子200゜302.30
3に供給される電位が下がってくると、定電圧発生回路
が正常に動作しなくなる。このため、供給電位がある電
位以下では、急激に出力端子230の電位が接地電位に
なる欠点がある。
3に供給される電位が下がってくると、定電圧発生回路
が正常に動作しなくなる。このため、供給電位がある電
位以下では、急激に出力端子230の電位が接地電位に
なる欠点がある。
第8図の回路は、このような低電位供給時の電圧発生回
路である。この回路でP型MOSFET804のゲート
端子803に、例えば3.5v程度の電位を供給してお
く、この状態で、端子801の電位が4.5v程度にな
ると、MOSFET804は、遮断状態となり、端子8
11の電位は接地電位となる。このため、P型MOSF
ET805は導通して、端子810の電位は、はぼ端子
802の電位になる。端子801,802の電位が4.
5v以上では、端子811の電位はほぼ供給電位となり
、P型M’08FET805は遮断状態となり、出力端
子810の電位は接地電位となる。ここで、MOSFE
T806は、端子812には約2vの電位を与え、はぼ
、一定の電流をMO5FET806に流しておくための
デバイスで。
路である。この回路でP型MOSFET804のゲート
端子803に、例えば3.5v程度の電位を供給してお
く、この状態で、端子801の電位が4.5v程度にな
ると、MOSFET804は、遮断状態となり、端子8
11の電位は接地電位となる。このため、P型MOSF
ET805は導通して、端子810の電位は、はぼ端子
802の電位になる。端子801,802の電位が4.
5v以上では、端子811の電位はほぼ供給電位となり
、P型M’08FET805は遮断状態となり、出力端
子810の電位は接地電位となる。ここで、MOSFE
T806は、端子812には約2vの電位を与え、はぼ
、一定の電流をMO5FET806に流しておくための
デバイスで。
このMOSFET806は抵抗体で置き換えることもで
きる。
きる。
第8図の電圧発生回路と、第2図〜第4図の回路を並列
に接続すると、電源電圧の広い範囲にわたって、第1図
のインバータ回路に電流がほとんど流れることなく、か
つ、高速で動作する電位を供給することができる。
に接続すると、電源電圧の広い範囲にわたって、第1図
のインバータ回路に電流がほとんど流れることなく、か
つ、高速で動作する電位を供給することができる。
以上の各回路では、いくつかの定電圧発生回路とその組
み合わせについて述べたが、所定の電位を発生する回路
であれば、これらの電源以外の回路を用いることができ
ることは言うまでもない。
み合わせについて述べたが、所定の電位を発生する回路
であれば、これらの電源以外の回路を用いることができ
ることは言うまでもない。
第5図は、第1図の回路の端子5に供給するのに好適な
電圧発生回路を示す図である。
電圧発生回路を示す図である。
その構成は、第3図の回路とほぼ同様である。
ただし、この回路では、N型MOSFET307のしき
い値電圧の変化に対応して出力電圧が変化するように構
成している。このようにすると、第1図のMOSFET
18のしきい電圧値が変動したときにも、最も高速に動
作し、かつ、電流を最低値に抑えることができる。また
、この回路の出力は、MOSFETのゲートに供給され
るのみであるので、バイポーラ・トランジスタ205、
抵抗203を省略することもできる。また、この回路の
代わりに、第2図、第4図と類似の回路を用い得ること
、さらに、この回路と第8図の回路とを組み合わせるこ
とにより、広い範囲の供給電圧範囲において動作する回
路にすることができることは、上記の説明と同様である
。
い値電圧の変化に対応して出力電圧が変化するように構
成している。このようにすると、第1図のMOSFET
18のしきい電圧値が変動したときにも、最も高速に動
作し、かつ、電流を最低値に抑えることができる。また
、この回路の出力は、MOSFETのゲートに供給され
るのみであるので、バイポーラ・トランジスタ205、
抵抗203を省略することもできる。また、この回路の
代わりに、第2図、第4図と類似の回路を用い得ること
、さらに、この回路と第8図の回路とを組み合わせるこ
とにより、広い範囲の供給電圧範囲において動作する回
路にすることができることは、上記の説明と同様である
。
第6図は、第1図において一点鎖線で囲んだ回路Cと同
様の働きをする他の回路例を示す図である。
様の働きをする他の回路例を示す図である。
第1図の端子2への供給電源が、端子302゜303.
602,603に供給される。また、端子623は、第
1図のインバータ出力端子3に接続される。この回路の
特長は、第1図の回路ではP型MOSFET13.14
のゲートが相対するフリップ・フロップ回路の出力端子
に接続されているが、このゲートを駆動する回路を新た
に設け、高速動作を行わせることにある。以下、動作に
ついて説明する。端子623の電位が高レベルから低レ
ベルに変化すると、N型MOSFET608は遮断状態
となり、N型MOSFET610が導通する。これによ
り、P型MOSFET605が導通し、P型MOSFE
T604に電流が流れて端子620を引き上げる。一方
、N型MOSFET611は導通し、N型MOSFET
609が遮断状態となるので、P型MOSFET606
゜607には電流が流れず、端子621の電位は引き下
げられる。端子623の電位が低レベルから高レベルに
変化したときも、同様の動作で出力の電位が変化する。
602,603に供給される。また、端子623は、第
1図のインバータ出力端子3に接続される。この回路の
特長は、第1図の回路ではP型MOSFET13.14
のゲートが相対するフリップ・フロップ回路の出力端子
に接続されているが、このゲートを駆動する回路を新た
に設け、高速動作を行わせることにある。以下、動作に
ついて説明する。端子623の電位が高レベルから低レ
ベルに変化すると、N型MOSFET608は遮断状態
となり、N型MOSFET610が導通する。これによ
り、P型MOSFET605が導通し、P型MOSFE
T604に電流が流れて端子620を引き上げる。一方
、N型MOSFET611は導通し、N型MOSFET
609が遮断状態となるので、P型MOSFET606
゜607には電流が流れず、端子621の電位は引き下
げられる。端子623の電位が低レベルから高レベルに
変化したときも、同様の動作で出力の電位が変化する。
この回路によると、第1図の回路に比べてN型MOSF
ET609,610に流れる電流分だけ消費電力は増加
するが、P型M○5FETの動作が高速化される分だけ
、動作が高速化されるのが特長である。
ET609,610に流れる電流分だけ消費電力は増加
するが、P型M○5FETの動作が高速化される分だけ
、動作が高速化されるのが特長である。
第7図は、第6図の回路とほぼ同様な動作をする他の例
を示す図である。
を示す図である。
この回路では、P型MOSFET604のゲートが、出
力端子621に接続されている。このように、第1図と
第6図の回路を組み合わせた回路を用いると、消費電力
が第6図の回路より少なく、かつ、第1図の回路より高
速動作をする回路が得られる。
力端子621に接続されている。このように、第1図と
第6図の回路を組み合わせた回路を用いると、消費電力
が第6図の回路より少なく、かつ、第1図の回路より高
速動作をする回路が得られる。
第10図は1本発明の他の実施例を示す回路図である。
第10図の回路は、第1図において、入力端子1からM
OSFET12.27で構成されるインバータを経てフ
リップ・フロップ回路(第1図にCと表示)の出力6.
7までの回路と同様の動作をする回路である。フリップ
・フロップ回路のMOSFE718のゲートには入力端
子1の肯定信号を、まな、MOSFET17のゲートに
はインバータによって作られた否定信号を供給している
。この回路が第1図の回路と同様の働きをすることは明
らかなので説明は省略するが、インバータへの電源供給
端子8には第1図の端子8に供給した電圧を供給するこ
とが望ましいことは言うまでもない。また、第10図の
インバータを構成するMOSFET12.27のゲート
幅は、MO5FET17.18のゲート幅より大きくし
、遅延時間を低減するとともに、N型MOSFET27
のゲート幅をP型MOSFET12のゲート幅より大き
くし、入力が低レベルから高レベルに変化したときにM
OSFET17を早く遮断状態に移行させることが高速
化、消費電力低減のために望ましい。このような配慮を
すれば、入力端子1の電位が低レベルから高レベルに変
化するときにMO5FET17.18がともに導通し、
出力端子6.7の信号切り換りが遅れる不都合が軽減さ
れる。
OSFET12.27で構成されるインバータを経てフ
リップ・フロップ回路(第1図にCと表示)の出力6.
7までの回路と同様の動作をする回路である。フリップ
・フロップ回路のMOSFE718のゲートには入力端
子1の肯定信号を、まな、MOSFET17のゲートに
はインバータによって作られた否定信号を供給している
。この回路が第1図の回路と同様の働きをすることは明
らかなので説明は省略するが、インバータへの電源供給
端子8には第1図の端子8に供給した電圧を供給するこ
とが望ましいことは言うまでもない。また、第10図の
インバータを構成するMOSFET12.27のゲート
幅は、MO5FET17.18のゲート幅より大きくし
、遅延時間を低減するとともに、N型MOSFET27
のゲート幅をP型MOSFET12のゲート幅より大き
くし、入力が低レベルから高レベルに変化したときにM
OSFET17を早く遮断状態に移行させることが高速
化、消費電力低減のために望ましい。このような配慮を
すれば、入力端子1の電位が低レベルから高レベルに変
化するときにMO5FET17.18がともに導通し、
出力端子6.7の信号切り換りが遅れる不都合が軽減さ
れる。
第11図は、第10図と同様の動作をする本発明の他の
実施例を示す回路図である。
実施例を示す回路図である。
本実施例では、第10図に比べ、MOSFET112.
127で構成するインバータを追加し、その電源供給電
圧端子118に端子8の電位よりP型MOSFETのし
きい値電圧だけ高い電位を供給することにある。第11
図の回路動作の説明は省くが、この回路を用いると、入
力端子1の入力容量を小さくできるので、信号源インピ
ーダンスが大きいときには、第10図の回路に比べ、高
速動作をすること、初段のインバータによって入力信号
が波形整形され、端子3の電位変化が急峻 く・になる
ために、フリップ・フロップ回路の切り換り時の電流が
低減されて消費電力が減少する特徴がある。
127で構成するインバータを追加し、その電源供給電
圧端子118に端子8の電位よりP型MOSFETのし
きい値電圧だけ高い電位を供給することにある。第11
図の回路動作の説明は省くが、この回路を用いると、入
力端子1の入力容量を小さくできるので、信号源インピ
ーダンスが大きいときには、第10図の回路に比べ、高
速動作をすること、初段のインバータによって入力信号
が波形整形され、端子3の電位変化が急峻 く・になる
ために、フリップ・フロップ回路の切り換り時の電流が
低減されて消費電力が減少する特徴がある。
第10図、第11図の回路は、第1図の回路に比べ、入
力信号が高レベルから低レベルに切り換ったときの遅延
時間に比べ、低レベルから高レベルに切り換わったとき
の遅延時間ががやや大きくなること、出力される肯定、
否定信号の遅延時間が多少異なる欠点があるが、入力端
子の静電容量を小さくできるので、信号源インピーダン
スの大きいときには特に有効である。
力信号が高レベルから低レベルに切り換ったときの遅延
時間に比べ、低レベルから高レベルに切り換わったとき
の遅延時間ががやや大きくなること、出力される肯定、
否定信号の遅延時間が多少異なる欠点があるが、入力端
子の静電容量を小さくできるので、信号源インピーダン
スの大きいときには特に有効である。
なお、本発明は、上記各実施例に限定されることはなく
、本発明の特許請求の範囲内で種々の変形、変更があり
得ることは言うまでもない。
、本発明の特許請求の範囲内で種々の変形、変更があり
得ることは言うまでもない。
以上説明したように、本発明によれば、従来の回路では
達成できなかった、高速で、かつ、低消費電力の入カバ
ソファ回路を十分な動作余裕をもって実現できるという
大きな効果がある。
達成できなかった、高速で、かつ、低消費電力の入カバ
ソファ回路を十分な動作余裕をもって実現できるという
大きな効果がある。
第1図は、本発明の第1の実施例の入力バッファ回路を
示す回路図、第2図は、第1図の端子8に供給するのに
好適な電源回路を示す回路図、第3図は、他の電源回路
を示す図、第4図は、さらに他の電源回路を示す図、第
5図は、第1図の回路の端子5に供給するのに好適な電
圧発生回路を示す図、第6図は、第1図の回路Cと同様
の働きをする他の回路例を示す図、第7図は、第6図の
回路とほぼ同様な動作をする他の回路例を示す図。 第8図は、第1図の回路の端子8に供給する電圧発生回
路の他の例を示す図、第9図は、本発明の入力バッファ
回路の他の実施例を示す図、第10図は、本発明の他の
実施例を示す回路図、第11図は、本発明の他の実施例
を示す回路図である。 1・・・入力端子 3.5,6.7.8.8′・・・端子 12・・・P型MOSFET12 13−P型MOSFET 14 ・P型MOSFET 17・・・N型MOSFET 18 ・N型MOSFET 25・MOSFET 32.34・・・バイポーラ・トランジスタ36.37
.38.39・・・端子 40・・・ショットキーダイオード 200.201・・・端子 203・・・抵抗 205.311・・・バイポーラ・トランジスタ207
・・・P型MO5FET 220・・・静電容量 230・・・出力端子 302.303,602,603・・・端子305.3
06,308・・・MOSFET307・・・N型MO
5FET 309.310・・・抵抗 604.605.606、f307−P型MO5FT 620.621,623・・・端子 608.609,610,611・N型MO8FT 801.802,810,811・・・端子803・・
・ゲート端子 804・・・P型MOSFET 805・・・P型MOSFET 806・・・MOSFET 812・・・端子 901・・・P型MOSFET B1、B2・・・回路
示す回路図、第2図は、第1図の端子8に供給するのに
好適な電源回路を示す回路図、第3図は、他の電源回路
を示す図、第4図は、さらに他の電源回路を示す図、第
5図は、第1図の回路の端子5に供給するのに好適な電
圧発生回路を示す図、第6図は、第1図の回路Cと同様
の働きをする他の回路例を示す図、第7図は、第6図の
回路とほぼ同様な動作をする他の回路例を示す図。 第8図は、第1図の回路の端子8に供給する電圧発生回
路の他の例を示す図、第9図は、本発明の入力バッファ
回路の他の実施例を示す図、第10図は、本発明の他の
実施例を示す回路図、第11図は、本発明の他の実施例
を示す回路図である。 1・・・入力端子 3.5,6.7.8.8′・・・端子 12・・・P型MOSFET12 13−P型MOSFET 14 ・P型MOSFET 17・・・N型MOSFET 18 ・N型MOSFET 25・MOSFET 32.34・・・バイポーラ・トランジスタ36.37
.38.39・・・端子 40・・・ショットキーダイオード 200.201・・・端子 203・・・抵抗 205.311・・・バイポーラ・トランジスタ207
・・・P型MO5FET 220・・・静電容量 230・・・出力端子 302.303,602,603・・・端子305.3
06,308・・・MOSFET307・・・N型MO
5FET 309.310・・・抵抗 604.605.606、f307−P型MO5FT 620.621,623・・・端子 608.609,610,611・N型MO8FT 801.802,810,811・・・端子803・・
・ゲート端子 804・・・P型MOSFET 805・・・P型MOSFET 806・・・MOSFET 812・・・端子 901・・・P型MOSFET B1、B2・・・回路
Claims (1)
- 【特許請求の範囲】 1、入力信号端子と、該入力信号端子からの入力信号を
波形整形するインバータ回路と、該インバータ回路の出
力が導かれ、P型MOSFETとN型MOSFETとを
少なくとも有し、上記出力が、上記MOSFETのうち
、一方のMOSFETのゲート電極および該MOSFE
Tと相対する同導電型のMOSFETのソースに導かれ
、該両MOSFETは相補的に動作し、かつ、上記入力
信号の肯定および否定信号をほぼ同一遅延時間で発生す
るフリップ・フロップ回路とを具備することを特徴とす
る入力バッファ回路。 2、上記相補的に動作する上記MOSFETのうち、一
方のMOSFETのゲート電極に供給する電圧を、該M
OSFETのしきい値電圧に応じて変化させることを特
徴とする特許請求の範囲第1項記載の入力バッファ回路
。 3、当該入力バッファ回路の出力をMOSFETのゲー
トに接続し、その出力をバイポーラ・トランジスタもし
くはCMOSFETのインバータに接続して負荷駆動能
力を付与することを特徴とする特許請求の範囲第1項記
載の入力バッファ回路。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63056145A JPH01231418A (ja) | 1988-03-11 | 1988-03-11 | 入力バッファ回路 |
KR1019880014337A KR970008786B1 (ko) | 1987-11-02 | 1988-11-01 | 반도체 집적회로 |
US07/266,148 US4928265A (en) | 1987-11-02 | 1988-11-02 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63056145A JPH01231418A (ja) | 1988-03-11 | 1988-03-11 | 入力バッファ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01231418A true JPH01231418A (ja) | 1989-09-14 |
Family
ID=13018914
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63056145A Pending JPH01231418A (ja) | 1987-11-02 | 1988-03-11 | 入力バッファ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01231418A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03182117A (ja) * | 1989-12-11 | 1991-08-08 | Nec Corp | レベル変換回路 |
JPH06204850A (ja) * | 1993-01-07 | 1994-07-22 | Oki Electric Ind Co Ltd | レベルシフタ回路 |
WO2003007477A1 (fr) * | 2001-07-12 | 2003-01-23 | Sanyo Electric Co.,Ltd. | Circuit convertisseur de niveau |
JP2009218735A (ja) * | 2008-03-07 | 2009-09-24 | Toshiba Corp | 半導体集積装置 |
JP2018133607A (ja) * | 2017-02-13 | 2018-08-23 | エイブリック株式会社 | 信号選択回路及び半導体装置 |
-
1988
- 1988-03-11 JP JP63056145A patent/JPH01231418A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03182117A (ja) * | 1989-12-11 | 1991-08-08 | Nec Corp | レベル変換回路 |
JP2546398B2 (ja) * | 1989-12-11 | 1996-10-23 | 日本電気株式会社 | レベル変換回路 |
JPH06204850A (ja) * | 1993-01-07 | 1994-07-22 | Oki Electric Ind Co Ltd | レベルシフタ回路 |
WO2003007477A1 (fr) * | 2001-07-12 | 2003-01-23 | Sanyo Electric Co.,Ltd. | Circuit convertisseur de niveau |
US7078934B2 (en) | 2001-07-12 | 2006-07-18 | Sanyo Electric Co., Ltd. | Level conversion circuit |
JP2009218735A (ja) * | 2008-03-07 | 2009-09-24 | Toshiba Corp | 半導体集積装置 |
US7839198B2 (en) | 2008-03-07 | 2010-11-23 | Kabushiki Kaisha Toshiba | Semiconductor integrated device |
JP4607976B2 (ja) * | 2008-03-07 | 2011-01-05 | 株式会社東芝 | 半導体集積装置 |
JP2018133607A (ja) * | 2017-02-13 | 2018-08-23 | エイブリック株式会社 | 信号選択回路及び半導体装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2616142B2 (ja) | 出力回路 | |
US6225846B1 (en) | Body voltage controlled semiconductor integrated circuit | |
TWI326974B (en) | A current limited bilateral mosfet switch with reduced switch resistance and lower manufacturing cost | |
US6624672B2 (en) | Output buffer with constant switching current | |
JPS62194729A (ja) | デジタル・スイツチ回路 | |
JPH0436606B2 (ja) | ||
JPH04229313A (ja) | バッファ回路 | |
JPH0851352A (ja) | Cmos回路用の入力バッファ | |
JP2917222B2 (ja) | Ttlコンパチブルcmos入力回路 | |
US5039886A (en) | Current mirror type level converters | |
JPH0613885A (ja) | 低消費電力のレベルコンバータ | |
JPH01231418A (ja) | 入力バッファ回路 | |
JPH07142991A (ja) | 集積回路 | |
JP2547893B2 (ja) | 論理回路 | |
JP2839047B2 (ja) | 半導体回路 | |
US5107141A (en) | BiCMOS logic circuit using 0.5 micron technology and having an operating potential difference of less than 4 volts | |
US4868904A (en) | Complementary noise-immune logic | |
KR0165986B1 (ko) | BiCMOS 논리 회로 | |
JP2001308694A (ja) | ローノイズバッファ回路 | |
KR20210089099A (ko) | 게이트 구동 장치 및 제어 방법 | |
JPS61157115A (ja) | 「シユートスルー」電流抑制手段を具備したcmos | |
EP0387463A1 (en) | Improvements to complementary emitter follower drivers | |
JPS61174814A (ja) | Ecl出力回路 | |
JPH03227118A (ja) | 半導体論理回路 | |
JP2853280B2 (ja) | 出力回路 |