JP2917222B2 - Ｔｔｌコンパチブルｃｍｏｓ入力回路 - Google Patents
Ｔｔｌコンパチブルｃｍｏｓ入力回路Info
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
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- H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
Description
【発明の詳細な説明】
発明の技術分野
本発明はCMOS装置に用いるTTLコンパチプル入力回路
に関するものである。 発明の背景 従来のCMOS装置用のTTLコンパチブル入力回路として
は第１図に示すものが代表的である。これら装置Q1（Ｐ
型MOSFET）及びQ2（Ｎ型MOSFET）は特定の供給電圧VCC
に対し釣合いを取るようにする必要がある。即ち、トラ
ンジスタQ1のゲートの幅に対する長さの比をトランジス
タQ2のゲートの幅に対する長さの比に対し調整して任意
の特定の供給電圧に対する所望の結果を得るようにする
必要がある。 入力ノード10における最小高論理TTL入力電圧（VIH）
を（信頼し得る設計の目的で推定する必要のある）2.1V
とする場合には、（トランジスタQ2が“オン”状態にあ
るか、又は“オフ”状態にあるかに無関係に）トランジ
スタQ1が常時導通状態となり、かつ、12Vの供給電圧に
対し、トランジスタQ2が“オン”状態になる供給電流の
流出は約60μＡ（又は回路の速度要求に応じてそれ以
上）となる。トランジスタQ2に対し、トランジスタQ1か
らの電流をシンクすると共にVIN＝2.1Vで出力を接地駆
動するためには、トランジスタQ2を極めて大きくする必
要がある。 第１図の従来の回路によれば、供給ライン電圧のシフ
トのため（ゲートの寸法の所要比が上記ライン電圧に依
存するため）トランジスタQ2の面積を比較的大きくする
ほかに、直流供給電流を比較的高くすると共に伝搬遅延
を比較的長くする必要がある。 コーエン等による米国特許第4,350,710号には電界効
果トランジスタ型インバータを用い、そのＮチャネルを
第１電流ミラーの１部分とし、そのＰチャネルを第２電
流ミラーの１部分とするTTLとCMOSとのインターフェー
ス回路が記載されている。この際、インバータの出力を
電流ミラーに対する基準信号入力とする。又、２つの電
流ミラー回路の各制御分路の電流源を可変として、入力
信号の変動を補償すると共にインバータを製造公差に対
し補償し得るようにする。 又、アルグッド等による米国特許第4,472,647号にはC
MOS又はTTLレベル入力信号を受けるように設に説明する
本発明による回路は記載されていない。 発明の概要 かかる従来の回路の問題点は本発明によるTTLコンパ
チブルCMOS入力回路によって解決することができる。バ
ンドギャップその他の電圧調整手段を用いて直列電流制
限抵抗に定電流を流すようにする。即ち、かかる定電流
を１つ以上の本発明回路に供給する。既知のような電流
ミラー状に接続された一連のMOS型電界効果トランジス
タ対を用いて供給電圧の変動に無関係な入力“ターンオ
ン”及び“ターンオフ”レベルを供給し得るようにす
る。一連の電流ミラー回路の１つを用いてほぼ100μＡ
の比で出力負荷容量を充電するが、入力トランジスタを
用いてほぼ同一速度で同一負荷を放電し得るようにす
る。かかる配置によってシステムの給電から低電力を消
費しながら、平衡型高速回路を提供することができる。
その理由は２つの（充電及び放電）トランジスタのうち
の１つのみが１度に電流を流すからである。 本発明の目的は改善した（減少した）伝搬遅延を有す
るTTLコンパチブルCMOS入力回路を提供ぜんとするにあ
る。 本発明の他の目的は装置の寸法を改善した（小さくし
た）TTLコンパチブルCMOS入力回路を提供ぜんとするに
ある。 本発明の他の目的は電力源からの電流の流れを改善
（低く）し得るようにしたTTLコンパチブルCMOS入力回
路を提供ぜんとするにある。 本発明の更に他の目的は広範囲の供給ライン電圧内で
信頼し得るように作動するTTLコンパチブルCMOS入力回
路を提供せんとするにある。 発明の実施するための最良の形態 明細書中同一部分には同一符号を付して示す。 第２図に示す本発明入力回路においてはトランジスタ
Q3,Q5,Q6及びQ7をＰチャネル金属酸化物半導体電界効果
トランジスタ（MOSFET）装置とし、トランジスタQ4,Q8,
Q9及びQ10をＮチャネルトランジスタ金属酸化物半導体
電界効果トランジスタ（MOSFET）装置とする。回路の入
力端子20をトランジスタQ4及びQ8のゲート電極に接続す
る。トランジスタQ4及びQ8のソース電極を接地する。ト
ランジスタQ4のドレイン電極をトランジスタQ3のドレイ
ン電極に接続すると共に出力ノード22に接続する。トラ
ンジスタQ8及びQ9のドレイン電極をトランジスタ９のゲ
ート電極、トランジスタQ10のゲート電極及びトランジ
スタQ5のドレイン電極に接続する。トランジスタQ9及び
Q10によって電流ミラー回路Ｂを構成する。 トランジスタQ3及びQ5のソース電極をVCC18即ち、給
電源に接続する。トランジスタQ10のソース電極を接地
する。トランジスタQ10のドレイン電極をトランジスタQ
6のドレイン電極、トランジスタQ6のゲート電極及びト
ランジスタQ3のドレイン電極に接続する。トランジスタ
Q3（及び）Q6によって電流ミラー回路Ｃを構成する。ト
ランジスタQ6のソース電極をVCC18即ち、給電源に接続
する。トランジスタQ5のゲート電極をトランジスタQ7の
ゲート電極、トランジスタQ7のドレイン電極及び出力端
子32に接続すると共に入力端子30にも接続する。この入
力端子30は定電流発生器36の出力端子に接続する。トラ
ンジスタQ7のソース電極をVCC18即ち、給電源に接続す
る。トランジスタQ5及びQ7によって電流ミラー回路Ａを
構成する。 負荷容量34、（点線で示す）を出力端子及び充電／放
電ノード22並びに接地点16の間に接続する。 定電流発生器36を用いてMOSFETQ7のソース電極に１〜
５μＡの電流供給し得るようにする。定電流発生器36
は、当業者に公知のように、直列限流抵抗を有するバン
ドギヤップ電圧調整器（又は他の多くの可能な形状のう
ちの１つ）とすることができる。本発明TTLコンパチブ
ルCMOS入力回路の回路接続は上述した通りである。 発明の好適な実施例の作動 例えば、本発明の入力端子80に接続された定電流発生
器36がトランジスタQ7を経て５μＡの定電流を供給する
ようにする場合には、トランジスタQ7及びQ5を具える第
１電流ミラーＡを適宜調整して、トランジスタQ7及びQ5
各々のゲート電極の幅対長さの比を等しく（これらの比
を1:1とする）して、トランジスタQ5にも５μＡの電流
が流れるようにする。入力端子20に現れる入力論理電圧
を低くしてトランジスタQ4及びQ8をターンオフする場合
には、トランジスタQ5によって所望の５μＡの電子流を
トランジスタQ9のドレイン電極に供給し得るようにす
る。 MOS型電界効果トランジスタQ9及びQ10によって第２電
流ミラー回路を構成する。これがため、トランジスタQ9
及びQ10のゲートの幅対長さの比が夫々等しい場合に
は、トランジスタQ10によって５μＡの電流をトランジ
スタQ6に供給し得るようにする。又、トランジスタQ6及
びQ3によって第３電流ミラーＣを構成するがこの電流ミ
ラーは僅かに相違する。即ち、これら両トランジスタの
ゲートの寸法比を20:1とするため、トランジスタQ3によ
って負荷容量34を充電するために100μＡの電流を供給
し得るようにする。100μＡの充電電流に対する電荷は
接地点からコンデンサ34及びトランジスタQ3を経て正の
給電源、VCC18に至る経路をたどるようになり、従っ
て、充電コンデンサ34はその接地側が負となり、上側が
正となる。 MOS型電界効果トランジスタQ4及びQ8が入力端子20の
“高”論理信号によってターンオフする場合にはトラン
ジスタQ8によって所望の５μＡの電流をトランジスタQ5
に供給し、トランジスタQ5を分路してこれをターンオフ
し、従−て、トランジスター10をもターンオフする。ト
ランジスタQ6をターンオフし、そのミラートランジスタ
Q3をもターンオフする。従って、入力MOS型電界効果ト
ランジスタQ4は負荷コンデンサ34の両端間の低インピー
ダンス分路スイッチとなり、ほぼ100μＡの放電電流を
負荷コンデンサ34に供給し得るようにする。 ２つの高電流搬送トランジスタQ3及びQ4のうちの一方
のみを任意時間にターンオンするため、これら２つのト
ランジスタに流れる最大電流はこれらトランジスタのい
ずれかに流れる電流以上とはならない。更に、コンデン
サ34の充電及び放電電流はほぼ等しいため、充電及び放
電時間もほぼ等しくなり、いずれの場合にも伝搬遅延時
間も等しいか又はこれにほぼ等しくすることができる。
入力ターンオン及びターンオフ電圧は給電源VCC18の変
動に影響を受けない。その理由は、ターンオン及びター
ンオフ電圧の双方、従って、定電流源36により最終的に
制御された定電流を制御するからである。本発明は上述
した例にのみ限定されるものではなく、要旨を変化しな
い範囲内で幾多の変更を加えることができることは勿論
である。 図面の簡単な説明 第１図は従来のTTLコンパチブルCMOS入力回路を示す
回路図、 第２図は本発明TTLコンパチプルCMOS入力回路の好適
な例を示す回路図である。
に関するものである。 発明の背景 従来のCMOS装置用のTTLコンパチブル入力回路として
は第１図に示すものが代表的である。これら装置Q1（Ｐ
型MOSFET）及びQ2（Ｎ型MOSFET）は特定の供給電圧VCC
に対し釣合いを取るようにする必要がある。即ち、トラ
ンジスタQ1のゲートの幅に対する長さの比をトランジス
タQ2のゲートの幅に対する長さの比に対し調整して任意
の特定の供給電圧に対する所望の結果を得るようにする
必要がある。 入力ノード10における最小高論理TTL入力電圧（VIH）
を（信頼し得る設計の目的で推定する必要のある）2.1V
とする場合には、（トランジスタQ2が“オン”状態にあ
るか、又は“オフ”状態にあるかに無関係に）トランジ
スタQ1が常時導通状態となり、かつ、12Vの供給電圧に
対し、トランジスタQ2が“オン”状態になる供給電流の
流出は約60μＡ（又は回路の速度要求に応じてそれ以
上）となる。トランジスタQ2に対し、トランジスタQ1か
らの電流をシンクすると共にVIN＝2.1Vで出力を接地駆
動するためには、トランジスタQ2を極めて大きくする必
要がある。 第１図の従来の回路によれば、供給ライン電圧のシフ
トのため（ゲートの寸法の所要比が上記ライン電圧に依
存するため）トランジスタQ2の面積を比較的大きくする
ほかに、直流供給電流を比較的高くすると共に伝搬遅延
を比較的長くする必要がある。 コーエン等による米国特許第4,350,710号には電界効
果トランジスタ型インバータを用い、そのＮチャネルを
第１電流ミラーの１部分とし、そのＰチャネルを第２電
流ミラーの１部分とするTTLとCMOSとのインターフェー
ス回路が記載されている。この際、インバータの出力を
電流ミラーに対する基準信号入力とする。又、２つの電
流ミラー回路の各制御分路の電流源を可変として、入力
信号の変動を補償すると共にインバータを製造公差に対
し補償し得るようにする。 又、アルグッド等による米国特許第4,472,647号にはC
MOS又はTTLレベル入力信号を受けるように設に説明する
本発明による回路は記載されていない。 発明の概要 かかる従来の回路の問題点は本発明によるTTLコンパ
チブルCMOS入力回路によって解決することができる。バ
ンドギャップその他の電圧調整手段を用いて直列電流制
限抵抗に定電流を流すようにする。即ち、かかる定電流
を１つ以上の本発明回路に供給する。既知のような電流
ミラー状に接続された一連のMOS型電界効果トランジス
タ対を用いて供給電圧の変動に無関係な入力“ターンオ
ン”及び“ターンオフ”レベルを供給し得るようにす
る。一連の電流ミラー回路の１つを用いてほぼ100μＡ
の比で出力負荷容量を充電するが、入力トランジスタを
用いてほぼ同一速度で同一負荷を放電し得るようにす
る。かかる配置によってシステムの給電から低電力を消
費しながら、平衡型高速回路を提供することができる。
その理由は２つの（充電及び放電）トランジスタのうち
の１つのみが１度に電流を流すからである。 本発明の目的は改善した（減少した）伝搬遅延を有す
るTTLコンパチブルCMOS入力回路を提供ぜんとするにあ
る。 本発明の他の目的は装置の寸法を改善した（小さくし
た）TTLコンパチブルCMOS入力回路を提供ぜんとするに
ある。 本発明の他の目的は電力源からの電流の流れを改善
（低く）し得るようにしたTTLコンパチブルCMOS入力回
路を提供ぜんとするにある。 本発明の更に他の目的は広範囲の供給ライン電圧内で
信頼し得るように作動するTTLコンパチブルCMOS入力回
路を提供せんとするにある。 発明の実施するための最良の形態 明細書中同一部分には同一符号を付して示す。 第２図に示す本発明入力回路においてはトランジスタ
Q3,Q5,Q6及びQ7をＰチャネル金属酸化物半導体電界効果
トランジスタ（MOSFET）装置とし、トランジスタQ4,Q8,
Q9及びQ10をＮチャネルトランジスタ金属酸化物半導体
電界効果トランジスタ（MOSFET）装置とする。回路の入
力端子20をトランジスタQ4及びQ8のゲート電極に接続す
る。トランジスタQ4及びQ8のソース電極を接地する。ト
ランジスタQ4のドレイン電極をトランジスタQ3のドレイ
ン電極に接続すると共に出力ノード22に接続する。トラ
ンジスタQ8及びQ9のドレイン電極をトランジスタ９のゲ
ート電極、トランジスタQ10のゲート電極及びトランジ
スタQ5のドレイン電極に接続する。トランジスタQ9及び
Q10によって電流ミラー回路Ｂを構成する。 トランジスタQ3及びQ5のソース電極をVCC18即ち、給
電源に接続する。トランジスタQ10のソース電極を接地
する。トランジスタQ10のドレイン電極をトランジスタQ
6のドレイン電極、トランジスタQ6のゲート電極及びト
ランジスタQ3のドレイン電極に接続する。トランジスタ
Q3（及び）Q6によって電流ミラー回路Ｃを構成する。ト
ランジスタQ6のソース電極をVCC18即ち、給電源に接続
する。トランジスタQ5のゲート電極をトランジスタQ7の
ゲート電極、トランジスタQ7のドレイン電極及び出力端
子32に接続すると共に入力端子30にも接続する。この入
力端子30は定電流発生器36の出力端子に接続する。トラ
ンジスタQ7のソース電極をVCC18即ち、給電源に接続す
る。トランジスタQ5及びQ7によって電流ミラー回路Ａを
構成する。 負荷容量34、（点線で示す）を出力端子及び充電／放
電ノード22並びに接地点16の間に接続する。 定電流発生器36を用いてMOSFETQ7のソース電極に１〜
５μＡの電流供給し得るようにする。定電流発生器36
は、当業者に公知のように、直列限流抵抗を有するバン
ドギヤップ電圧調整器（又は他の多くの可能な形状のう
ちの１つ）とすることができる。本発明TTLコンパチブ
ルCMOS入力回路の回路接続は上述した通りである。 発明の好適な実施例の作動 例えば、本発明の入力端子80に接続された定電流発生
器36がトランジスタQ7を経て５μＡの定電流を供給する
ようにする場合には、トランジスタQ7及びQ5を具える第
１電流ミラーＡを適宜調整して、トランジスタQ7及びQ5
各々のゲート電極の幅対長さの比を等しく（これらの比
を1:1とする）して、トランジスタQ5にも５μＡの電流
が流れるようにする。入力端子20に現れる入力論理電圧
を低くしてトランジスタQ4及びQ8をターンオフする場合
には、トランジスタQ5によって所望の５μＡの電子流を
トランジスタQ9のドレイン電極に供給し得るようにす
る。 MOS型電界効果トランジスタQ9及びQ10によって第２電
流ミラー回路を構成する。これがため、トランジスタQ9
及びQ10のゲートの幅対長さの比が夫々等しい場合に
は、トランジスタQ10によって５μＡの電流をトランジ
スタQ6に供給し得るようにする。又、トランジスタQ6及
びQ3によって第３電流ミラーＣを構成するがこの電流ミ
ラーは僅かに相違する。即ち、これら両トランジスタの
ゲートの寸法比を20:1とするため、トランジスタQ3によ
って負荷容量34を充電するために100μＡの電流を供給
し得るようにする。100μＡの充電電流に対する電荷は
接地点からコンデンサ34及びトランジスタQ3を経て正の
給電源、VCC18に至る経路をたどるようになり、従っ
て、充電コンデンサ34はその接地側が負となり、上側が
正となる。 MOS型電界効果トランジスタQ4及びQ8が入力端子20の
“高”論理信号によってターンオフする場合にはトラン
ジスタQ8によって所望の５μＡの電流をトランジスタQ5
に供給し、トランジスタQ5を分路してこれをターンオフ
し、従−て、トランジスター10をもターンオフする。ト
ランジスタQ6をターンオフし、そのミラートランジスタ
Q3をもターンオフする。従って、入力MOS型電界効果ト
ランジスタQ4は負荷コンデンサ34の両端間の低インピー
ダンス分路スイッチとなり、ほぼ100μＡの放電電流を
負荷コンデンサ34に供給し得るようにする。 ２つの高電流搬送トランジスタQ3及びQ4のうちの一方
のみを任意時間にターンオンするため、これら２つのト
ランジスタに流れる最大電流はこれらトランジスタのい
ずれかに流れる電流以上とはならない。更に、コンデン
サ34の充電及び放電電流はほぼ等しいため、充電及び放
電時間もほぼ等しくなり、いずれの場合にも伝搬遅延時
間も等しいか又はこれにほぼ等しくすることができる。
入力ターンオン及びターンオフ電圧は給電源VCC18の変
動に影響を受けない。その理由は、ターンオン及びター
ンオフ電圧の双方、従って、定電流源36により最終的に
制御された定電流を制御するからである。本発明は上述
した例にのみ限定されるものではなく、要旨を変化しな
い範囲内で幾多の変更を加えることができることは勿論
である。 図面の簡単な説明 第１図は従来のTTLコンパチブルCMOS入力回路を示す
回路図、 第２図は本発明TTLコンパチプルCMOS入力回路の好適
な例を示す回路図である。
Claims (1)
- (57)【特許請求の範囲】 １．MOS入力回路の出力端子に接続された本質的容量性
負荷に充電電流及び放電電流を供給するTTLコンパチブ
ルCMOS入力回路において、 前記容量性負荷に充電電流を供給する複数の電流ミラー
トランジスタ対手段を具え、これら電流ミラートランジ
スタ対手段の各々は定電流入力端子及びミラー電流端子
を有し、複数の電流ミラートランジスタ対手段のうちの
第１電流ミラートランジスタ対手段の定電流入力端子は
定電流発生器からの基準電流を受けるように接続し、前
記複数の電流ミラートランジスタ対手段の第２電流ミラ
ートランジスタ対手段の定電流入力端子を前記複数の電
流ミラートランジスタ対手段の前記第１電流ミラートラ
ンジスタ対手段のミラー電流端子に接続し、前記複数の
電流ミラートランジスタ対手段の前記第２電流ミラート
ランジスタ対手段のミラー電流端子を前記複数の電流ミ
ラートランジスタ対手段の第３電流ミラートランジスタ
対手段の定電流入力端子に接続し、前記複数の電流ミラ
ートランジスタ対手段の前記第３電流ミラートランジス
タ対手段のミラー電流端子を前記負荷コンデンサに接続
し、 他に、スイッチング手段を具え、このスイッチング手段
によって前記複数の電流ミラートランジスタ対手段の少
なくとも１つの電流ミラートランジスタ対手段を前記ス
イッチング手段の入力端子におけるTTL論理レベルシフ
トに応答して第１状態から第２状態に切換え、前記第１
状態を“オフ”状態及び“オン”状態の一方とし、前記
第２状態を“オフ”状態及び“オン”状態の他方とし、
前記スイッチング手段には第１及び第２出力端子を設
け、このスイッチング手段の第１出力端子を前記複数の
電流ミラートランジスタ対手段の第２電流ミラートラン
ジスタ対手段の定電流入力端子に接続し、前記スイッチ
ング手段の第２出力端子を前記複数の電流ミラートラン
ジスタ対手段の第３電流ミラートランジスタ対手段の電
流ミラー端子に接続して前記容量性負荷を放電するよう
にしたことを特徴とするTTLコンパチブルCMOS入力回
路。 ２．前記第１、第２及び第３電流ミラートランジスタ対
手段の各々は、第１及び第2MOS型電界効果トランジスタ
を更に具え、これら第１及び第2MOS型電界効果トランジ
スタの双方をＮ型及びＰ型の群から選択した単−型のト
ランジスタとし、前記第1MOS型電界効果トランジスタの
各々はそのゲート電極をそのドレイン電極に接続すると
共に前記電流ミラートランジスタ対手段の第2MOS型電界
効果トランジスタのゲート電極に接続するようにしたこ
とを特徴とする請求項１に記載のTTLコンパチプルCMOS
入力回路。 ３．前記第１電流ミラートランジスタ対手段の第1MOS型
電界効果トランジスタのドレインおよびゲート電極を前
記定電流入力端子に接続し、前記第１電流ミラートラン
ジスタ対手段の第2MOS型電界効果トランジスタのドレイ
ン電極を前記第２電流ミラートランジスタ対手段の第1M
OS型電界効果トランジスタのドレインおよびゲート電極
に接続し、前記第２電流ミラートランジスタ対手段の第
2MOS型電界効果トランジスタのドレイン電極を前記第３
電流ミラートランジスタ対手段の第1MOS型電界効果トラ
ンジスタのドレインおよびゲート電極に接続し、前記第
３電流ミラートランジスタ対手段の第2MOS型電界効果ト
ランジスタのドレイン電極を前記本質的容量性負荷の一
側への接続用の第１端子に接続するとともに前記スイッ
チング手段のドレイン電極に接続し、前記前記本質的に
容量性負荷の他側を第１基準電圧端子に接続し、前記第
１電流ミラートランジスタ対手段の第１および第2MOS型
電界効果トランジスタ並びに前記第３電流ミラートラン
ジスタ対手段の第１および第2MOS型電界効果トランジス
タの各々のドレイン電極を第２基準電圧端子に接続し、
前記スイッチング手段のゲート電極をTTLコンパチプルC
MOS入力回路の入力端子に接続し、このTTLコンパチプル
CMOS入力回路の入力端子には分路MOS型電界効果トラン
ジスタのゲート電極を接続し、この分路MOS型電界効果
トランジスタのドレイン電極を前記第２電流ミラートラ
ンジスタ対手段のゲートおよびドレイン電極に接続し、
前記第１電流ミラートランジスタ対手段の第１および第
2MOS型電界効果トランジスタの各々のソース電極並びに
前記スイッチング手段および前記分路トランジスタの各
々のソース電極を前記第１基準電圧端子に接続するよう
にしたことを特徴とする請求項１に記載のTTLコンパチ
プルCMOS入力回路。 ４．TTL入力信号レベルをCMOS回路の負荷を駆動するCMO
S回路信号レベルに変換するコンパチブル回路であっ
て、CMOS回路の負荷は本質的容量性負荷を具え、前記入
力TTL信号は２つの状態のうちの一方の状態を有するも
のにおいて、 前記容量性負荷を２つのTTL入力状態のうちの第1TTL入
力状態に応答して充電し、この充電は複数の電流ミラー
回路によって達成し、各電流ミラー回路は各々をＮ型及
びＰ型MOS電界効果トランジスタから選定した単−型と
し得るトランジスタ対を具え、前記複数の電流ミラー回
路の各々は定電流入力端子及びミラー電流端子を有し、
第１電流ミラー回路の定電流入力端子のうちの第１定電
流入力端子を定電流発生器に接続し、前記第２電流ミラ
ー回路の関連する第１ミラー電流端子を第２電流ミラー
回路の第２定電流入力端子に接続し、第２電流ミラー回
路の関連する第２ミラー電流端子を第３電流ミラー回路
の第３定電流入力端子に接続し、前記第３電流ミラー回
路の関連する第３ミラー電流端子を前記容量性負荷に接
続し、 更に、前記容量性負荷を２つのTTL入力状態の第２のTTL
入力状態に応答して放電し、この放電はスイツチング回
路によって達成し、このスイッチング回路は２つの出力
端子を有し、前記２つの出力端子のうちの第１出力端子
を用いて前記複数の電流ミラー回路の少なくとも１つの
ターンオン及びターンオフを制御し、前記第２出力端子
を用いて前記容量性負荷を放電するようにしたことを特
徴とするコンパチブル回路。 ５．前記スイッチング回路の一方のみ及び前記複数の電
流ミラー回路の少なくとも１つを時間的に任意にターン
オンする回路を具えるようにしたことを特徴とする請求
項４に記載のコンパチブル回路。
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