JPH0737385A - 内部電源用降圧回路 - Google Patents
内部電源用降圧回路Info
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- JPH0737385A JPH0737385A JP5181670A JP18167093A JPH0737385A JP H0737385 A JPH0737385 A JP H0737385A JP 5181670 A JP5181670 A JP 5181670A JP 18167093 A JP18167093 A JP 18167093A JP H0737385 A JPH0737385 A JP H0737385A
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- control
- internal power
- power supply
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Abstract
(57)【要約】
【目的】 半導体記憶装置等において、複数の場所に内
部電源用降圧回路を設置した際に、それらの降圧回路の
出力レベルのばらつきを小さくする。 【構成】 制御用ＮＭＯＳ２２，２３のゲート側ノード
Ｎ１に、共通の基準電圧を出力するＭＯＳアレイ３０を
接続する。そして、そのノードＮ１をＮＭＯＳ２２，２
３のゲート側ノードと共用することにより、ばらつきの
少ない内部電源Ｖ１，Ｖ２を得る。
部電源用降圧回路を設置した際に、それらの降圧回路の
出力レベルのばらつきを小さくする。 【構成】 制御用ＮＭＯＳ２２，２３のゲート側ノード
Ｎ１に、共通の基準電圧を出力するＭＯＳアレイ３０を
接続する。そして、そのノードＮ１をＮＭＯＳ２２，２
３のゲート側ノードと共用することにより、ばらつきの
少ない内部電源Ｖ１，Ｖ２を得る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置のワー
ド線やビット線等の駆動電源を供給するための内部電源
用降圧回路に関するものである。
ド線やビット線等の駆動電源を供給するための内部電源
用降圧回路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献；特開昭５９−２０５６２４号公報 図２は、前記文献に記載された従来の内部電源用降圧回
路の一構成例を示す回路図である。この内部電源用降圧
回路では、入力端子ＩＮを有し、その入力端子ＩＮにＮ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳと記す）
１のドレインが接続され、ソースが出力端子ＯＵＴ及び
ＭＯＳアレイ１０の一端に接続されている。出力端子Ｏ
ＵＴには、例えば、半導体記憶装置のワード線やビット
線等の負荷が接続されている。ＭＯＳアレイ１０の他端
はグランドに接続されている。このＭＯＳアレイ１０
は、複数のＮＭＯＳ１１〜１８の直列回路で構成されて
いる。ＮＭＯＳ１６のドレインは、ＮＭＯＳ３のゲート
に接続されている。ＮＭＯＳ３のソースはグランドに接
続されている。ＮＭＯＳ３のドレインは、ＮＭＯＳ１の
ゲート及び抵抗２の一端に接続され、その抵抗２の他端
が入力端子ＩＮに接続されている。次に動作を説明す
る。例えば、負荷変動によって、出力端子ＯＵＴの電圧
が低下したとする。出力端子ＯＵＴの電圧が低下する
と、ＮＭＯＳ３のゲート電圧も、ＭＯＳアレイ１０の分
圧比に応じて低くなる。すると、ＮＭＯＳ３と抵抗２を
介して流れる電流Ｉ１が減少する。その結果、抵抗２の
両端の電圧降下も小さくなり、ＮＭＯＳ１のゲート電圧
が上昇し、そのＮＭＯＳ１のゲート・ソース間の電圧が
大きくなる。そのため、ＮＭＯＳ１を流れる電流Ｉ０が
増加する。これは、ＮＭＯＳ１の内部抵抗が小さくなっ
たことを意味し、出力電圧を上昇させることになる。従
って、出力電圧は一定となる。
例えば、次のような文献に記載されるものがあった。 文献；特開昭５９−２０５６２４号公報 図２は、前記文献に記載された従来の内部電源用降圧回
路の一構成例を示す回路図である。この内部電源用降圧
回路では、入力端子ＩＮを有し、その入力端子ＩＮにＮ
チャネルＭＯＳトランジスタ（以下、ＮＭＯＳと記す）
１のドレインが接続され、ソースが出力端子ＯＵＴ及び
ＭＯＳアレイ１０の一端に接続されている。出力端子Ｏ
ＵＴには、例えば、半導体記憶装置のワード線やビット
線等の負荷が接続されている。ＭＯＳアレイ１０の他端
はグランドに接続されている。このＭＯＳアレイ１０
は、複数のＮＭＯＳ１１〜１８の直列回路で構成されて
いる。ＮＭＯＳ１６のドレインは、ＮＭＯＳ３のゲート
に接続されている。ＮＭＯＳ３のソースはグランドに接
続されている。ＮＭＯＳ３のドレインは、ＮＭＯＳ１の
ゲート及び抵抗２の一端に接続され、その抵抗２の他端
が入力端子ＩＮに接続されている。次に動作を説明す
る。例えば、負荷変動によって、出力端子ＯＵＴの電圧
が低下したとする。出力端子ＯＵＴの電圧が低下する
と、ＮＭＯＳ３のゲート電圧も、ＭＯＳアレイ１０の分
圧比に応じて低くなる。すると、ＮＭＯＳ３と抵抗２を
介して流れる電流Ｉ１が減少する。その結果、抵抗２の
両端の電圧降下も小さくなり、ＮＭＯＳ１のゲート電圧
が上昇し、そのＮＭＯＳ１のゲート・ソース間の電圧が
大きくなる。そのため、ＮＭＯＳ１を流れる電流Ｉ０が
増加する。これは、ＮＭＯＳ１の内部抵抗が小さくなっ
たことを意味し、出力電圧を上昇させることになる。従
って、出力電圧は一定となる。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
内部電源用降圧回路では、次のような課題があった。従
来の内部電源用降圧回路では、同一チップ上の複数の場
所に、それぞれ別の外部電源ラインを供給源とする内部
電源用降圧回路を設置する場合（例えば、半導体記憶装
置内の分割された複数のメモリセル等に電源を供給する
場合）、ＭＯＳアレイ１０の製造上のばらつきのため、
場所によって異なる電位になるという問題点があった。
本発明は、前記従来技術が持っていた課題として、出力
電圧のばらつきの点について解決した内部電源用降圧回
路を提供するものである。
内部電源用降圧回路では、次のような課題があった。従
来の内部電源用降圧回路では、同一チップ上の複数の場
所に、それぞれ別の外部電源ラインを供給源とする内部
電源用降圧回路を設置する場合（例えば、半導体記憶装
置内の分割された複数のメモリセル等に電源を供給する
場合）、ＭＯＳアレイ１０の製造上のばらつきのため、
場所によって異なる電位になるという問題点があった。
本発明は、前記従来技術が持っていた課題として、出力
電圧のばらつきの点について解決した内部電源用降圧回
路を提供するものである。
【０００４】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、内部電源用降圧回路において、外部
電源に接続される第１の電極と内部電源に接続された第
２の電極との間の導通状態を制御電極で制御する複数の
制御用トランジスタと、前記外部電源投入時に前記各制
御用トランジスタの制御電極に所定の電位を印加するス
イッチ手段とを、備えている。更に、前記外部電源と前
記制御用トランジスタの制御電極との間に接続され、そ
の制御電極に対して所定の電位を与える抵抗素子と、複
数の負荷ＭＯＳトランジスタの直列回路で構成され、共
用の基準電圧を前記各制御用トランジスタの制御電極に
供給する基準電圧生成手段とが、設けられている。第２
の発明では、第１の発明の制御用トランジスタを、ＮＭ
ＯＳで構成している。更に、基準電圧生成回路を、ゲー
トとドレインが共通接続された複数のＮＭＯＳを直列接
続して、構成している。
を解決するために、内部電源用降圧回路において、外部
電源に接続される第１の電極と内部電源に接続された第
２の電極との間の導通状態を制御電極で制御する複数の
制御用トランジスタと、前記外部電源投入時に前記各制
御用トランジスタの制御電極に所定の電位を印加するス
イッチ手段とを、備えている。更に、前記外部電源と前
記制御用トランジスタの制御電極との間に接続され、そ
の制御電極に対して所定の電位を与える抵抗素子と、複
数の負荷ＭＯＳトランジスタの直列回路で構成され、共
用の基準電圧を前記各制御用トランジスタの制御電極に
供給する基準電圧生成手段とが、設けられている。第２
の発明では、第１の発明の制御用トランジスタを、ＮＭ
ＯＳで構成している。更に、基準電圧生成回路を、ゲー
トとドレインが共通接続された複数のＮＭＯＳを直列接
続して、構成している。
【０００５】
【作用】第１の発明によれば、以上のように内部電源用
降圧回路を構成したので、外部電源が印加された後、ス
イッチ手段によってイニシアライズ（初期化）すると、
各制御用トランジスタの制御電極に所定の電圧が印加さ
れる。次に、抵抗素子を介して基準電圧生成手段に電源
が供給される。すると、基準電圧生成手段により、複数
の制御用トランジスタの制御電極に共通の基準電圧が印
加される。外部電源が、各制御用トランジスタで、基準
電圧に対応した電圧だけ降下し、内部電源の形で負荷側
に出力される。第２の発明によれば、各制御用ＮＭＯＳ
において、そのゲートに印加される基準電圧に対応し
て、ソース・ドレイン間の抵抗値に応じた電圧降下が生
じる。基準電圧生成回路は、抵抗素子を介して印加され
る電源電圧を、内部の複数のＮＭＯＳの閾値分だけ電圧
降下させ、安定した基準電圧を出力する。従って、前記
課題を解決できるのである。
降圧回路を構成したので、外部電源が印加された後、ス
イッチ手段によってイニシアライズ（初期化）すると、
各制御用トランジスタの制御電極に所定の電圧が印加さ
れる。次に、抵抗素子を介して基準電圧生成手段に電源
が供給される。すると、基準電圧生成手段により、複数
の制御用トランジスタの制御電極に共通の基準電圧が印
加される。外部電源が、各制御用トランジスタで、基準
電圧に対応した電圧だけ降下し、内部電源の形で負荷側
に出力される。第２の発明によれば、各制御用ＮＭＯＳ
において、そのゲートに印加される基準電圧に対応し
て、ソース・ドレイン間の抵抗値に応じた電圧降下が生
じる。基準電圧生成回路は、抵抗素子を介して印加され
る電源電圧を、内部の複数のＮＭＯＳの閾値分だけ電圧
降下させ、安定した基準電圧を出力する。従って、前記
課題を解決できるのである。
【０００６】
【実施例】図１は、本発明の実施例を示す内部電源用降
圧回路の回路図である。この内部電源用降圧回路は、例
えば、半導体記憶装置のワード線やビット線等の負荷に
駆動電源を供給する回路であり、イニシアルセット用の
スイッチ手段である、例えば、ＰチャネルＭＯＳトラン
ジスタ（以下、ＰＭＯＳと記す）２０を有している。Ｐ
ＭＯＳ２０は、そのソースが外部電源Ｅ１に、ゲートが
イニシアルセット信号ＩＮＩＴに、ドレインがノードＮ
１にそれぞれ接続されている。外部電源Ｅ１とノードＮ
１との間には、高抵抗値を有する抵抗素子２１が接続さ
れている。ノードＮ１とグランドとの間には、基準電圧
を発生する基準電圧生成手段（例えば、ＭＯＳアレイ）
３０が接続されている。ＭＯＳアレイ３０は、ゲートと
ドレインが共通接続された複数の負荷用ＮＭＯＳ３１〜
３４を有している。これらのＮＭＯＳ３１〜３４は、ノ
ードＮ１とグランドとの間に、ドレインとソースがそれ
ぞれ順に直列接続されている。ノードＮ１には、複数の
制御用トランジスタ（例えば、ＮＭＯＳ）２２，２３の
ゲート（制御電極）が共通接続されている。制御用ＮＭ
ＯＳ２２は、そのドレイン（第１の電極）が外部電源Ｅ
１に、ゲートがノードＮ１に、ソース（第２の電極）が
内部電源Ｖ１に、それぞれ接続されている。制御用ＮＭ
ＯＳ２３は、そのドレインが外部電源Ｅ２に、ゲートが
ノードＮ１に、ソースが内部電源Ｖ２に、それぞれ接続
されている。これらの制御用ＮＭＯＳ２２，２３は、同
一のチャネル長Ｌで、かつチャネル幅Ｗの大きい素子で
形成されている。即ち、同一の閾値電圧Ｖｔｎを有して
いる。
圧回路の回路図である。この内部電源用降圧回路は、例
えば、半導体記憶装置のワード線やビット線等の負荷に
駆動電源を供給する回路であり、イニシアルセット用の
スイッチ手段である、例えば、ＰチャネルＭＯＳトラン
ジスタ（以下、ＰＭＯＳと記す）２０を有している。Ｐ
ＭＯＳ２０は、そのソースが外部電源Ｅ１に、ゲートが
イニシアルセット信号ＩＮＩＴに、ドレインがノードＮ
１にそれぞれ接続されている。外部電源Ｅ１とノードＮ
１との間には、高抵抗値を有する抵抗素子２１が接続さ
れている。ノードＮ１とグランドとの間には、基準電圧
を発生する基準電圧生成手段（例えば、ＭＯＳアレイ）
３０が接続されている。ＭＯＳアレイ３０は、ゲートと
ドレインが共通接続された複数の負荷用ＮＭＯＳ３１〜
３４を有している。これらのＮＭＯＳ３１〜３４は、ノ
ードＮ１とグランドとの間に、ドレインとソースがそれ
ぞれ順に直列接続されている。ノードＮ１には、複数の
制御用トランジスタ（例えば、ＮＭＯＳ）２２，２３の
ゲート（制御電極）が共通接続されている。制御用ＮＭ
ＯＳ２２は、そのドレイン（第１の電極）が外部電源Ｅ
１に、ゲートがノードＮ１に、ソース（第２の電極）が
内部電源Ｖ１に、それぞれ接続されている。制御用ＮＭ
ＯＳ２３は、そのドレインが外部電源Ｅ２に、ゲートが
ノードＮ１に、ソースが内部電源Ｖ２に、それぞれ接続
されている。これらの制御用ＮＭＯＳ２２，２３は、同
一のチャネル長Ｌで、かつチャネル幅Ｗの大きい素子で
形成されている。即ち、同一の閾値電圧Ｖｔｎを有して
いる。
【０００７】図３は、図１の動作を説明する電圧波形図
であり、横軸に時間、縦軸に電圧がとられている。以
下、この図を参照しつつ、図１の動作を説明する。電源
投入後、外部電源Ｅ１，Ｅ２の電位が上昇しはじめる。
外部電源Ｅ１のレベルが、ＮＭＯＳ２２，２３の閾値電
圧Ｖｔｎとなる時点から、内部電源Ｖ１，Ｖ２の電位が
上昇しはじめる。この間、イニシャルセット信号ＩＮＩ
Ｔの電位はグランドレベルであり、ＰＭＯＳ２０がオン
状態となっているため、ノードＮ１が外部電源Ｅ１と同
電位を保ちながら上昇する。次に、ノードＮ１のレベル
がＭＯＳアレイ３０の閾値電圧（＝ＮＭＯＳ３１〜３４
の閾値Ｖｔｎ０×段数）を越えたところで、イニシャル
セット信号ＩＮＩＴが、すみやかに外部電源Ｅ１のレベ
ルへ変化する。これにより、ＰＭＯＳ２０はオフ状態と
なる。内部電源Ｖ１，Ｖ２は、（ノード１の電位ＶＮ１
−Ｖｔｎ）の電位で上昇する。ＰＭＯＳ２０がオフ状態
になると、ノードＮ１のレベルはＶｔｎ０×４のレベル
に安定し、それに伴なって内部電源Ｖ１，Ｖ２は、それ
が供給される負荷の変動の影響で、いずれもＶＮ１−Ｖ
ｔｎのレベルで一定となる。即ち、負荷変動によって内
部電源Ｖ１，Ｖ２の電位が下がったとする。ＮＭＯＳ２
２および２３のゲート電圧は、ＭＯＳアレイ３０から発
生される基準電圧で一定になっているので、そのＮＭＯ
Ｓ２２，２３のゲート・ソース間の電圧が大きくなる。
すると、内部電源Ｖ１，Ｖ２の電流が増加する。これ
は、ＮＭＯＳ２２，２３の内部抵抗が減少したことであ
るので、内部電源Ｖ１，Ｖ２の電位が上昇する。その結
果、負荷が変動しても、内部電源Ｖ１，Ｖ２の電圧は常
に一定に保たれる。
であり、横軸に時間、縦軸に電圧がとられている。以
下、この図を参照しつつ、図１の動作を説明する。電源
投入後、外部電源Ｅ１，Ｅ２の電位が上昇しはじめる。
外部電源Ｅ１のレベルが、ＮＭＯＳ２２，２３の閾値電
圧Ｖｔｎとなる時点から、内部電源Ｖ１，Ｖ２の電位が
上昇しはじめる。この間、イニシャルセット信号ＩＮＩ
Ｔの電位はグランドレベルであり、ＰＭＯＳ２０がオン
状態となっているため、ノードＮ１が外部電源Ｅ１と同
電位を保ちながら上昇する。次に、ノードＮ１のレベル
がＭＯＳアレイ３０の閾値電圧（＝ＮＭＯＳ３１〜３４
の閾値Ｖｔｎ０×段数）を越えたところで、イニシャル
セット信号ＩＮＩＴが、すみやかに外部電源Ｅ１のレベ
ルへ変化する。これにより、ＰＭＯＳ２０はオフ状態と
なる。内部電源Ｖ１，Ｖ２は、（ノード１の電位ＶＮ１
−Ｖｔｎ）の電位で上昇する。ＰＭＯＳ２０がオフ状態
になると、ノードＮ１のレベルはＶｔｎ０×４のレベル
に安定し、それに伴なって内部電源Ｖ１，Ｖ２は、それ
が供給される負荷の変動の影響で、いずれもＶＮ１−Ｖ
ｔｎのレベルで一定となる。即ち、負荷変動によって内
部電源Ｖ１，Ｖ２の電位が下がったとする。ＮＭＯＳ２
２および２３のゲート電圧は、ＭＯＳアレイ３０から発
生される基準電圧で一定になっているので、そのＮＭＯ
Ｓ２２，２３のゲート・ソース間の電圧が大きくなる。
すると、内部電源Ｖ１，Ｖ２の電流が増加する。これ
は、ＮＭＯＳ２２，２３の内部抵抗が減少したことであ
るので、内部電源Ｖ１，Ｖ２の電位が上昇する。その結
果、負荷が変動しても、内部電源Ｖ１，Ｖ２の電圧は常
に一定に保たれる。
【０００８】以上のように、本実施例では、次のような
利点を有している。 （ａ）内部電源Ｖ１およびＶ２は、ＭＯＳアレイ３０を
共用しているので、ほぼ同電位となる。即ち、内部電源
Ｖ１，Ｖ２の電位差は、ＮＭＯＳ２２，２３のゲート電
位が共通のノードＮ１の電位ＶＮ１であるから、ＮＭＯ
Ｓの１個の閾値電圧の差、つまりＮＭＯＳ２２と２３の
閾値電圧の差にほぼ帰着する。ＮＭＯＳ２２と２３は、
例えば、同一のチャネル長Ｌで、かつチャネル幅Ｗの大
きい素子で形成され、その上、外部電源Ｅ１とＥ２の電
圧がほぼ同一である。そのため、内部電源Ｖ１とＶ２と
しては、ほぼ同電位を負荷に供給できることになる。 （ｂ）ノードＮ１をチップ内の至る所に引き回す事が可
能なため、レイアウト設計が容易となる。 （ｃ）ＮＭＯＳ２２および２３は、ＰＭＯＳよりも駆動
能力が大きいので、負荷を高速で駆動できる。なお、本
発明は、上記実施例に限定されず、種々の変形が可能で
ある。その変形例としては、例えば次のようなものがあ
る。 （１）図１のＰＭＯＳ２０は、ＮＭＯＳ等の他のスイッ
チ手段で構成しても良い。例えば、ＮＭＯＳで構成した
場合、電源の極性を逆にするとともに、イニシアルセッ
ト信号ＩＮＩＴの反転信号を使用すればよい。 （２）ＭＯＳアレイ３０は、任意の段数のＮＭＯＳで構
成したり、あるいは、複数段の負荷用ＰＭＯＳや抵抗素
子等で構成してもよい。 （３）制御用ＮＭＯＳ２２，２３は、負荷の数に応じて
任意の数だけ設けたり、あるいは、ＰＭＯＳやバイポー
ラトランジスタ等の他のトランジスタで構成してもよ
い。バイポーラトランジスタを使用した場合には、更に
高速の動作が可能である。
利点を有している。 （ａ）内部電源Ｖ１およびＶ２は、ＭＯＳアレイ３０を
共用しているので、ほぼ同電位となる。即ち、内部電源
Ｖ１，Ｖ２の電位差は、ＮＭＯＳ２２，２３のゲート電
位が共通のノードＮ１の電位ＶＮ１であるから、ＮＭＯ
Ｓの１個の閾値電圧の差、つまりＮＭＯＳ２２と２３の
閾値電圧の差にほぼ帰着する。ＮＭＯＳ２２と２３は、
例えば、同一のチャネル長Ｌで、かつチャネル幅Ｗの大
きい素子で形成され、その上、外部電源Ｅ１とＥ２の電
圧がほぼ同一である。そのため、内部電源Ｖ１とＶ２と
しては、ほぼ同電位を負荷に供給できることになる。 （ｂ）ノードＮ１をチップ内の至る所に引き回す事が可
能なため、レイアウト設計が容易となる。 （ｃ）ＮＭＯＳ２２および２３は、ＰＭＯＳよりも駆動
能力が大きいので、負荷を高速で駆動できる。なお、本
発明は、上記実施例に限定されず、種々の変形が可能で
ある。その変形例としては、例えば次のようなものがあ
る。 （１）図１のＰＭＯＳ２０は、ＮＭＯＳ等の他のスイッ
チ手段で構成しても良い。例えば、ＮＭＯＳで構成した
場合、電源の極性を逆にするとともに、イニシアルセッ
ト信号ＩＮＩＴの反転信号を使用すればよい。 （２）ＭＯＳアレイ３０は、任意の段数のＮＭＯＳで構
成したり、あるいは、複数段の負荷用ＰＭＯＳや抵抗素
子等で構成してもよい。 （３）制御用ＮＭＯＳ２２，２３は、負荷の数に応じて
任意の数だけ設けたり、あるいは、ＰＭＯＳやバイポー
ラトランジスタ等の他のトランジスタで構成してもよ
い。バイポーラトランジスタを使用した場合には、更に
高速の動作が可能である。
【０００９】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、複数の制御用トランジスタの制御電極に基準
電圧生成手段を共通接続したので、それらの各制御用ト
ランジスタの制御電極に共通の基準電圧が印加される。
そのため、各制御用トランジスタから、ばらつきの少な
い内部電圧を出力できる。更に、制御用トランジスタの
制御電極に接続される配線を、チップ内のいたる所に引
き回すことが可能なため、レイアウト設計が容易とな
る。第２の発明によれば、第１の発明の制御用トランジ
スタ及び基準電圧生成回路を、ＮＭＯＳで構成したの
で、比較的大きな駆動能力で、高速動作が可能となる。
によれば、複数の制御用トランジスタの制御電極に基準
電圧生成手段を共通接続したので、それらの各制御用ト
ランジスタの制御電極に共通の基準電圧が印加される。
そのため、各制御用トランジスタから、ばらつきの少な
い内部電圧を出力できる。更に、制御用トランジスタの
制御電極に接続される配線を、チップ内のいたる所に引
き回すことが可能なため、レイアウト設計が容易とな
る。第２の発明によれば、第１の発明の制御用トランジ
スタ及び基準電圧生成回路を、ＮＭＯＳで構成したの
で、比較的大きな駆動能力で、高速動作が可能となる。
【図１】本発明の実施例を示す内部電源用降圧回路の回
路図である。
路図である。
【図２】従来の内部電源用降圧回路を示す回路図であ
る。
る。
【図３】図１の動作を説明するための電圧波形図であ
る。
る。
２０ ＰＭＯＳ（スイッチ手段） ２１ 抵抗素子 ２２，２３ ＮＭＯＳ（制御用トランジスタ） ３０ ＭＯＳアレイ（基準電圧生成手段） Ｅ１，Ｅ２ 外部電源 ＩＮＩＴ イニシアルセット信号 Ｖ１，Ｖ２ 内部電源
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/00 Ｂ 8321−5Ｊ
Claims (2)
- 【請求項１】 外部電源に接続される第１の電極と内部
電源に接続された第２の電極との間の導通状態を制御電
極で制御する複数の制御用トランジスタと、 前記外部電源投入時に前記各制御用トランジスタの制御
電極に所定の電位を印加するスイッチ手段と、 前記外部電源と前記制御用トランジスタの制御電極との
間に接続され、その制御電極に対して所定の電位を与え
る抵抗素子と、 複数の負荷ＭＯＳトランジスタの直列回路で構成され、
共用の基準電圧を前記各制御用トランジスタの制御電極
に供給する基準電圧生成手段とを、 備えたことを特徴とする内部電源用降圧回路。 - 【請求項２】 前記制御用トランジスタは、Ｎチャネル
ＭＯＳトランジスタで構成し、 前記基準電圧生成回路は、ゲートとドレインが共通接続
された複数のＮチャネルＭＯＳトランジスタを直列接続
して、 構成したことを特徴とする請求項１記載の内部電源用降
圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181670A JPH0737385A (ja) | 1993-07-22 | 1993-07-22 | 内部電源用降圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5181670A JPH0737385A (ja) | 1993-07-22 | 1993-07-22 | 内部電源用降圧回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0737385A true JPH0737385A (ja) | 1995-02-07 |
Family
ID=16104821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5181670A Withdrawn JPH0737385A (ja) | 1993-07-22 | 1993-07-22 | 内部電源用降圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0737385A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5080976A (en) * | 1988-02-19 | 1992-01-14 | Canon Kabushiki Kaisha | Blade and method for preparation thereof |
| JP2010231356A (ja) * | 2009-03-26 | 2010-10-14 | Oki Semiconductor Co Ltd | 半導体メモリの基準電位発生回路 |
| JP2013225339A (ja) * | 2013-07-18 | 2013-10-31 | Lapis Semiconductor Co Ltd | 半導体メモリの基準電位発生回路及び半導体メモリ |
-
1993
- 1993-07-22 JP JP5181670A patent/JPH0737385A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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