JP2013225339A - 半導体メモリの基準電位発生回路及び半導体メモリ - Google Patents
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Abstract
【解決手段】基準電圧発生回路50は、半導体メモリの内部回路への電流供給用である直列接続された複数のDMOSトランジスタD1〜D4と、これらと直列接続された温度補償用のNMOSトランジスタN1と、DMOSトランジスタD1〜D4及びNMOSトランジスタN1と並列接続されると共に、ゲートが接続点Bに接続され、接続点Cから出力される基準電位VCWREFを補正するためのPMOSトランジスタP2と、PMOSトランジスタP2のゲートに接続され、電源供給を許可するための内部電源イネーブル信号CEB_GENがローレベルになった場合に、PMOSトランジスタP2のゲート電位を低下させるNMOSトランジスタN5と、を備える。
【選択図】図5
Description
12 メモリセルアレイ
14 アドレスバッファ
16 ロウデコーダセレクタ
18 カラムデコーダ
20 セレクタ
22 センスアンプ
24 出力バッファ
26 内部電源制御回路
28 内部電源回路
30 スタートアップ回路
32 タイマーコントロール回路
34 周期信号発生回路
36 内部電源イネーブル信号発生回路
50 基準電位発生回路
52A 第1の電圧発生回路
52B 第2の電圧発生回路
52C 第3の電圧発生回路
60 カップリングノイズキャンセル回路
100 基準電位発生回路
D1〜D4 DMOSトランジスタ(電流供給回路)
N1 NMOSトランジスタ
P1 PMOSトランジスタ(第1のMOSトランジスタ)
P2 PMOSトランジスタ(第2のMOSトランジスタ)
N5 NMOSトランジスタ
P3 PMOSトランジスタ
Claims (5)
- 半導体メモリの内部回路への電源供給を許可するための許可信号が入力される第1のMOSトランジスタと、
前記第1のMOSトランジスタと並列接続された第2のMOSトランジスタと、
一端が前記第1のMOSトランジスタのゲートに接続され、他端が前記第2のMOSトランジスタのゲートに接続されたノイズキャンセル回路と、
を備えた半導体メモリの基準電位発生回路。 - 前記ノイズキャンセル回路は、前記許可信号が入力された場合に、前記第2のMOSトランジスタのゲートの電位を低下させる
請求項1記載の半導体メモリの基準電位発生回路。 - 前記第1のMOSトランジスタの第1の端子と前記第2のMOSトランジスタのゲートとの間に接続され、前記許可信号が入力された場合に電流供給を行なう電流供給回路を含む
請求項1又は請求項2記載の半導体メモリの基準電位発生回路。 - 前記ノイズキャンセル回路は、偶数個のインバータを含む
請求項1〜3の何れか1項に記載の半導体メモリの基準電位発生回路。 - データを記憶するメモリセルアレイと、
前記メモリセルアレイに電力を供給する電源回路と、
前記電源回路を制御する電源制御回路と、
を備え、
前記電源回路は、
前記メモリセルアレイへの電源供給を許可するための許可信号が前記電源制御回路から入力される第1のMOSトランジスタと、
前記第1のMOSトランジスタと並列接続された第2のMOSトランジスタと、
一端が前記第1のMOSトランジスタのゲートに接続され、他端が前記第2のMOSトランジスタのゲートに接続されたノイズキャンセル回路と、
を備えた半導体メモリ。
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