JP2005122574A - 半導体集積回路 - Google Patents

Abstract

【課題】 半導体集積回路に搭載された電圧発生回路においてチップ占有面積を増大させることなく電源投入時のオーバーシュートを抑制する。
【解決手段】 内部電圧発生回路（２）は、外部から供給される第１電圧（Ｖｅｘｔ）から第２電圧（Ｖｒｅｆ）を発生する電圧発生回路（１０）と、第２電圧に応ずる第３電圧（Ｖｉｎｔ）を発生する出力バッファ（１１）とを有し、第３電圧が内部回路の動作電源とされる。第２電圧の出力ノードを所定電位に導通可能にする第１スイッチ（１５）と、第１電圧の投入に応答して第１スイッチを所定期間オン状態にする制御回路（１７）とを有する。出力バッファの出力端子をクランプせず、その前段の電圧発生回路の出力を所定電圧にクランプする。該クランプを行なう第１スイッチのトランジスタサイズは出力バッファの出力トランジスタサイズに比べて格段に小さくて済み、チップ占有面積を増大させない。
【選択図】 図１

Description

本発明は、定電圧発生回路における電源投入時のオーバーシュート抑制技術に関し、例えば内部電圧を生成する降圧電圧生成回路を搭載したマイクロコンピュータなどに適用して有効な技術に関する。

定電圧発生回路における電源投入時のオーバーシュートを抑制する技術として、例えば、基準電圧を参照電位として受ける差動増幅回路と、前記差動増幅回路に負帰還接続されて電流出力動作を行なう出力バッファ（出力段回路）とを有する定電圧回路に、電源投入時に所定期間だけ出力バッファの出力端子を回路の接地電圧に導通させてクランプするクランプトランジスタを設け、このクランプトランジスタによって、電源投入時に当該出力端子がオーバーシュートするのを抑制する（特許文献１の図１）。その他に、電源投入時に、前記差動増幅回路の動作速度を上げて動作状態の確定を早め（特許文献１の図２）、また、出力バッファの電流供給トランジスタ回路をカットオフして（特許文献１の図５）、オーバーシュートを抑制する。低電圧発生回路の出力バッファの出力にオーバーシュート防止のクランプトランジスタを設ける技術についてその他に特許文献２に記載が有る。

特開平１０−２１４１２１号公報

特開平２００１−３５８５７５号公報（図２）

本発明者は、定電圧発生回路における電源投入時のオーバーシュートの抑制について検討した。前記オーバーシュートは、電源投入時に前段からの入力により各回路の出力が立ち上がるとき、各回路の出力と電源との間の容量性カップリングによって出力の立ち上りが電源の立ち上りの影響を受けて発生する。前記容量性カップリングは例えば出力トランジスタのソース・ドレイン間の寄生容量によるカップリングである。出力バッファは内部回路の動作電源を供給する性質上、大きな電流供給能力を持たなければならない。要するに、サイズの極めて大きな出力トランジスタが採用される。したがって前記クランプトランジスタもそれに応じて大きなサイズのトランジスタで構成しなければならない。前記クランプトランジスタの電流駆動能力は、前記出力バッファの電流駆動能力に匹敵する能力が必要だからである。この点において、出力バッファの出力段に設けたクランプトランジスタのサイズも出力トランジスタ同様に極めて大きくなり、占有面積が巨大になるという問題点が本発明者によって見出された。更に、出力バッファの出力段にオーバーシュート防止のクランプトランジスタを設けることに関しては、電流駆動能力の大きな前記出力バッファと前記クランプトランジスタが同時にオンして引っ張り合うことになるので大きな貫通電流が発生して低電力化に反する。また、低電力化の観点より前段プリバッファなどは動作電流が小さく絞られている場合には、オーバーシュー抑制後の出力電圧の静定に長い時間がかかるということが本発明者によって見出された。

本発明の目的は、半導体集積回路に搭載された電圧発生回路においてチップ占有面積を増大させることなく電源投入時のオーバーシュートを抑制もしくは緩和することにある。

本発明の別の目的は、半導体集積回路に搭載された電圧発生回路において貫通電流が増大することなく電源投入時のオーバーシュートを抑制もしくは緩和することにある。

本発明の更に別の目的は、半導体集積回路に搭載された電圧発生回路において電源投入後の出力電圧の静定に長い時間を要すること無く電源投入時のオーバーシュートを抑制もしくは緩和することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

〔１〕内部電圧発生回路（２）と前記内部電圧発生回路から動作電源の供給を受けて動作される内部回路（３）とを有する半導体集積回路において、前記内部電圧発生回路は、半導体集積回路の外部から供給される第１電圧（Ｖｅｘｔ）から第２電圧（Ｖｒｅｆ）を発生する電圧発生回路（１０）と、前記第２電圧に応ずる第３電圧（Ｖｉｎｔ）を発生する出力バッファ（１１）とを有し、上記第３電圧が前記内部回路に動作電源として供給される。前記第２電圧の出力ノードを所定電位に導通可能にする第１スイッチ（１５）と、前記第１電圧の投入に応答して前記第１スイッチを所定期間オン状態にする制御回路と、を有する。所定電圧は例えば回路の接地電圧である。

上記手段によれば、第１電圧による動作電源の投入時に出力バッファの出力端子を所定電位にクランプせず、その前段の電圧発生回路の出力を所定電圧にクランプするから、当該クランプを行なう第１スイッチのトランジスタサイズは出力バッファの出力トランジスタサイズに比べて格段に小さくて済み、チップ占有面積を増大させない。電源投入時に前段からの入力により各回路の出力が立ち上がるとき、第１スイッチによる出力バッファ入力段のクランプ動作により、出力バッファの出力の立ち上りが抑制されるから、出力バッファの出力と電源との間の容量性カップリングによって電源の立ち上りの影響が出力バッファの出力に印加されてもオーバーシュートに至らない。これによって内部回路の動作電源とされる第３電圧のオーバーシュートが抑制もしくは緩和される。出力バッファの出力端子を所定電位にクランプする大きなトランジスタサイズのスイッチを必要としないから、電源投入時に電圧発生回路において貫通電流を増大させず、また、電源投入後の出力電圧の静定に長い時間がかからない。

本発明の具体的な形態として、前記電圧発生回路は前記第１電圧から基準電圧（Ｖｂｇｒ）を発生する基準電圧発生回路（１２）と、前記基準電圧を受けて第２電圧（Ｖｒｅｆ）を発生するプリバッファ（１３）とを有する。

このとき、前記基準電圧の出力ノードを所定電位に導通可能にする第２スイッチ（１６）を有し、前記制御回路は更に、前記第１電圧の投入に応答して前記第２スイッチを所定期間オン状態にする。プリバッファの入力段に対しても出力バッファの入力段と同様の措置を講ずることにより、電源投入時における出力バッファの入力段のレベルが更に安定化し、出力バッファの出力段にけるオーバーシュート抑制若しくは緩和の効果を向上させることが可能になる。

更にまた、前記プリバッファに動作電流を流す電流源のバイアス電圧供給経路を所定電位に導通可能にする第３スイッチ（１６Ａ）を設け、前記制御回路は前記第１電圧の投入に応答して前記第３スイッチを所定期間オン状態にする。所定電位は前記プリバッファの動作電流を絞る方向の電圧、即ち前記電流源を絞る方向の電圧、例えば回路の接地電圧である。電源投入時における出力バッファの入力段のレベルが更に安定化し、出力バッファの出力段にけるオーバーシュート抑制若しくは緩和の効果を更に向上させることが可能になる。

本発明の別の具体的な形態として、前記制御回路は更に、前記所定期間経過後に前記出力バッファを高出力インピーダンス状態から低出力インピーダンス状態に制御する。電源投入時に前記出力バッファを高出力インピーダンス状態とすることにより、出力バッファの出力段にけるオーバーシュート抑制若しくは緩和の効果を更に向上させることが可能になる。自己消費電力も少なくなる。

〔２〕本発明の別の観点によれば、電源投入時のクランプ位置として、出力バッファの出力端子と電圧発生回路の出力を除外し、電圧発生回路を構成する基準電圧発生回路の出力段、換言すれば基準電圧を受けて第２電圧を出力するプリバッファの入力段としてもよい。これにより、電源投入時、プリバッファの出力段が安定化し、結局出力バッファ出力段においてオーバーシュートを抑制若しくは緩和することができる。

〔３〕上記双方の発明に共通の付加的な技術的手段として、前記内部電圧発生回路を構成するＭＯＳトランジスタは高耐圧ＭＯＳトランジスタとされ、前記内部回路を構成するＭＯＳトランジスタは低耐圧ＭＯＳトランジスタとされる。換言すれば、前記内部電圧発生回路を構成するＭＯＳトランジスタは第１の膜厚のゲート酸化膜を有し、前記内部回路を構成するＭＯＳトランジスタは前記第１の膜厚よりも薄い第２の膜厚のゲート酸化膜を有する。要するに、内部電圧発生回路は降圧回路とされる。外部と接続される部分は外部のシステムと互換性を持たせるために外部電圧（Ｖｅｘｔ）にて駆動し、内部は微細化・高集積化・低電力化したデバイスの動作に適した第３電圧（Ｖｉｎｔ）にて駆動している。ここで、高耐圧ＭＯＳトランジスタ、低耐圧ＭＯＳトランジスタ共に、デバイスの耐圧は定格電圧に対して数１０％しかない。特に、高耐圧ＭＯＳトランジスタのゲート酸化膜厚は厚く、最小Ｌｇが大きいので、同じ出力電流を得るためには内部電圧発生回路を構成するＭＯＳトランジスタの寄生容量は大きくなる。電源立上り時のカップリングノイズは外部電圧（Ｖｅｘｔ）に比例する。内部回路の耐圧は第３電圧（Ｖｉｎｔ）に比例するので、外部電圧（Ｖｅｘｔ）と第３電圧（Ｖｉｎｔ）の比が大きくなる程、オーバシュートの問題は大きくなる。低耐圧ＭＯＳトランジスタは酸化膜圧が薄いので、降圧回路のオーバシュートによって、半導体集積回路の破壊や信頼性の低下が起きる問題がある。

前記制御回路は前記第１電圧の投入に応答してパワーオンリセットを指示するパワーオンリセット回路である。このとき、前記所定期間はリセット期間よりも短い期間である。

具体的な形態として前記内部回路は、例えば中央処理装置とメモリを含み、半導体集積回路はマイクロコンピュータ等として実現される。

更に別の具体的な形態として前記内部回路は、例えば選択端子がワード線に接続され、データ端子がビット線に接続された複数個の不揮発性メモリセルと、アドレス信号をデコードしてメモリセルを選択するアドレスデコーダを有し、半導体集積回路はフラッシュメモリに代表される書き換え可能な不揮発性メモリＬＳＩとして実現される。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路に搭載された電圧発生回路においてチップ占有面積を増大させることなく電源投入時のオーバーシュートを抑制もしくは緩和することができる。

半導体集積回路に搭載された電圧発生回路において貫通電流が増大することなく電源投入時のオーバーシュートを抑制もしくは緩和することができる。

半導体集積回路に搭載された電圧発生回路において電源投入後の出力電圧の静定に長い時間を要すること無く電源投入時のオーバーシュートを抑制もしくは緩和することができる。

図１には内部電圧発生回路を主体に本発明に係る半導体集積回路が例示される。同図に示される半導体集積回路１には、内部電圧発生回路２と前記内部電圧発生回路２から動作電源の供給を受けて動作される内部回路３とが代表的に示される。内部回路３には負荷として抵抗と容量が等価的に示されている。半導体集積回路１は相補型ＭＯＳ集積回路製造技術などによって例えば単結晶シリコンのような１個の半導体基板に形成される。

前記内部電圧発生回路２は、半導体集積回路の外部から供給される第１電圧としての外部電圧Ｖｅｘｔから第２電圧としての参照電圧Ｖｒｅｆを発生する電圧発生回路１０と、前記参照電圧Ｖｒｅｆに応ずる第３電圧としての内部電圧Ｖｉｎｔを発生する出力バッファとしてのメインバッファ（ＭＢＵＦ）１１とを有する。前記内部電圧Ｖｉｎｔが前記内部回路３に動作電源として供給される。ここでは、前記電圧発生回路１０は、前記外部電圧Ｖｅｘｔから基準電圧Ｖｂｇｒを発生する基準電圧発生回路（ＢＧＲ）１２と、前記基準電圧Ｖｂｇｒを受けて前記参照電圧Ｖｒｅｆを発生するプリバッファ（ＰＢＵＦ）１３とを有する。プリバッファ１３は基準電圧発生回路１２から出力されるバイアス電圧Ｖｂｉａｓを電流源トランジスタ（図示せず）に受けてその動作電流を形成する。尚、ここでは前記プリバッファ１３及びメインバッファ１１によってシリーズレギュレータが構成される。

外部電圧Ｖｅｘｔの投入時に内部電圧Ｖｉｎｔがオーバシュートするのを緩和するために、第１スイッチ１５、第２スイッチ１６及び制御回路としてのパワーオンリセットシーケンサ（ＰＯＲシーケンサ）１７が設けられる。前記第１スイッチ１５は、前記内部電圧Ｖｉｎｔの出力ノードを所定電位例えば回路の接地電圧ＶＳＳに導通可能にする。前記第１スイッチ１５は制御信号ＰＢ＿ＥＮＢＬの反転信号を入力とし、反転信号がＨｉレベルの間、ａ側にクランプされ、所定電位例えば回路の接地電圧ＶＳＳに導通可能にされる。また、制御信号ＰＢ＿ＥＮＢＬの反転信号がローレベルとなったとき、ｂ側に切り替えられるものである。前記第２スイッチ１６は、前記基準電圧Ｖｂｇｒの出力ノードを所定電位例えば回路の接地電圧ＶＳＳに導通可能にする。前記第２スイッチ１６は制御信号ｐｒｓｔｎを入力信号とし、制御信号ｐｒｓｔｎがハイレベルの間、ａ側に切り替えられ、所定電位例えば回路の接地電圧ＶＳＳに導通可能にされる。また、制御信号ｐｒｓｔｎがローレベルとなったとき、ｂ側に切り替えられるものである。前記スイッチ１５，１６は例えばｎチャンネル型ＭＯＳトランジスタで構成される。前記ＰＯＲシーケンサ１７は、外部電圧Ｖｅｘｔの投入に応答して、制御信号ＰＢ＿ＥＮＢＬの反転信号にて前記第１スイッチ１５を所定期間オン状態にすると共に、制御信号ｐｒｓｔｎにて前記第２スイッチ１６を所定期間オン状態に制御する。前記ＰＯＲシーケンサ１７は更に、制御信号ｐｒｓｔｎにて前記所定期間だけ基準電圧発生回路１２にスタートアップ動作を指示し、制御信号ＰＢ＿ＥＮＢＬにて前記所定期間経過後にプリバッファ１３の出力動作を可能とし、制御信号ＭＢ＿ＥＮＢＬにて前記所定期間経過後にメインバッファ１１を高出力インピーダンス状態から低出力インピーダンス状態に切り換えて出力動作可能に制御する。

図２には基準電圧発生回路１２の一例が示される。同図に示される回路は、ワイドラー型のバンドギャップ基準電圧発生回路とされる。ＭＰ１〜ＭＰ６はｐチャンネル型ＭＯＳトランジスタ、ＭＮ１〜ＭＮ３はｎチャンネル型ＭＯＳトランジスタ、Ｒ１及びＲ２は抵抗素子、Ｄ１〜Ｄ３はダイオードである。

ＭＯＳトランジスタＭＰ１〜ＭＰ３は夫々電流源とされ、ＭＯＳトランジスタＭＰ１、ＭＰ３、ＭＰ６のゲートがＭＯＳトランジスタＭＰ２のゲート・ドレインに共通接続されることにより、カレントミラー回路を構成し、定常状態ではＭＯＳトランジスタＭＰ１〜ＭＰ３及びＭＰ６には夫々等しい電流Ｉ１が流れる。ＭＯＳトランジスタＭＮ１、ＭＰ２、ＭＰ３、ＭＮ２からなる電流源の回路は、電流値が所望の値Ｉ１の他に意図しない０アンペア（電流０）にも安定点があるので起動時に電流０から脱出する回路が必要である。ＭＯＳトランジスタＭＮ２とＭＰ３のコモンドレインに直列されたＭＯＳトランジスタＭＰ４，ＭＰ５はスタートアップ回路（起動回路）２０を構成し、外部電源Ｖｅｘｔの投入時に制御信号ｐｒｓｔｎがハイレベルにされて電流Ｉ２が供給され、ＭＯＳトランジスタＭＰ２の電流経路に電流が流れ始め易いようにする。前記ダイオードＤ２の接合面積はダイオードＤ１，Ｄ３の接合面積のｎ倍とされる。ＭＮ１，ＭＮ２の電流密度を同じに設定することにより、ＭＯＳトランジスタＭＮ１とＭＮ２のソース電圧は等しくされるから、ダイオードＤ３とＤ２のアノード・カソード間電圧の差は抵抗Ｒ２の両端の電位差として現れる。ダイオードのアノード・カソード間電圧は負の温度特性を持ち、抵抗素子Ｒ１，Ｒ２の抵抗は正の温度特性を持つ。双方の温度特性をキャンセルするように、ダイオードＤ２とＤ１のサイズ比と抵抗素子Ｒ１とＲ２の抵抗比を決定することで、ＭＯＳトランジスタＭＰ１のドレインには温度及び電源電圧Ｖｅｘｔによる変動のない基準電圧Ｖｂｇｒが得られる。また、前記ＭＯＳトランジスタＭＮ３のゲート・ドレインにはある程度一定化された電流を発生するためのバイアス電圧Ｖｂｉａｓが形成される。

基準電圧発生回路１２は前述の通り、外部電圧Ｖｅｘｔの投入時に制御信号ｐｒｓｔｎにてスタートアップ回路２０のＭＯＳトランジスタＭＰ５がオン状態にされて起動されるので、ＭＯＳトランジスタＭＮ２のドレイン電圧が上昇する。これに追従して基準電圧Ｖｂｇｒは通常時（電源Ｖｅｘｔ安定後におけるＭＯＳトランジスタＭＰ５がオフにされる状態）よりも上昇しようとする。但し、外部電圧Ｖｅｘｔの投入時は基準電圧Ｖｂｇｒの出力端子は前記第２スイッチ１６により回路の接地電圧ＶＳＳに導通されてプルダウンされるので、スタートアップ回路２０が動作されていても、基準電圧Ｖｂｇｒのレベルは高くならないようにされる。制御信号ｐｒｓｔｎがローレベルにされてスタートアップ回路２０がディスエーブルにされた後は、基準電圧Ｖｂｇｒは通常の規定レベルに戻される。

図３にはプリバッファ１３の一例が示される。図３においてＭＰ１１〜ＭＰ１４はｐチャンネル型ＭＯＳトランジスタ、ＭＮ１１〜ＭＮ１３はｎチャンネル型ＭＯＳトランジスタ、Ｃ１１は容量素子、Ｒ１１，Ｒ１２は抵抗素子である。

プリバッファ１３は、カレントミラー負荷としてのＭＯＳトランジスタＭＰ１１，ＭＰ１２、差動入力素子としてのＭＯＳトランジスタＭＮ１１，ＭＮ１２、及び定電流素子としてのとしてのＭＯＳトランジスタＭＮ１３により形成される差動増幅回路と、ＭＯＳトランジスタＭＰ１３、抵抗素子Ｒ１１，Ｒ１２及び容量素子Ｃ１により形成される出力段回路と、出力段のイネーブルスイッチとしてのＭＯＳトランジスタＭＰ１４とによって構成される。ＭＯＳトランジスタＭＮ１３のゲートには前記バイアス電圧Ｖｂｉａｓが供給される。ＭＯＳトランジスタＭＰ１４のゲートには前記イネーブル信号ＰＢ＿ＥＮＢＬが供給される。一方の差動入力であるＭＯＳトランジスタＭＮ１１のゲートには基準電圧Ｖｂｇｒが供給され、他方の差動入力であるＭＯＳトランジスタＭＮ１２のゲートには抵抗素子Ｒ１１とＲ１２の接続ノードが帰還接続される。

プリバッファ１３は、負帰還増幅回路として構成されており、前記差動増幅回路は、電圧フォロワ回路として、ＭＯＳトランジスタＭＮ１２のゲート電位が基準電圧Ｖｂｇｒと等しくなるように動作する。この差動増幅回路１の動作により、Ｖｂｇｒ×（Ｒ１１＋Ｒ１２）／Ｒ１２となる参照電位Ｖｒｅｆを形成する。

外部電源Ｖｅｘｔの投入時は前記所定期間を経過するまで制御信号ＰＢ＿ＥＮＢＬによりＭＯＳトランジスタＭＰ１４はオン状態にされ、ＭＯＳトランジスタＭＰ１３をカットオフする。仮にそのようなカットオフ制御を行なわないなら（ＭＯＳトランジスタＭＰ１４を設けないなら）、電源投入時におけるＭＯＳトランジスタＭＰ１３のゲート電位は中間電位となっているため、当該ＭＯＳトランジスタＭＰ１３は導通状態となり、このＭＯＳトランジスタＭＰ１３を介して、参照電位Ｖｒｅｆの出力端子に対して電流が流出されるような状態となる。この出力電流は、差動増幅回路の動作により抑制されてはいるが、電源起動時には、ＭＯＳトランジスタＭＰ１３のゲートに対する帰還電圧の遅延が大きく、ＭＯＳトランジスタＭＮ１３による電流の抑制が遅れて、参照電位Ｖｒｅｆがオーバーシュートする虞を生ずる。この点に関し、図３の回路では、外部電源Ｖｅｘｔの投入時はＭＯＳトランジスタＭＰ１３がカットオフされ、しかも参照電圧Ｖｒｅｆの出力端子は前記第１スイッチ１５により回路の接地電圧ＶＳＳに導通されてプルダウンされ、その上、基準電圧Ｖｂｇｒも高くならないように抑えられているので、参照電圧Ｖｒｅｆのレベルは低く抑えられる。

図４にはプリバッファ１３の負荷駆動特性が例示される。プリバッファ１３の駆動力はメインバッファ１１の駆動力に比べて、遥かに小さくてよい。例えば図４に例示される負荷駆動能力が有ればよい。したがって、プリバッファ１３の出力を回路の接地電圧ＶＳＳにクランプするためのスイッチ１５を構成するＭＯＳトランジスタのサイズは、メインバッファ１１の出力をプルダウンＭＯＳトランジスタでクランプしようとする場合に比べて遥かに小さくて済む。前記ＢＧＲ１２の基準電圧Ｖｂｇｒをクランプするスイッチ１６のＭＯＳトランジスタサイズについても同様である。

尚、メインバッファ１１は負荷に近い必要があり、半導体集積回路のチップ上で分散配置する場合がある。この場合、メインバッファ１１の出力をクランプする場合にはクランプ制御信号を分配する配線領域が必要になる。プリバッファ１３それ自体はメインバッファ１１よりも配置数が少ないので、メインバッファ１１の出力をクランプしなければ、そのような信号分配に関する配線領域増大や駆動時間のばらつきについて考慮することを要しない。

図５にはメインバッファ１１の一例が示される。図３においてＭＰ２１〜ＭＰ２６はｐチャンネル型ＭＯＳトランジスタ、ＭＮ２１〜ＭＮ２７はｎチャンネル型ＭＯＳトランジスタ、Ｃ２１は容量素子である。

メインバッファ１１は、カレントミラー負荷としてのＭＯＳトランジスタＭＰ２１，ＭＰ２２、差動入力素子としてのＭＯＳトランジスタＭＮ２１，ＭＮ２２、及び定電流素子としてのとしてのＭＯＳトランジスタＭＮ２３により形成される差動増幅回路と、ＭＯＳトランジスタＭＰ２３，ＭＮ２７及び容量素子Ｃ１により形成される出力段回路と、出力段のイネーブルスイッチとしてのＭＯＳトランジスタＭＰ２４と、電流源を形成するためのＭＯＳトランジスタＭＰ２５〜ＭＰ２６，ＭＮ２４〜ＭＮ２６とによって構成される。ＭＯＳトランジスタＭＮ２３，ＭＮ２７にはイネーブル信号ＭＢ＿ＥＮＢＬがハイレベルにされることを条件にＭＯＳトランジスタＭＮ２６に流れる電流が鏡映される。前記イネーブル信号ＭＢ＿ＥＮＢＬはＭＯＳトランジスタＭＰ２４のゲートにも供給される。一方の差動入力であるＭＯＳトランジスタＭＮ２１のゲートには参照電圧Ｖｒｅｆが供給され、他方の差動入力であるＭＯＳトランジスタＭＮ２２のゲートには内部電圧Ｖｉｎｔが帰還接続される。

メインバッファ１１は、負帰還増幅回路として構成されており、前記差動増幅回路は、電圧フォロワ回路として、ＭＯＳトランジスタＭＮ２２のゲート電位が参照電圧Ｖｒｅｆと等しくなるように動作する。この差動増幅回路１の動作により、参照電位Ｖｒｅｆに等しいレベルの内部電圧Ｖｉｎｔが形成される。

電源投入時は前記所定期間を経過するまで制御信号ＭＢ＿ＥＮＢＬがローレベルにされることにより、ＭＯＳトランジスタＭＰ２３及びＭＮ２７がカットオフされ、メインバッファ１１は高出力インピーダンス状態にされる。仮に、外部電源投入時にメインバッファが低出力インピーダンス状態に制御されているなら、電源投入時におけるＭＯＳトランジスタＭＰ２３のゲート電位は中間電位となっているため、当該ＭＯＳトランジスタＭＰ２３は導通状態となり、このＭＯＳトランジスタＭＰ２３を介して、内部電圧Ｖｉｎｔの出力端子に対して電流が流出されるような状態となる。外部電源投入時には、差動増幅回路の動作点が異なるため、ＭＯＳトランジスタＭＮ２３の制御が遅れる。さらに当該出力端子における電位が定常状態における電圧値以上になっても、ＭＯＳトランジスタＭＮ２３をオフするのが遅れるため、内部電圧Ｖｉｎｔがオーバーシュートする虞を生ずる。この点に関し、図５の回路では、外部電源投入時に制御信号ＭＢ＿ＥＮＢＬがローレベルに制御されることにより、ＭＯＳトランジスタＭＰ２３及びＭＮ２７がカットオフされ、外部電源投入時のメインバッファ１１の内部ノード不定による、内部電圧Ｖｉｎｔの浮き上がりは抑止される。この間に、外部電圧Ｖｅｘｔが安定化する。バッファ１３，１１が通常動作可能になるのに先立って、参照電圧Ｖｒｅｆの入力端子は前記第１スイッチ１５により例えば接地電圧Ｖｓｓに導通されてプルダウンされているので、メインバッファ１１が低出力インピーダンス状態に遷移されても、内部電圧Ｖｉｎｔの目標レベルが低いので、最早オーバーシュートを生ずることなく、内部電圧Ｖｉｎｔが立ち上がる。

図６にはメインバッファ１１の負荷駆動特性が例示される。これはたとえば半導体集積回路内に複数配置したメインバッファの合計電流を示す。メインバッファ１１は内部降圧電圧Ｖｉｎｔに繋がるＣＰＵ等の内部回路に動作電流を供給するため、図６に例示されるように、プリバッファ１３に比べて遥かに大きな電流駆動能力を有する。

図７には制御信号ｐｒｓｔｎの生成論理が例示される。図８にはそれによる制御信号ｐｒｓｔｎの波形が例示される。外部電圧Ｖｅｘｔが投入されると、ノードＮＤ１の電圧は、直列された抵抗素子Ｒ３１と容量素子Ｃ３１のＣＲ時定数に従って上昇する。このレベルがインバータＩＶ３１の閾値電圧に到達するまで、制御信号ｐｒｓｔｎはハイレベルにされ、ノードＮＤ１のレベルが前記閾値電圧を超えることによって制御信号ｐｒｓｔｎがローレベルに反転される。ダイオードＤ３１は電源遮断時にノードＮＤ１の電位をディスチャージするために設けられている。

図９には内部電圧発生回路２の動作タイミングが例示される。外部電圧Ｖｅｘｔが投入されて制御信号ｐｒｓｔｎがローレベルに反転されるまでの期間Ｔａが前記所定期間とされる。前記制御信号ＰＢ＿ＥＮＢＬ、ＭＢ＿ＥＮＢＬは前記制御信号ｐｒｓｔｎの立ち下がり変化に同期してハイレベルに遷移される。前記所定期間Ｔａはパワーオンリセット期間Ｔｂよりも短い期間であり、パワーオンリセットが解除されたとき内部電圧Ｖｉｎｔは安定化されている。

図９に基づいて内部電圧発生回路２の動作を全体的に説明する。外部電源Ｖｅｘｔの投入直後のパワーオンリセット期間Ｔａにおいて、ＢＧＲ１２の内部の電流源の電流は起動回路２０の電流注入により、定常値より大きくなるので、基準電圧Ｖｂｇｒは定常値より大きな値をとろうとするが、制御信号ｐｒｓｔｎがハイレベルにされるので、基準電圧Ｖｂｇｒの出力端子は第２スイッチ１６で接地電位ＶＳＳにクランプされており、基準電圧Ｖｂｇｒはローレベルを維持する。期間Ｔａの後は、制御信号ｐｒｓｔｎがローレベルにされるので、起動回路２０の電流注入が停止され、ＢＧＲ１２内部の電流源が定常値になるのと同時に、第２スイッチ１６がオフにされてクランプ動作が停止され、基準電圧Ｖｂｇｒが定常値に立ち上げる。基準電圧Ｖｂｇｒはローレベルから立ち上がるので、基準電圧Ｖｂｇｒのオーバシュートを避けることができる。

外部電源Ｖｅｘｔの投入時、プリバッファ１３の参照電位Ｖｒｅｆの出力端子が電源端子Ｖｅｘｔとの容量性カップリング（ＭＰ１３のソース・ドレイン間寄生容量によるカップリング）にて参照電位Ｖｒｅｆが浮き上がろうとするが、第１スイッチ１５で接地電位にクランプされているから浮き上がらない。基準電圧Ｖｂｇｒがローレベルの状態で、制御信号ＰＢ＿ＥＮＢＬをハイレベルとして、プリバッファ１３を活性化し、第１スイッチ１５による参照電位Ｖｒｅｆのクランプ（プルダウン）を外す。活性化直後はプリバッファ１３の応答が遅いが、基準電圧Ｖｂｇｒのレベルが低いので、参照電位Ｖｒｅｆのオーバシュートも抑えられ、オーバシュートからの回復時間が短縮できるので、メインバッファ１１の起動に大幅な遅延を生じない。

外部電源Ｖｅｘｔの投入時に、メインバッファ１１における内部電圧Ｖｉｎｔの出力端子が外部電源端子Ｖｅｘｔとの間の容量性カップリング（ＭＰ２３のソース・ドレイン間寄生容量によるカップリング）にて浮き上がろうとするが、浮き上がりは内部電圧Ｖｉｎｔの定常値よりも低い。メインバッファ１１の動作開始時における参照電位Ｖｒｅｆは、定常値の電位よりも低い。メインバッファ１１が仮にオーバシュートしても、内部電圧Ｖｉｎｔの規定値を超えないので、それによって起動時間が延びることはない。

図１０には比較例に係る内部電圧発生回路が例示され、図１１にはその動作波形が例示される。クランプスイッチ（ＣＳＷ）をメインバッファ（ＭＢＵＦ）の出力段に配置し、バンドギャップ基準電圧発生回路（ＢＧＲ）、プリバッファ（ＰＢＵＦ）及びメインバッファ（ＭＢＵＦ）は外部電源Ｖｅｘｔの投入に追従して活性化されるものとする。この場合には、メインバッファ（ＭＢＵＦ）の出力電圧Ｖｉｎｔに関してはクランプスイッチ（ＣＳＷ）を介してクランプされているので、期間Ｔａでは内部電圧Ｖｉｎｔそれ自体のオーバーシュートは抑制されている。しかしながら、図１１に示されるように、基準電圧Ｖｂｇｒ及び参照電圧Ｖｒｅｆが夫々立ち上り、しかも電源Ｖｅｘｔとの容量性カップリングにより規定値を超えてオーバーシュートする。このため、クランプスイッチ（ＣＳＷ）によるクランプが外されると、基準電圧Ｖｂｇｒ及び参照電圧Ｖｒｅｆが過大になっているので、内部電圧Ｖｉｎｔがオーバーシュートする。この回路構成では、内部電圧Ｖｉｎｔがオーバシュートから回復する時間は、ＢＧＲ，ＰＢＵＦ，ＭＢＵＦの回復時定数のうちの最も長い時間で制約を受ける。特に、低スタンバイ電力を目指す等の理由でＰＢＵＦやＢＧＲの電流を削減している場合には、基準電圧Ｖｂｇｒや参照電圧Ｖｒｅｆがオーバシュートから回復する期間がＭＢＵＦの出力である内部電圧Ｖｉｎｔより長くなるので、ＭＢＵＦ出力のみでクランプすることは効果が小さくなる。

これに対して、以上説明した図１の内部電圧発生回路２によれば、以下の作用効果を得ることができる。

〔１〕外部電圧Ｖｅｘｔによる動作電源の投入時にメインバッファ１１の出力端子を接地電位ＶＳＳにクランプせず、その前段のプリバッファ１３の出力を接地電圧にクランプするから、当該クランプを行なう第１スイッチ１５のトランジスタサイズはメインバッファ１１の出力トランジスタＭＰ２３のサイズに比べて格段に小さくて済み、チップ占有面積を増大させない。

〔２〕外部電源Ｖｅｘｔの投入時に前段からの入力により各回路の出力が立ち上がるとき、第１スイッチ１５によるメインバッファ１１入力段のクランプ動作により、メインバッファ１１の出力の立ち上りが抑制されるから、メインバッファ１１の出力と電源Ｖｅｘｔとの間の容量性カップリングによって電源の立ち上りの影響がメインバッファ１１の出力に印加されてもオーバーシュートに至らない。これによって内部回路３の動作電源とされる内部電圧Ｖｉｎｔのオーバーシュートが抑制もしくは緩和される。

〔３〕メインバッファ１１の出力端子を所定電位ＶＳＳにクランプする大きなトランジスタサイズのスイッチを必要としないから、外部電源Ｖｅｘｔの投入時に電圧発生回路２において貫通電流を増大させず、また、外部電源Ｖｅｘｔの投入後の出力電圧の静定に長い時間がかからない。

〔４〕プリバッファ１３の入力段に対しても出力バッファ１１の入力段と同様に第２スイッチ１６でクランプを行なう措置を講ずることにより、外部電源Ｖｅｘｔの投入時におけるメインバッファ１１の入力段のレベルが更に安定化し、メインバッファ１１の出力段にけるオーバーシュート抑制若しくは緩和の効果を向上させることが可能になる。

〔５〕ＰＯＲシーケンサ１７は更に、前記所定期間Ｔａの経過後に前記メインバッファ１１を高出力インピーダンス状態から低出力インピーダンス状態に制御する。外部電源Ｖｅｘｔの投入時に前記メインバッファ１１を高出力インピーダンス状態とすることにより、メインバッファ１１の出力段にけるオーバーシュート抑制若しくは緩和の効果を更に向上させることが可能になり、また、低消費電力にも資することができる。

図１２には内部電圧発生回路の別の例が示される。図１との相違点は、制御信号ＰＢ＿ＥＮＢＬによるプリバッファ１３の活性化制御を止め、また、第１スイッチ１５を削除した点が相違される。その他の構成は図1と同様である。

図１３には図１２の内部電圧発生回路の動作波形が示される。外部電源Ｖｅｘｔの投入時、制御信号ｐｒｓｔｎがハイレベルにされてスタートアップ回路２０が動作されるが、基準電圧Ｖｂｇｒの出力端子は第２スイッチ１６で接地電圧ＶＳＳに向けてクランプされるので、オーバシュートしない。外部電源Ｖｅｘｔの投入直後、外部電源Ｖｅｘｔとの容量性カップリングにより、クランプ非対象とされる参照電位Ｖｒｅｆと内部電圧Ｖｉｎｔの出力端子は或程度浮き上がる。期間Ｔａを参照電位Ｖｒｅｆが十分静定するのに必要な比較的長い時間とすることにより、当該期間Ｔａの後に制御信号ｐｒｓｔｎをローレベルにすれば、基準電圧Ｖｂｇｒ、参照電圧Ｖｒｅｆの順に立ち上がる。メインバッファ１１の動作開始時の参照電圧Ｖｒｅｆが、定常値よりも低いので、メインバッファ１１がオーバシュートしても、レベルが低くて済む。Ｔａのような起動時間を延ばすことで、図１に対する構成簡略化による信頼性低下の問題は起きない。

図１４には内部電圧発生回路の更に別の例が示される。図１との相違点は、第２スイッチ１６を削除した点である。その他の構成は図１と同様である。これによっても図１で説明した外部電圧Ｖｅｘｔ投入時にスイッチ１５で電圧Ｖｉｎｔを接地電圧ＶＳＳに向けてクランすることによる効果を得ることができる。

図１５には内部電圧発生回路の更に別の例が示される。図１２との相違点は、第２スイッチ１６と同等の第３スイッチ１６Ａをバイアス電圧Ｖｂｉａｓ側に配置したことである。前記第３スイッチ１６Ａは制御信号ｐｒｓｔｎを入力信号とし、制御信号ｐｒｓｔｎがハイレベルの間、ａ側に切り替えられ、所定電位例えば回路の接地電圧ＶＳＳに導通可能にされる。また、制御信号ｐｒｓｔｎがローレベルとなったとき、ｂ側に切り替えられるものである。外部電圧Ｖｅｘｔ投入時にバイアス電圧Ｖｂｉａｓを接地電位ＶＳＳに向けてクランプすると、実質的に差動アンプ（図３のＭＰ１１，ＭＰ１２，ＭＮ１１，ＭＮ１２及びＭＮ１３から構成される差動アンプ）が非活性とされるので、参照電位Ｖｒｅｆのオーバーシュートが抑制される。これにより、図１２とほぼ同様の効果を得ることができる。

図１６には内部電圧発生回路の更に別の例が示される。図１４との相違点は、制御信号ＰＢ＿ＥＮＢＬによるプリバッファ１３の活性化制御を止めた点である。参照電圧Ｖｒｅｆのクランプのみを行う場合である。プリバッファの応答が遅い場合には、これによっても図１４とほぼ同様の効果を得ることができる。

図１７には内部電圧発生回路の更に別の例が示される。これは図１の構成を一般化したものであり、プリバッファ（ＰＢＵＦ）の直列段数が２以上の段数に一般化されている。ＭＢＵＦはメインバッファ１１と同様のメインバッファ、ＰＢＵＦはプリバッファ１３と同様のプリバッファ、ＣＳＷはクランプ用スイッチ、ＥＮ＿０〜ＥＮ＿ｎはバッファのイネーブル信号である。ＢＧＲは基準電圧発生回路１２と同様にバンドギャップ基準電圧発生回路である。

図１８には内部電圧発生回路の更に別の例が示される。同図に示される内部電圧発生回路２は複数種類の内部電圧Ｖｉｎｔ１，Ｖｉｎｔ２，Ｖｉｎｔ３を生成する。チップ内の配線で電圧降下が問題になる場合、メインバッファ（ＭＢＵＦ）をチップ上に分散して複数設けることがあり、また、内部電圧系統が複数系統になる場合などに対処する構成とされる。例えばアナログ系、ロジック回路系、通信系あるいはスタンバイ制御系などの複数系統に対して夫々固有の内部電圧Ｖｉｎｔ１，Ｖｉｎｔ２，Ｖｉｎｔ３を生成する。

２個のプリバッファ１３Ａ，１３Ｃが設けられ、夫々が出力する参照電位Ｖｒｅｆ１，Ｖｒｅｆ２を接地電位ＶＳＳ方向にクランプ可能な２個の第１スイッチ１５Ａ，１５Ｂが設けられ、５個のメインバッファ１１Ａａ〜１１Ａｃ，１１Ｂ，１１Ｃが配置される。ＳＥＬ１〜ＳＥＬ３はスイッチ１５Ａ〜１５Ｃの選択信号であり、ハイレベルでクランプを指示する。ＢＧＲ１２は図１と同じ構成を有する。選択信号ＳＥＬ１〜ＳＥＬ３及び制御信号ｐｒｓｔｎはＰＯＲシーケンサ１７Ａが生成する。

図１９にはＰＯＲシーケンサ１７Ａの一例が示される。信号発生論理は図７で説明したのと同様にＣＲ時定数を用いた１ショットパルス発生技術を適用したものである。ＰＯＲシーケンサ１７Ａによる電圧発生動作を説明する。メインバッファの電源投入時には、スイッチ１５Ａ，１５Ｂを接地電位ＶＳＳ側に倒してプリバッファ１３Ａ，１３Ｃの出力を接地電位ＶＳＳに向けてクランプし、内部電圧Ｖｉｎｔ１，Ｖｉｎｔ２，Ｖｉｎｔ３のオーバシュートが起きないようにする。外部電圧Ｖｅｘｔの投入直後は制御信号ｐｒｓｔｎがハイレベルにされ、スイッチ１６も接地電位ＶＳＳ側に倒されて基準電圧Ｖｂｇｒが接地電圧ＶＳＳに向けてクランプされる。一定時間経過後、順不同に、信号ｐｒｓｔｎがローレベルにされ、スイッチ１５Ａ，１５Ｂがオフ状態にされてクランプが外される。更に待って、最後にスイッチ１６がオフにされてクランプが外される。入力の基準側が最後までクランプ状態なので、起動時におけるＶｉｎｔ１〜Ｖｉｎｔ３のオーバシュート抑制作用に対する信頼性が高い。

図２０には基準電圧発生回路１２の別の例が示される。同図に示される回路は閾値電圧差を利用して基準電圧Ｖｂｇｒを生成する。ドレインとソースをショートしたエンハンスメント型ＮＭＯＳトランジスタＥＭ１，ＥＭ２を直列接続し、デプレッション型ＮＭＯＳトランジスタＤＭ１，ＤＭ２のソースフォロアで受ける。ノードＮ２の電圧V(N2)は、V(N2)=2・（VgsE−VgsD）となる。これを2倍のアンプで受けることで、基準電圧出力VBGR＝4・（VgsE−VgsD）となる。ＥＭＳ，ＥＭ２，ＤＭ１，ＤＭ２の電流密度を同じにして、動作点をサブスレッショルド領域又は、飽和領域にすることで、エンハンスメント型とデプレッション型のＶｇｓの差はVgsE-VgsD≒VthE−VthDつまり、エンハンスメント型とデプレッション型のＶｔｈ差で近似でき、基準電圧出力VBGR=４・（VthE−VthD）とＶｔｈ差の制御だけで決まる一定電圧を得ることができる。図においてデプレッション型ＭＯＳトランジスタＥＭ１，ＥＭ２は実際にはプロセスばらつきに応じてそのサイズをトリミングで選択し、温度特性と出力電圧を調整可能になっている。

図２１には基準電圧発生回路１２の更に別の例が示される。ダイオードＤｎと定電流源Ｉｎの直列ノードに入力ＭＯＳサイズをアンバランスにして、オフセットに温度特性のある利得一倍の電圧フォロアＡＣ１〜ＡＣｎが直列に接続され、ている。ダイオードのアノード・カソード間電圧は負の温度特性を持ち、温度特性のあるオフセットをもつ電圧フォロアＡＣ１〜ＡＣｎは正の温度特性を持つ。双方の温度特性をキャンセルするように、セレクタＳＥＬＴで電流源回路の出力を選択する。セレクタＳＥＬＴの出力はボルテージフォロアアンプＡＭＰを介して基準電圧Ｖｂｇｒとして出力される。

図２２にはｐチャンネル型の低耐圧ＭＯＳトランジスタのデバイス構造が例示され、図２３にはｐチャンネル型の高耐圧ＭＯＳトランジスタのデバイス構造が例示される。各図において、Ｐ−ｓｕｂはｐ型半導体基板、ＮＩＳＯはｎチャンネル型のＩＳＯ（silicon on insulating substrate）基板、ＮＷＥＬＬはｎ型ウェル領域、ＳＧｉはチャンネルストッパ、ＳＲＣはｐ型ソース拡散領域、ＤＲＮはｐ型ドレイン拡散領域、ＯＸはゲート酸化膜、ＳＧはポリシリコンゲート、ＣＨＬはチャンネル領域、Ｍ０，Ｍ１はアルミ配線、である。図２２の低耐圧ＭＯＳトランジスタはゲート酸化膜ＯＸの厚さは例えば３．２ナノメータ（ｎｍ）である。一方、図２３の高耐圧ＭＯＳトランジスタはゲート酸化膜ＯＸの厚さは例えば７．５ナノメータ（ｎｍ）である。前記内部電圧発生回路２等を構成するＭＯＳトランジスタは高耐圧ＭＯＳトランジスタとされ、前記内部回路３を構成するＭＯＳトランジスタは低耐圧ＭＯＳトランジスタとされる。特に、高耐圧ＭＯＳトランジスタのゲート酸化膜は厚い上に耐圧を得るための最小Ｌｇが大きいので、同一のオン抵抗を得るためのＬｇ（ゲート長）やＷ（ゲート幅）が大きくなり、この点においても内部電圧発回路２を構成するＭＯＳトランジスタの寄生容量は大きくなる。尚、図示はしないが、ｎチャンネル型ＭＯＳトランジスタはウェル領域をｐ型に、ドレイン領域及びソース領域をｎ型に変更すればよい。

図２４には本発明が適用されたマイクロコンピュータが示される。同図に示されるマイクロコンピュータ４１は、特に制限されないが、単結晶シリコンのような１個の半導体基板（チップ）にＣＭＯＳ集積回路製造技術によって形成される。

マイクロコンピュータ４１は、中央処理装置としてのＣＰＵ（Central Processing Unit）４２及びディジタル信号ユニットとしてのＤＳＰ（Digital signal Processor）４３を有し、それらはＣＰＵバス４４、Ｘバス４５及びＹバス４６に接続される。ＣＰＵバス４４には、キャッシュアクセスコントローラ４８、キャッシュメモリ４９、ＳＲＡＭで構成されるようなユーザメモリ５０、及びメモリマネージメントユニット５１が接続される。前記Ｘバス４５及びＹバス４６にはＣＰＵ４２やＤＳＰ４３が実行するプログラムもしくは命令並びに必要な演算対象データを格納するＸＹメモリ５２が接続される。

前記キャッシュアクセスコントローラ４８、キャッシュメモリ４９、ユーザメモリ５０、メモリマネージメントユニット５１及びＸＹメモリ５２は内部バス５５に接続され、ここに、外部バスアクセス制御用のバスステートコントローラ６０、ＰＣＩバスコントローラ６１、周辺バスコントローラ６２、ダイレクトメモリアクセスコントローラ６３、及びＩＯポート６４が接続される。周辺バスコントローラ６２は周辺バス６５を介して、シリアルコミュニケーションインタフェースコントローラ（ＳＣＩ）６７、割込みコントローラ６８、リアルタイムクロック６９、タイマ７０、及び内蔵発振回路７１をアクセス制御する。ＰＣＩバスコントローラ６１にＰＣＩバスインタフェース（ＰＢＩ）６１Ｉを介して接続するＰＣＩバス７３には図示を省略するフラッシュメモリなどの不揮発性メモリ、シンクロナスＤＲＡＭのような大容量メモリが接続される。前記バスステートコントローラ６０に外部バスインタフェース（ＥＢＩ）６０Ｉを外部バス７４が接続される。

マイクロコンピュータ４１は前記内部電圧発生回路２を有する。外部電圧Ｖｅｘｔは前記外部バスインタフェース６０Ｉ、ＰＣＩバスインタフェース６１Ｉ、ＩＯポート６４、及び内部電圧発生回路２に供給される。その他の回路モジュールは内部電圧Ｖｉｎｔを動作電源として動作する。

図２５には本発明が適用されたフラッシュメモリが示される。同図に示されるフラッシュメモリ８１は、特に制限されないが、単結晶シリコンなどの１個の半導体基板に形成され、メモリアレイ８２、サブデコーダ８３、メインデコーダ８４、センスラッチ列８５、データラッチ列８６、カラムスイッチ列８７、周辺回路８８、及びパッド列８９から成る。周辺回路８８は電源回路９１、制御回路９０及びインタフェース回路９２等を有する。

前記メモリアレイ８２は、電気的な消去及び書き込みによって閾値電圧が可逆的に変更可能にされる多数の不揮発性メモリセルＭＣを有する。本明細書において消去とは不揮発性メモリセルＭＣの閾値電圧を低くすることであり、書き込みとは不揮発性メモリセルの閾値電圧を高くすることである。不揮発性メモリセルＭＣは例えばソースとドレインの間のチャネル領域の上に夫々絶縁されたフローティングゲートとコントロールゲートを有すスタックドゲート構造を有する。不揮発性メモリセルＭＣのコントロールゲートはワード線ＷＬに、ドレインはビット線ＢＬに、ソースはソース線ＳＬに接続される。ワード線選択とカラムスイッチ列８７によるビット線選択とは、アドレス信号をデコードするメインデコーダ８４及びサブデコーダ８３によるデコード信号に基づいて行われる。ビット線ＢＬにはその一端にセンスラッチ列８５のセンスラッチが接続され、他方にはデータラッチ列８６のデータラッチが接続される。読み出し動作のワード線選択で不揮発性メモリセルから読み出されたデータはデータラッチ列８６のデータラッチとセンスラッチ列８５のセンスラッチを用いて検出され、カラムスイッチ列７で選択されるバイト又はワードなどのアクセス単位に従ってインタフェース回路９２に伝達される。消去動作は、特に制限されないが、ワード線単位で行なわれる。書き込み動作ではインタフェース回路９２に入力された書き込みデータがカラムスイッチ列８７を介してセンスラッチ列８５にラッチされ、センスラッチ列８５にラッチされたデータの論理値に応じて書き込み電圧の印加と阻止が制御される。

電源回路９１はフラッシュメモリ８１の消去及び書き込みに必要な高電圧や読み出しに必要なワード線昇圧電圧などの動作電源をチャージポンプ回路及びシリーズレギュレータ等を利用して生成する。前記シリーズレギュレータとして前記内部電圧発生回路２が適用される。制御回路９０は外部から入力されるストローブ信号及びコマンドに従ってフラッシュメモリ８１の消去、書き込み、読み出しのタイミング制御並びに動作電源の選択制御等を行なう。パッド列９は外に接続するボンディングパッド及び入力・出力バッファを有する。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、本発明はシリーズレギュレータを用いる場合に限定されず、シャントレギュレータやスイッチングレギュレータ、スイッチドキャパシタレギュレータなどを用いてもよい。シリーズレギュレータの出力トランジスタが、スイッチングレギュレータならばスイッチ制御回路と電力を扱うスイッチ（トランジスタ）とインダクタ、キャパシタ、ダイオード、キャパシタを用いたスイッチング回路に、スイッチとキャパシタレギュレータならば、スイッチ制御回路とスイッチ（トランジスタ）とキャパシタに置き換わるのみで、電源投入時に出力ＭＯＳトランジスタをオフする方向に制御回路の内部ノードをスイッチでクランプすること。外部電源投入時には、基準電圧を安全な側（例えばＶｓｓ）にずらすこと。または、初期値は安全側に固定して回路起動時にスルーレートの制限をかけることにて過渡的な危険側（たとえば動作電圧よりも高い電圧）へのオーバシュートの発生を抑えることができる。また、スイッチによりクランプする個所はオーバシュートの影響が大きく、回復の時定数の長い部分に注力することで、少ない対策個所で対策できる。また、例えば、図１８のように複数のメインバッファを持つ場合でも、各々のバッファ（例えば１１Ａａと１１Ａｂの組み合わせや１１Ａａと１１Ｂの組み合わせ）を積極的に異なる回路にして特性を補うことも可能である。

内部電圧発生回路を主体に本発明に係る半導体集積回路を例示する回路図である。 基準電圧発生回路の一例を示す回路図である。 プリバッファの一例を示す回路図である。 プリバッファの負荷駆動特性を例示する説明図である。 メインバッファの一例を示す回路図である。 メインバッファの負荷駆動特性を例示する説明図である。 制御信号ｐｒｓｔｎの生成論理を例示する回路図である。 図７の論値で生成される制御信号ｐｒｓｔｎの波形図である。 内部電圧発生回路の動作タイミング図である。 比較例に係る内部電圧発生回路の回路図である。 図１１の比較例に係る内部電圧発生回路の動作波形図である。 内部電圧発生回路の別の例を示す回路図である。 図１２の内部電圧発生回路の動作波形図である。 内部電圧発生回路の更に別の例を示す回路図である。 内部電圧発生回路の更に別の例を示す回路図である。 内部電圧発生回路の更に別の例を示す回路図である。 内部電圧発生回路の更に別の例を示す回路図である。 内部電圧発生回路の更に別の例を示す回路図である。 ＰＯＲシーケンサの一例を示す論理回路図である。 基準電圧発生回路の別の例を示す回路図である。 基準電圧発生回路の更に別の例を示す回路図である。 ｐチャンネル型の低耐圧ＭＯＳトランジスタのデバイス構造断面図である。 ｐチャンネル型の高耐圧ＭＯＳトランジスタのデバイス構造断面図である。 本発明が適用されたマイクロコンピュータのブロック図である。 本発明が適用されたフラッシュメモリのブロック図である。

符号の説明

１ 半導体集積回路
２ 内部電圧発生回路
３ 内部回路
Ｖｅｘｔ 外部電圧
Ｖｒｅｆ 参照電圧
１０ 電圧発生回路
Ｖｉｎｔ 内部電圧
１１ メインバッファ
１２ 基準電圧発生回路
Ｖｂｇｒ 基準電圧
１３ プリバッファ
Ｖｂｉａｓ バイアス電圧
１５ 第１スイッチ
１６ 第２スイッチ
１６Ａ 第３スイッチ
１７ パワーオンリセットシーケンサ
ＯＸ ゲート酸化膜
４１ マイクロコンピュータ
４２ ＣＰＵ
５２ ＸＹメモリ
８１ フラッシュメモリ
ＭＣ 不揮発性メモリセル
ＢＬ ビット線
ＷＬ ワード線
８３，８４ アドレスデコーダ

Claims (12)

1. 内部電圧発生回路と前記内部電圧発生回路から動作電源の供給を受けて動作される内部回路とを有する半導体集積回路であって、
   前記内部電圧発生回路は、半導体集積回路の外部から供給される第１電圧から第２電圧を発生する電圧発生回路と、前記第２電圧に応ずる第３電圧を発生する出力バッファとを有し、前記第３電圧が前記内部回路に動作電源として供給され、
   前記第２電圧の出力ノードを所定電位に導通可能にする第１スイッチと、前記第１電圧の投入に応答して前記第１スイッチを所定期間オン状態にする制御回路と、を有することを特徴とする半導体集積回路。
2. 前記電圧発生回路は前記第１電圧から基準電圧を発生する基準電圧発生回路と、前記基準電圧を受けて第２電圧を発生するプリバッファとを有することを特徴とする請求項１記載の半導体集積回路。
3. 前記基準電圧の出力ノードを所定電位に導通可能にする第２スイッチを有し、
   前記制御回路は更に、前記第１電圧の投入に応答して前記第２スイッチを所定期間所定電位に導通可能となるように切り替えた状態にすることを特徴とする請求項２記載の半導体集積回路。
4. 前記プリバッファに動作電流を流す電流源のバイアス電圧供給経路を所定電位に導通可能にする第３スイッチを有し、
   前記制御回路は更に、前記第１電圧の投入に応答して前記第３スイッチを所定期間オン状態にすることを特徴とする請求項２記載の半導体集積回路。
5. 内部電圧発生回路と前記内部電圧発生回路から動作電源の供給を受けて動作される内部回路とを有する半導体集積回路であって、
   前記内部電圧発生回路は、半導体集積回路の外部から供給される第１電圧から第２電圧を発生する第１の電圧発生回路と、前記第２電圧に応ずる第３電圧を発生する出力バッファとを有し、前記第３電圧が前記内部回路に動作電源として供給され、
   前記第１の電圧発生回路は前記第１電圧から基準電圧を発生する基準電圧発生回路と、前記基準電圧を受けて第２電圧を発生するプリバッファとを有し、
   前記基準電圧の出力ノードを所定電位に導通させることが可能な第２スイッチと、前記第１電圧の投入に応答して前記第２スイッチを所定期間オン状態にする制御回路と、を有することを特徴とする半導体集積回路。
6. 前記制御回路は更に、前記所定期間経過後に前記出力バッファを高出力インピーダンス状態から低出力インピーダンス状態に制御することを特徴とする請求項１乃至５の何れか１項記載の半導体集積回路。
7. 前記内部電圧発生回路を構成するＭＯＳトランジスタは高耐圧ＭＯＳトランジスタとされ、前記内部回路を構成するＭＯＳトランジスタは低耐圧ＭＯＳトランジスタであることを特徴とする請求項１乃至６の何れか１項記載の半導体集積回路。
8. 前記内部電圧発生回路を構成するＭＯＳトランジスタは第１の膜厚のゲート酸化膜を有し、前記内部回路を構成するＭＯＳトランジスタは前記第１の膜厚よりも薄い第２の膜厚のゲート酸化膜を有することを特徴とする請求項１乃至６の何れか１項記載の半導体集積回路。
9. 前記制御回路は前記第１電圧の投入に応答してパワーオンリセットを指示するパワーオンリセット回路であることを特徴とする請求項１乃至８の何れか１項記載の半導体集積回路。
10. 前記所定期間はリセット期間よりも短い期間であることを特徴とする請求項９記載の半導体集積回路。
11. 前記内部回路は中央処理装置とメモリを含むことを特徴とする請求項１乃至１０の何れか１項記載の半導体集積回路。
12. 前記内部回路は、選択端子がワード線に接続され、データ端子がビット線に接続された複数個の不揮発性メモリセルと、アドレス信号をデコードしてメモリセルを選択するアドレスデコーダを有することを特徴とする請求項１乃至１０の何れか１項記載の半導体集積回路。

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