CN1159725C - 可扩充存储器的集成电路装置 - Google Patents

Abstract

本发明公开一种可扩充存储器的集成电路装置，其特点在于存储器操作所需的控制单元及电压发生电路独立出来成为共用电路，至少一存储器集成电路可使用同一控制单元及电压发生电路，因此减少重复的线路及其所占用的芯片面积，不但缩减集成电路装置的尺寸及降低成本，并使得存储器的使用更具有变通性。

Description

可扩充存储器的集成电路装置

技术领域

本发明有关一种非易失性存储器，特别是关于一种可扩充式的非易失性存储器集成电路装置。

背景技术

随着电子产品轻薄短小的发展方向，非易失性存储器的应用也愈来愈普遍。图1表示非易失性存储器的内部构成，例如传统的快速存储器(flashmemory)，电可擦可编程存储器(EEPROM)，或多次编程存储器(MTP)，其主要包括一非易失性存储电路10，一控制单元22与电压发生电路24，其中非易失性存储电路10包括存储数据的核心存储器阵列11，以便选取存储单元的X方向解码器及驱动级12与Y方向解码器及驱动级13，控制数据进出存储器阵列11的Y方向传送门电路(pass gate)14，读取数据及写入数据所需的传感放大器(sense amplifier)及编程电路(programming circuit)15，作为存储器与外部的接口的输入/输出缓冲级16。控制单元22用以产生存储器在数据读取、编程及存储器清除时所需的各种信号。除此之外，控制单元22也在执行编程及清除动作时通过传感放大器的判定而传送各种相对的信号到编程电路。而电压发生电路24主要配合编程及清除或修正等动作产生所需的相对应的各种电压，例如+10V，-10V，+5V......等，这些电压可由倍压电路或分压电路来产生。

非易失性存储器集成电路都有其固定的存储容量，愈高容量的存储器集成电路，其生产技术愈高，优良率愈低，成本愈高，故一般会在需求较高容量的存储器时将许多非易失性存储器集成电路串接起来。然而，如此一来也造成了浪费。在读取数据或编程时，只有被选取的非易失性存储器集成电路的控制单元及电压发生电路需要动作，例如在编程的过程中，存储单元依序被写入数据，在验证(verify)存储单元的内容时也是依序进行，换句话说，在一组串接的非易失性存储器集成电路中，并非所有芯片中的控制单元及电压发生电路都同一时间动作，因此，这部分的电路不需要重复，当串接的芯片数目愈多时，这种浪费就愈明显。尤其是控制单元22及电压发生电路24占有芯片较高比例的面积时，如能缩减这些重复的电路，将有助于降低芯片的尺寸及生产成本。

另一方面，在包含有非易失性存储器的各种功能的集成电路中，以微控制器或微计算机为例，其使用的存储器大小较不具有变通性，为适应编程及应用需求的不同，便须生产存储容量不同的微控制器或微计算机。如能加以改善，随编程及应用需求的不同，而利用外挂接已去除控制单元及电压发生电路的非易失性存储器，便足以适应各种不同的需求，而大大增加其生产，管理，及应用的便利性，并可降低成本。

发明内容

只是，本发明的目的即在提出一种可扩充式的非易失性存储器装置。

本发明的另一目的是提出一种集成电路装置，其克服高容量非易失性存储器装置因生产技术高，优良率低，成本亦高的缺点。

根据本发明，在一非易失性存储器装置中，包括至少一串接的非易失性存储器集成电路，其中存储器所需的控制单元及电压发生电路被独立出来成为共用电路，提供其它非易失性存储器集成电路都利用同一控制单元及电压发生电路。

本发明的特点之一是减少存储器中重复的线路及其所需的芯片面积。

本发明的另一特点是具有优越的存储器扩充变通性。

本发明在许多应用领域内，将使集成电路装置能标准化的优点。

附图说明

对于本技术领域的技术人员而言，从以下所作的详细叙述配合伴随的附图，将能够更清楚地了解本发明，其上述及其目的及优点将会变得更明显。

其中：

图1是表示一个传统的非易失性存储器的内部构成的示意图。

图2是表示根据本发明的一个实施例的扩充存储器的构成的示意图。

图3是表示根据本发明的另一实施例的构成的示意图，其包括一完整的非易失性存储器，提供有许多可扩充存储器的引脚，该非易失性存储器内部的控制单元与电压发生电路与其它串接的非易失性存储电路共用。

图4是表示根据本发明在微控制器或微计算机的应用实施例，其利用微控制器或微计算机本身含有的控制单元及电压发生电路。

图5表示根据图2所示装置使用串行选择信号选取存储器集成电路的一个实施例的构成的示意图。

图6表示根据图3所示装置使用串行选择信号选取存储器积电路的一个实施例的构成的示意图。

图7表示根据图4所示装置使用串行选择信号选取存储器集成电路的一个实施例的构成的示意图。

标号说明：

10非易失性存储电路

11存储器阵列

12X方向解码器及驱动级

13Y方向解码器及驱动级

14Y方向传送门电路

15传感放大器及编程电路

16输入/输出缓冲级

22控制单元

24电压发生电路

30共用电路

32控制单元

32′控制单元

34电压发生电路

36选择线路

38电压路径

40a-x串接的非易失性存储器集成电路

42控制电路

44非易失性存储器电路

50可扩充存储器集成电路

52控制单元

52′控制单元

54电压发生电路

56非易失性存储电路

57选择线路

58电压路径

60集成电路装置

62中央处理器

63控制单元

63′控制单元

64电压发生电路

65非易失性存储电路

66输入/输出级

67选择线路

68电压路径

70a-x串接的非易失性存储器集成电路

72控制电路

74非易失性存储电路

76定址器

具体实施方式

本发明的特点是提供的非易失性存储器操作所需的控制单元与电压发生电路独立出来，与其它非易失性存储器集成电路共用，使存储器容量能够扩充。将控制单元与电压发生电路独立出来在实施上有许多种不同的实施方式，例如图2所示根据本发明的一个实施例。在此集成电路装置中大致上可分为两部分，即共用电路30以及一组串接的非易失性存储器集成电路40a-x。共用电路30含有非易失性存储器集成电路40a-x当中每一个非易失性存储器集成电路操作所需的控制单元32及电压发生电路34，提供给非易失性存储器集成电路40a-x共用。非易失性存储器集成电路40a-x中的每一个非易失性存储器集成电路中均包含一非易失性存储电路44，非易失性存储电路44与图1所示装置中的非易失性存储电路10同样地包含有存储器阵列、X方向解码器及驱动级、Y方向解码器及驱动级、Y方向传送门电路传感放大器及编程电路，以及输入/输出缓冲级。另外，非易失性存储器集成电路40a-x中还包含简单的控制电路，此电路至少保留执行一些简单功能的逻辑线路，其它非易失性存储器所需的控制电路，例如状态机(state machine)，则可包含在控制单元32中。控制单元32经由一选择线路36连接所有的非易失性存储器集成电路40a-x当中的控制电路42。

图2所示装置与图1所示的传统非易失性存储器最大的不同在于控制单元32及电压发生电路34独立出来，提供给非易失性存储器集成电路40a-x共用，亦即非易失性存储器集成电路40a-x内并没有控制单元与电压发生电路。非易失性存储器40a-x的非易失性存储电路44操作时所需的大部分的控制电路与工作电压由共用电路30内的控制单元32与电压发生电路34提供，亦即，控制单元32产生非易失性存储器集成电路40a-x中的非易失性存储电路44在数据读取、编程，及存储器清除时所需的各种信号，并且也在非易失性存储电路44执行编程及清除动作时通过其中的传感放大器的判定而传送各种相对的信号到编程电路。而电压发生电路34则配合非易失性存储电路44进行编程及清除等动作产生所需的各种电压，经由电压路径38送至非易失性存储器集成电路40a-x。

并且，在此实施例中，控制单元32经由选择线路36送出一并行的选择信号CE[1:S]选取非易失性存储器集成电路40a-x当中的任何一个，每一个非易失性存储器集成电路由选择线路36当中的一条线路连接，而能够由选择信号起用。一般而言，选择线路36与电压路径38是指安装集成电路装置的电路板上的连线(wiring)或印刷线(trace)。控制单元32以及非易失性存储器集成电路40a-x当中的所有输入/输出缓冲级利用一外部数据总饯(图中未示出)连接在一起，以便传递数据信号DATA。

图2所示装置的存储容量具有相当大的变通性。当所需存储器的容量增加时，只须增加非易失性存储器集成电路芯片的数量。与公知装置相比较，图2所示的装置由于控制单元32及电压发生电路34独立出来提供绐各非易失性存储器集成电路40a-x共用，因而明显地减少了大量的重复线路及其所占的芯片面积，并且，当串接的存储器芯片数目愈多时，这一特点就愈明显。

另一种将控制单元与电压发生电路独立出来的作法是基于现有的非易失性存储器加以改良，其内部结构如图3所示，其中可扩充存储器集成电路50与图1所示的传统非易失性存储器大致相同。可扩充存储器集成电路50具有一控制单元52，一电压发生电路54及一非易失性存储电路56，其中非易失性存储电路56与非易失性存储电路10同样地包含有存储器阵列、X方向解码器及驱动级、Y方向解码器及驱动级、Y方向传送门电路，传感放大器及编程电路，以及输入/输出缓冲级。

可扩充存储器集成电路50与一般非易失性存储器电路不同之处在于，可扩充存储器集成电路50包括许多扩充引脚(图中未示出)连接控制单元52与电压发生电路54，这些扩充引脚提供其它非易失性存储器集成电路40a-x连接，亦即控制单元52及电压发生电路54除了提供可扩充存储器50本身的非易失性存储电路56使用外，更可以经由选择线路57及电压路径58连接其它非易失性存储器集成电路40a-x，因此亦如同图2装置可达到扩充整体存储容量的效果。

图3所示实施例是利用一个完整的非易失性存储器作为可扩充存储器集成电路，其中的控制单元及电压发生电路当作共用电路，供其它非易失性存储器集成电路40a-x使用。在其它实际的应用上，亦可以利用一些例如微控制器，微计算机，或者数字信号处理器(DSP)等等的集成电路装置，其中含有控制单元与电压发生电路，提供给其它非易失性存储器集成电路40a-x共用。例如图4所示的集成电路装置60，包括了一中央处理器62，一控制单元63，一电压发生电路64，一非易失性存储电路65以及一输入/输出级66，其中非易失性存储电路65与非易失性存储电路10同样地包含有存储器阵列、X方向解码器及驱动级、Y方向解码器及驱动级、Y方向传送门电路，传感放大器及编程电路，以及输入/输出缓冲级。

控制单元63与电压发生电路64分别经由选择线路67与电压路径68连接至其它非易失性存储器集成电路40a-x，提供给非易失性存储器集成电路40a-x共用，达到扩充存储容量的效果。换句话说，集成电路装置60具有许多扩充引脚(图中未示出)，这些扩充引脚连接控制单元63与电压发生电路64，提供连接至其它非易失性存储器集成电路4a-x。控制单元64送出一并行的选择信号CE[1:S]，经由选择线路67选取非易失性存储器集成电路40a-x当中的任何一个，电压发生电路66则产生非易失性存储器集成电路40a-x需要的工作电压，经电压路径68送至非易失性存储器集成电路40a-x。

集成电路装置60经由包含控制单元63及电压发生电路64提供绐其它非易失性存储器集成电路40a-x共用，如此一来，中央处理器62可以使用的非易失性存储器容量便具有相当大的可调整性，其最大值只受到选择信号CE[1:S]数量的限制，在使用上增加许多变通性，不仅减少所有芯片尺寸的面积总合，因而降低成本，并且不需适应编程及应用需求的不同，而生产太多种存储容量不同的微控制器及微计算机，仅需依需求利用本发明的技术扩充存储器，具有标准化的优点。

前述实施例中的选择线路都是传送并行的选择信号CE[1:S]，以选取非易失性存储器集成电路40a-x，在不同的实施例中，例如供扩充的存储器芯片数量较多时，可以使用串行的选择信号。将图2、图3及图4改以串行的选择信号，便分别如同图5、图6及图7所示，非易失性存储器集成电路70a-x当中每一个集成电路除控制电路72及非易失性存储电路74之外，都包含一定址器76，该定址器76具有定址的辨识选择功能，例如采用烧录方式的定址器之中烧录有辨识码，即集成电路70a-x中的每一个在使用前先烧入一个特定的辨识码加以区别，共用的控制单元经选择线路传送时钟信号CLK及数据信号DIN给集成电路70a-x中的控制电路，并与定址器76中的辨识码对比，以便选取和起用欲操作的非易失性存储器集成电路，如此可以减少选择线路的宽度，亦即减少控制单元的输入/输出数目。

上述的定址器除了可以采用一次编程存储器(OTP)、多次编程存储器(MTP)或熔丝等烧录方式外，亦可以采用外挂元件(例如外挂电阻)方式或任何其它未列举的方式，只要其具有定址的辨识选择功能都可。而上述与定址器搭配的串行的选择线路亦不限定一定是传送时钟信号CLK及数据信号DIN的两条线，只要是串行的选择线路都可，并不限定几条线，例如以三条线决定八种位址(23＝8)。

以上对于本发明的较佳实施例所作的叙述为阐明的目的，而无意将本发明限定所精确地公开的形式，基于以上的技术方案或从本发明的实施例学习可进行修改或变化，实施例是为解释本发明的原理以及让本技术领域的技术人员以各种实施例利用本发明，在实际应用上可选择，本发明的技术构思由以下的权利要求范围及其等效物来决定。

Claims (36)

1.一种可扩充存储器的集成电路装置，包括：至少一非易失性存储器集成电路，每一所述非易失性存储器集成电路含有一控制电路与一非易失性存储电路，所述非易失性存储电路包括一存储器阵列及其解码器与驱动级，以及供所述存储器阵列存取数据所需的传感放大器及编程电路、输入/输出缓冲级；一外部数据总线，连接所述非易失性存储器集成电路的所述输入/输出缓冲级；以及一共用电路，含有一电压发生电路，该电压发生电路可产生提供所述非易失性存储器集成电路操作所需对应的电压，及一控制单元，该控制单元经一选择线路连接所述非易失性存储器集成电路的所述控制电路。

2.如权利要求1所述的装置，其中所述共用电路还包括一中央处理器，该中央处理器连接一非易失性存储电路及一输入/输出级。

3.如权利要求2所述的装置，其中所述共用电路为微控制器。

4.如权利要求2所述的装置，其中所述共用电路为计算机。

5.如权利要求2所述的装置，其中所述共用电路为数字信号处理器。

6.如权利要求1所述的装置，其中所述选择线路经一并行选择信号从所述至少一非易失性存储器集成电路选取其中的非易失性存储器集成电路。

7.如权利要求1所述的装置，其中每一所述非易失性存储器集成电路还包含一具辨识码的定址器，所述选择线路经一串行选择信号及所述辨识码从所述至少一非易失性存储器集成电路选取其中的非易失性存储器集成电路。

8.如权利要求7所述的装置，其中所述定址器至少包含一次编程存储器。

9.如权利要求7所述的装置，其中所述定址器至少包含多次编程存储器。

10.如权利要求7所述的装置，其中所述定址器至少包含一熔丝。

11.如权利要求7所述的装置，其中所述定址器至少包含一外挂元件。

12.如权利要求7所述的装置，其中所述串行选择信号至少包含时钟信号及数据信号。

13.如权利要求1所述的装置，其中所述非易失性存储器集成电路系快速存储器集成电路。

14.如权利要求1所述的装置，其中所述非易失性存储器集成电路为电可擦可编程存储器。

15.如权利要求1所述的装置，其中所述非易失性存储器集成电路为多次编程存储器。

16.如权利要求1所述的装置，其中所述共用电路还包含一内部存储器阵列及其解码器与驱动级，以及供所述内部存储器阵列存取数据所需的传感放大器及编程电路、输入/输出缓冲级。

17.如权利要求16所述的装置，其中所述共用电路为快速存储器集成电路。

18.如权利要求16所述的装置，其中所述共用电路为电可擦可编程存储器。

19.如权利要求16所述的装置，其中所述共用电路为电可擦可编程只读存储器。

20.一种可扩充存储器的集成电路装置，包括：

一非易失性存储器阵列；

一解码器与驱动级，以便选取所述存储器阵列的存储单元；

一传感放大器及编程电路，用于对所述存储器阵列存取数据；

一输入/输出缓冲级，作为所述存储器阵列与外部的输入/输出接口；

一控制单元，用以产生所述存储器阵列在数据读取或编程时所需的各种信号；以及

一电压发生电路，产生所述非易失性存储器阵列操作所需对应提供的电压；

其特征在于所述集成电路装置还包括许多扩充引脚，连接所述控制单元或所述电压发生电路，提供用于连接至其它非易失性存储器。

21.如权利要求20所述的装置，其中所述集成电路装置中所述控制单元经由一选择线路连接至其它非易失性存储器，所述控制单元产生一并行选择信号以选择所述其它非易失性存储器。

22.如权利要求20所述的装置，其中所述集成电路装置中所述控制单元经由一选择线路连接至其它非易失性存储器，所述控制单元产生一串行选择信号以选择所述其它非易失性存储器。

23.如权利要求22所述的装置，其中所述串行选择信号至少包含时钟信号及数据信号。

24.如权利要求20所述的装置，其中所述非易失性存储器阵列为快速存储器。

25.如权利要求20所述的装置，其中所述非易失性存储器阵列为电可擦可编程存储器。

26.如权利要求20所述的装置，其中所述非易失性存储器阵列为多次编程存储器。

27.一种可扩充存储器的集成电路装置，其中包含一中央处理器及一输入/输出级，所述集成电路装置包括：

一非易失性存储电路，其中包括：

一非易失性存储器阵列；

一解码器与驱动级，以便选取所述存储器阵列的存储单元；

一传感放大器及编程电路，用于对所述存储器阵列存取数据；以及

一输入/输出缓冲级，作为所述存储器阵列与外部的输入/输出接口；

一控制单元，产生所述存储器阵列在数据读取或编程时所需的各种信号；以及

一电压发生电路，产生所述非易失性存储器阵列操作所需对应提供的电压；

其特征在于所述集成电路装置具有许多扩充引脚，连接所述控制单元或所述电压发生电路，用于连接至其它非易失性存储器。

28.如权利要求27所述的装置，其中所述集成电路装置为微控制器。

29.如权利要求27所述的装置，其中所述集成电路装置为微计算机。

30.如权利要求27所述的装置，其中所述集成电路装置为数字信号处理器。

31.如权利要求27所述的装置，其中所述非易失性存储器阵列为快速存储器。

32.如权利要求27所述的装置，其中所述非易失性存储器阵列为电可擦可编程存储器。

33.如权利要求27所述的装置，其中所述非易失性存储器阵列为多次编程存储器。

34.如权利要求27所述的装置，其中所述集成电路装置中所述控制单元经由一选择线路连接至所述其它非易失性存储器，所述控制单元产生一并行选择信号以选择所述其它非易失性存储器。

35.如权利要求27所述的装置，其中所述集成电路装置中所述控制单元经由一选择线路连接至所述其它非易失性存储器，所述控制单元产生一串行选择信号以选择所述其它非易失性存储器。

36.如权利要求27所述的装置，其中所述串行选择信号至少包含时钟信号及数据信号。

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