CN111158579A - 固态硬盘及其数据存取的方法 - Google Patents

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Abstract

本发明提出了一种固态硬盘(SSD)数据存取的方法，包括：提供一指令，其指示于可供写入循序数据或写入随机数据时，按芯片赋能(Chip Enable,CE)端所提供多个与非门晶粒(NAND die)，设置至少一个专用于写入随机数据的NAND die，其余则设置为专用于写入循序数据的NAND die；该些专用于写入循序数据的NAND die中任一被配置为其中每一记忆胞的数据流具有复数阶记忆胞最大可允许数量的一位数；该些专用于写入随机数据的NAND die中任一被配置为其中每一记忆胞的数据流具有小于该位数的一分级；以及确定在该些专用于写入随机数据的NAND die中任一的数据流所使用位的总数量以更新该分级。

Description

固态硬盘及其数据存取的方法
技术领域
本公开涉及一种内存存储装置中数据存取的方法及使用此方法的固态硬盘(SSD)。
背景技术
3C电子产品在这几年来的成长十分迅速，使得消费者对储存媒体的需求也急速增加。由于可复写式非挥发性内存具有数据非挥发性、省电、体积小、无机械结构、读写速度快等特性。固态硬盘(SSD)就是一种以闪存作为储存媒体的内存存储装置。
在内存存储装置运行期间，当闲置区(free buffer)的实体抹除单元快被耗尽时，内存存储装置的存储控制电路会将数据区中至少一个实体抹除单元中的有效数据整理至数据区中其他实体抹除单元中未被使用的实体可程序化单元中，以对仅储存无效数据的实体抹除单元执行抹除运行并将抹除后的实体抹除单元关联至闲置区，以使轮替运行的机制得以继续维持以执行后续的写入指令。特别是，为了避免闲置区的实体抹除单元被耗尽，当闲置区的实体抹除单元的数目下降到所设定的垃圾回收门坎值时，存储控制电路会执行数据合并程序，以使数据区的至少一个实体抹除单元中的数据成为无效数据，接着将数据区中所有数据皆为无效数据的实体抹除单元关联回闲置区。例如，在执行数据合并程序时，存储控制电路至少需使用一个空的实体抹除单元，因此，垃圾回收门坎值至少会被设定大于最低门坎值。然而，执行数据合并程序是相对耗时的，倘若主机系统要求在短时间内写入大量数据，并且闲置区的实体抹除单元快被耗尽时，内存存储装置的存储控制电路将需要耗费大量时间进行数据合并程序，而无法于预定时间内写入数据，所储存的数据可能遗失。
此外，当SSD在同步执行多种工作时，耗费的系统资源会造成速度不稳定。以往这种自主性的系统暂时降速，对于非循序写入的操作并不会造成太大影响，但是对于必须执行循序写入的储存载体，如播放影片设备或数字相机等等，上述系统暂时降速将造成影像掉格。
台湾地区专利案TW201518945A公开了将可复写式非挥发性内存存储装置实体抹除单元至少分组为数据区与闲置区，配置多个逻辑单元以映像数据区的实体抹除单元，以及动态地维持可复写式非挥发性内存存储装置中的预定数量的实体抹除单元来专用于写入循序数据。当主机系统所送出的指令列指示循序数据及随机数据均写入固态硬盘中的同一晶粒(die)时，可能发生相互干扰的现象；而且，上述写入数据的方法并未针对大量循序数据而进行优化处理。
发明内容
本发明提供一种数据存取的方法及使用此方法的固态硬盘，其能够减缓写入数据的过程访问速度不稳定，进而发生影像掉格的现象。
本发明的主要目的在于提供一种固态硬盘(SSD)，包括：一内存存储装置，包括多个与非门晶粒(NAND die)；一地址存储器，配置以依据一地址储存指令以储存待执行一程序的该内存存储装置的一存储区块的一地址，一地址存储器依据该地址抹除指令以抹除该地址；一主控制器，连接该地址存储器和该内存存储装置，其被配置为：根据一指令，指示于可供写入循序数据或写入随机数据时，按芯片赋能(Chip Enable,CE)端所指示可供写入的NAND die，设置至少一个专用于写入随机数据的NAND die，其余则设置为专用于写入循序数据的NAND die；该些专用于写入循序数据的NAND die 中任一被配置为其中每一记忆胞的数据流具有复数阶记忆胞最大可允许数量的一位数；该些专用于写入随机数据的NANDdie中任一被配置为其中每一记忆胞的数据流具有小于该位数的一分级；以及确定在该些专用于写入随机数据的NAND die中任一的数据流所使用位的总数量以更新该分级。
本发明的另一目的在于提供一种固态硬盘(SSD)数据存取的方法，包括：提供一指令，其指示于可供写入循序数据或写入随机数据时，按芯片赋能(Chip Enable,CE)端所提供多个与非门晶粒(NAND die)，设置至少一个专用于写入随机数据的NAND die，其余则设置为专用于写入循序数据的 NAND die；该些专用于写入循序数据的NAND die中任一被配置为其中每一记忆胞的数据流具有复数阶记忆胞最大可允许数量的一位数；该些专用于写入随机数据的NAND die中任一被配置为其中每一记忆胞的数据流具有小于该位数的一分级；以及确定在该些专用于写入随机数据的NAND die中任一的数据流所使用位的总数量以更新该分级。
职司的故，对照现有技术的技术效果：本公开可确保循序写入数据和随机写入数据不会混淆，使得写入数据的过程非常平稳。
为了能更进一步了解本发明为实现既定目的所采取的技术、方法及技术效果，请参阅以下有关本发明的详细说明、附图，相信本发明的目的、特征与特点，当可由此得以深入且具体的了解，然而说明书附图仅提供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1A呈现根据一实施例所示出的主机系统与内存存储装置；
图1B呈现一实施例所示出内存存储装置取存数据的方框图；
图2呈现一实施例所示出以随机写入机制写入随机数据的实施例；
图3呈现一实施例所示出的以循序写入机制写入循序数据的实施例；
图4呈现一实施例所示出固态硬盘数据访问方法的流程图。
具体实施方式
以下是通过特定的具体实施例来说明本发明所公开有关本发明的实施方式，本领域技术人员可由本说明书所公开的内容了解本发明的优点与效果。本发明可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本发明的构思下进行各种修改与变更。另外，本发明的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本发明的相关技术内容，但所公开的内容并非用以限制本发明。
在下文将参看说明书附图更充分地描述各种例示性实施例，在说明书附图中展示一些例示性实施例。然而，本发明概念可能以许多不同形式来体现，且不应解释为限于本文中所阐述的例示性实施例。确切而言，提供这些例示性实施例使得本发明将为详尽且完整，且将向熟习此项技术者充分传达本发明概念的范围。在诸附图中，类似数字始终指示类似组件。
应理解，虽然本文中可能使用术语第一、第二、第三等来描述各种组件或者信号，但这些组件或者信号不应受这些术语的限制。这些术语主要是用以区分一组件与另一组件，或者一信号与另一信号。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。
为了解释清楚，在某些情况下，本技术可被呈现为包括包含功能块的独立功能块，其包含装置、装置组件、软件中实施的方法中的步骤或路由，或硬件及软件的组合。
实施根据这些公开方法的装置可以包括硬件、固件及/或软件，且可以采取任何各种形体。这种形体的典型例子包括笔记本电脑、智能电话、小型个人计算机、个人数字助理等等。本文描述的功能也可以实施于接口设备或内置卡。通过进一步举例，这种功能也可以实施在不同芯片或在单个装置上执行的不同程序的电路板。
该指令、用于传送这样的指令的介质、用于执行其的计算资源或用于支持这样的计算资源的其他结构，为用于提供在这些公开中所述的功能的手段。
[关于固态硬盘数据存取的第一实施例]
图1是根据一实施例所示出的主机系统与内存存储装置。
请参照图1A，主机系统1000一般包括计算机1100与输入/输出 (input/output,I/O)装置1106。计算机1100包括微处理器1102、随机存取内存(random access memory,RAM)1104、系统总线1108与数据传输接口 1110。输入/输出装置1106。在实施例中，内存存储装置50是通过数据传输接口1110与主机系统1000的其他组件耦接。通过微处理器1102、随机存取内存1104与输入/输出装置1106的运行可将数据写入至内存存储装置50或从内存存储装置50中读取数据。例如，内存存储装置50可以是随身碟、记忆卡或固态硬盘(Solid StateDrive,SSD)等的可复写式非挥发性内存存储装置。一般而言，主机系统1000为可实质地与内存存储装置50配合以储存数据的任意系统。
请参阅图1B的方框图。如图1B所示存取数据的内存存储装置，包含主控制器10以及地址存储器20，适用于内存存储装置50。主控制器10连接地址存储器20以及内存存储装置50。举例来说，主控制器10可为固态硬盘主控制器。地址存储器20可为闪存，例如具备序列周边接口的闪存(Flash memory)或其他具有暂存或永存数据功能的内存存储装置。内存存储装置 50可为与非门(NAND)或或非门(NOR)闪存装置，或是其他具有储存功能的内存存储装置。以上仅举例说明，本发明不以此为限。
随着固态硬盘技术的发展，由主控制器和Flash芯片组成的内存存储装置50中需要容纳越来越多的Flash芯片，而在单一Flash芯片内也通过可堆叠封装技术包括了多个与非门晶粒(NAND die)。
基于NAND FLASH的SSD技术在可在主机系统1000内使用具有多赋能信号的多个NAND FLASH芯片来提高产品容量和性能。由于NAND Flash 芯片上的每个晶粒都具有芯片赋能(Chip Enable,CE)端，并且在驱动每个晶粒时，要向其施加单独的CE信号，以同内存存储装置50中的其它芯片/ 晶粒的指令相区分，因而众多的CE信号需要消耗主控制器10的大量的I/O 端资源。
传统的记忆胞包括一导向(steer)晶体管，比如一或多晶体管，以存取各晶粒。该存取晶体管可提供该记忆胞的字符线对位线存取。亦即，该存取晶粒当成传导闸以提供该字符线对位线的存取以对记忆胞读/写数据。对于传统包括导向晶体管的硫硒碲玻璃(chalcogenide)记忆胞(Ovonic unified memory，OUM)而言，用于程序化该硫硒碲玻璃记忆胞的电流/电压对指令电流/电压而言相当高。
内存存储装置50包含存储控制电路511以及某一晶粒d01的存储区块 512。主控制器10用以控制存储控制电路511的整体运行。
主机接口是耦接至存储控制电路511并且用以接收与识别主机系统1000 所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口来传送至内存管理电路。在本实施例中，主机接口是兼容于SATA 标准。
然而，熟稔本领域人士可以了解的是，不限于此，主机接口亦可以是符合并列先进附件(Parellel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE) 1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express, PCI Express)标准、通用串行总线(Universal Serial Bus,USB)标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II, UHS-II)接口标准、安全数字(Secure Digital,SD)接口标准、记忆棒(Memory Stick,MS)接口标准、多媒体储存卡(Multi Media Card,MMC)接口标准、小型快闪(Compact Flash,CF)接口标准、整合式驱动电子接口(IntegratedDevice Electronics,IDE)标准或其他适合的标准。在本实施例中，主机接口可与存储控制电路封装在一个芯片中，或布设于一包含存储控制电路的芯片外。
具体来说，存储控制电路511具有多个控制指令，并且在内存存储装置 50运行时，此些控制指令会被执行以进行数据的写入、读取与抹除等运行。
一般而言，某一晶粒d01内部晶体管组织规划，基本为页面(page)、区块(block)、存储数组(plane)。通过行与列的排序，将储存单位页面，每数个集合成1个区块，最终构成庞大的数据存储数组。在一个实施例中， NAND die可以包括多个存储数组(plane)，该多个存储数组的每一个存储数组可以包括多个存储区块(block)，多个存储区块中的每一个存储区块包括多个储存页面(page)。
存储区块512的数量可为多个，本实施例以12个为例，其呈3行4列的数组排列。应理解，内存存储装置50的形态以及其所包含的晶粒、存储区块 512的数量、排列方式、可存取的数据量仍可依照实际需求进行调整。
一般而言，实体抹除单元可属
Figure BDA0001871134880000061
同一个晶粒(die)或者属不同的晶粒。每一实体抹除单元分别具有多个实体可程序化单元，其中属同一个实体抹除单元的实体可程序化单元可被独立地写入且被同时地抹除。然而，必须了解的是，不限于此，每一实体抹除单元是可由64个实体可程序化单元、256个实体可程序化单元或其他任意个实体可程序化单元所组成。
在各式NAND die写入技术中，耗损平均技术(Wear Leveling)是闪存上的一种抹平技术。闪存的区块有抺写次数的限制，针对同一个单一区块，进行重复抺除、写入，将会造成读取速度变慢，甚至损坏而无法使用。耗损平均技术目的在于平均使用闪存中的每个存储区块，以避免某些「特定」存储区块因过度使用而形成坏区块。耗损平均技术通过将写入分配到闪存介质上的多个扇区，控制闪存介质扇区的不均匀磨损。耗损平均技术可内建于主控制器10的固件内，通过建立闪存介质的逻辑扇区和物理扇区之间的文件分区表，使文件系统一目了然。原则上，磨损均衡算法能使闪存介质上的所有扇区几乎同时达到其耐久限制，从而延长闪存介质的使用寿命。
在一实施例中，存储控制电路511可应用将所有NAND die纳入写入均衡的Wear-Leveling算法以平均使用闪存中的每个die的存储区块。
闲置区的实体抹除单元是用以轮替数据区中的实体抹除单元。具体来说，已写入数据的实体抹除单元必须被抹除后才可再次用于写入数据，因此，闲置区的实体抹除单元是被设计用于写入随机数据以替换映像逻辑区块的实体抹除单元。例如，当主机系统1000欲写入随机数据的逻辑存取地址是对应内存存储装置的某一逻辑区块的某一逻辑页面时，内存存储装置的存储控制电路会从闲置区中提取一个或多个实体抹除单元，将此随机数据写入至所提取的实体抹除单元的实体可程序化单元中，并且将写入数据的实体抹除单元关联至数据区。
基此，在闲置区中的实体抹除单元为空或可使用的实体抹除单元，即无记录数据或标记为已没用的无效数据。也就是说，数据区与闲置区的实体抹除单元的实体可程序化单元是以轮替方式来映像逻辑区块的逻辑页面，以储存主机系统1000所写入的数据。
闪存存储装置具有多个实体抹除单元且每一实体抹除单元具有多个实体可程序化单元，其中在实体抹除单元中写入数据时必须依据实体可程序化单元的顺序写入数据。此外，已被写入数据的实体可程序化单元并需先被抹除后才能再次用于写入数据。特别是，实体抹除单元为抹除的最小单位，并且实体可程序化单元为程序化的最小单元。因此，在闪存存储装置的管理中，实体抹除单元会被区分为数据区与闲置区。
数据区的实体抹除单元是用以储存数据。具体来说，内存存储装置中的存储控制电路511会将所存取的逻辑存取地址转换为逻辑区块(block)的逻辑页面(page)并且将逻辑区块的逻辑页面映像至数据区的实体抹除单元的实体可程序化单元。也就是说，闪存存储装置的管理上数据区的实体抹除单元是被视为已被使用的实体抹除单元。例如，存储控制电路511会使用逻辑转实体地址映像表来记载逻辑区块与数据区的实体抹除单元的映像关系，其中逻辑区块中的逻辑页面是对应所映像的实体抹除单元的实体可程序化单元。
主控制器10可提供新数据105至内存存储装置50，此新数据105为记忆胞可用的单个位数或多个位数的数据流。
每个记忆胞可以储存1个以上位的数据，依照每个记忆胞能储存的数据位数又分为：单阶记忆胞(Single-Level Cell，SLC)、二阶记忆胞(Multi-Level Cell，MLC)、三阶记忆胞(Triple-Level Cell，TLC)、四阶记忆胞(Quad-Level Cell，QLC)等。在一实施例中，可复写式非挥发性内存存储装置50为二阶记忆胞(Multi Level Cell，MLC)NAND型闪存存储装置(即，一个记忆胞中可储存2个分级的位数据的闪存存储装置)。然而，不限于此，在不同的应用中，可复写式非挥发性内存存储装置50亦可是单阶记忆胞(Single Level Cell，SLC)NAND型闪存存储装置(即，一个记忆胞中可储存1个分级的位数据的闪存存储装置)、三阶记忆胞(Trinary Level Cell，TLC)NAND型闪存存储装置(即，一个记忆胞中可储存3个分级的位数据的闪存存储装置)、其他闪存存储装置或其他具有相同特性的内存存储装置。
当记忆胞处于SLC模式时，记忆胞的容量可以仅为处于TLC模式的容量的三分之一，但是主控制器10可以对SLC记忆胞产生更小的压力，且具有更快的读取和写入速度。当记忆胞处于MLC模式时，容量是SLC记忆胞的两倍，但是控制器10仍然可以对MLC记忆胞产生更小的压力，且具有比记忆胞处于TLC模式时更快的读取和写入速度。
主控制器10可在提供新数据105的同时或随后输出地址储存指令102 至地址存储器20，以指示地址存储器20依据地址储存指令102储存待执行程序例如存取此新数据105的内存存储装置50的其中一存储区块512的地址 21，其中地址21可对应此存储区块512在数组中的行列位置。
可替换地，内存存储装置50的多个存储区块512可同时或循序分别写入相同或不同模式的多个新数据105。具体来说，按新数据105的特性，写入新数据105的行为可被区分为循序写入模式(sequential writing mode)与随机写入模式(random writing mode)。
在循序写入模式中，可按序地写入多笔数据至连续的多个逻辑页面中。而在随机写入模式中，可于非连续的逻辑页面中写入数据。在此，将以循序写入模式写入的数据称为循序数据，并且将以随机写入模式写入的数据称为随机数据。
传统上，主控制器10分辨新数据105是否属循序写入数据(sequential writedata)或随机写入数据(random write data)的方式有以下三种：
其一，主控制器10所包含：一动态随机存取内存数据缓冲区，在一段连续时间内，一指令列若指示连续的逻辑单元(LBA)即代表写入循序数据，否则该指令列指示不连续的LBA即代表写入随机数据。
其二，主控制器10根据主机系统1000所送出的指令列而确定可供写入循序数据或写入随机数据。
其三，主控制器10根据该指令列的一指令所指示待写入数据的文件大小而确定可供写入循序数据或写入随机数据。
为了解决传统固态硬盘在进行数据访问速度不稳定，进而发生影像掉格的现象，在一实施例中，将内存存储装置50动态地划分成两个不同空间，一个空间供主控制器10写入随机数据，另一个空间可供主控制器10写入循序数据，如此一来可确保循序写入数据或随机写入数据不会混在一起。
一般而言，可以区块为单位，存放两种不同类型的数据：针对某一NAND die，可同时配置2个区块，其一供写入循序数据，另一则供写入随机数据，一旦某一区块中已达到其容量上限时，可为下一笔数据配置一新的区块。
在本发明中，由于考虑到待写入的新数据105所包含的随机数据极少，故仅留一个NAND die存取随机数据即可，其他空间可供写入循序数据。在一个实施例中，内存存储装置50，可以包括多个与非门晶粒(NAND die) d01、d02、d03…；以及一主控制器10，其被配置为：根据主机系统1000所送出的一指令，指示于可供写入循序数据或写入随机数据时，按与非门晶粒的芯片赋能(Chip Enable,CE)端所指示可供写入的NAND die，设置至少一个专用于写入随机数据的NAND die，其余则设置为专用于写入循序数据的 NAND die。
在一实施例中，在至少一个专用于写入随机数据的NAND die之中，其中NAND die包括多个存储数组(plane)，该多个存储数组的每一个包括多个区块(block)，多个区块中的每一个包括多个页面(page)，主控制器10 将多个存储数组其中的一的多个区块中的任一配置成可用于写入循序数据。
按写入数据的特性，可将NAND设定成合适的类型，例如写入随机数据模式通常用于写入文件系统的数据，在不正常断电时，不允许掉数据，因此可以将NAND配置成SLC；而写入循序数据模式通常用于写入多媒体的数据，多媒体文件的数据量非常庞大,因此可以将NAND配置成TLC。在一个实施例中，专用于写入循序数据的NAND die中任一被配置为其中每一记忆胞的数据流具有复数阶记忆胞最大可允许数量的一位数，比如为4；而专用于写入随机数据的NAND die中任一被配置为其中每一记忆胞的数据流具有小于该位数的一分级，比如为3、2或1；以及为了更好地运用可供写入随机数据的空间，确定在该些专用于写入随机数据的NAND die中任一的数据流所使用位的总数量以更新该分级。
在一实施例中，NAND die中任一的数据流所使用位的总数量若超过一默认随机数据最大数量时，代表需要提供更多可供写入随机数据的空间以供新数据105存取，则主控制器10可发出一指令(比如set feature)而使得该分级的数值加1以便提升记忆胞的容量。
在另一实施例中，NAND die中任一的数据流所使用位的总数量若小于一默认随机数据最小数量时，代表不需要提供过多可供写入随机数据的空间以供新数据105存取，则主控制器10可发出一指令(比如set feature)而使得该分级的数值减1以便缩减记忆胞的容量并加快读取和写入速度。
相应地，地址存储器20的多个地址存储区块可分别写入这些待存取新数据105或执行其他程序的多个存储区块512分别对应的多个地址21。
另外，地址存储器20可依据来自主控制器10的地址储存指令102，设定内存存储装置50的一或多个存储区块512的一或多个地址21对应的一或多个旗标22。
举例来说，旗标22可包含状态旗标、控制旗标等或其组合，可用以表示存储区块512的地址21的储存状态，包含每一个存储区块512的地址21是否仍储存在地址存储器20中，以及每一个存储区块512的地址21写入在地址存储器20中的哪一个地址存储区块以及此地址存储区块的地址。
主控制器10在确认地址存储器20已储存存储区块512的地址21后，可输出可程序化指令1052。当内存存储装置50的存储控制电路511接收到可程序化指令1052时，可依据主控制器10的可程序化指令1052以便程序化内存存储装置50的存储区块512，即控制存储区块512执行程序，包含读取存储控制电路511从主控制器10接收的新数据105，以及接着将新数据105写入存储区块512中。
可选择性地，在存取新数据105之前，先抹除存储区块512内先前储存的原始数据。
主控制器10判断内存存储装置50已完成执行程序的作业时，例如已完成新数据105的存取作业时，主控制器10可输出地址抹除指令1022至地址存储器20，以指示地址存储器20抹除地址抹除指令1022所指示的存储区块 512的地址21以及旗标22。
在理想状况下，如上述完成储存作业后，抹除内存存储装置50的存储区块512的地址21以及旗标22。
图2是根据本发明一实施例所示出的以随机写入机制写入随机数据的实施例。请参照图2，为方便说明，在此假设专用于写入随机数据的NAND die 的数据区502初始地未有映像逻辑单元的实体抹除单元，专用于写入随机数据的NAND die的闲置区504具有8个实体抹除单元，每一实体抹除单元具有3个实体程序化单元，欲写入至每一实体抹除单元的数据必须依照实体程序化单元的顺序来被写入。此外，假设3个实体抹除单元会被保留专用于写入循序数据，1个实体抹除单元会被用作为轮替写入数据的用并且1个实体抹除单元会被保留来进行数据合并程序，因此，垃圾回收门坎值会初始地被设定为4，并且逻辑单元所映像的容量会被设定为3个实体抹除单元的容量。也就是说，对于具有8个实体抹除单元的内存存储装置50来说，提供给主机系统1000所存取的容量原本可被设定为6个实体抹除单元的容量，但在保留专用于写入循序数据的实体抹除单元后，仅能提供3个实体抹除单元的容量给主机系统1000存取，即主机系统1000会识别内存存储装置50的容量为3 个实体抹除单元的容量(即，逻辑单元LBA(0)～LBA(2))。值得一提的是，尽管在本实施例中，被保留专用于写入循序数据的实体抹除单元的数目是与所配置的逻辑单元的容量相同，但本发明不限于此，被保留专用于写入循序数据的实体抹除单元的数目亦可小于所配置的逻辑单元的容量。
在其他的实施例中，在该至少一个专用于写入随机数据的NAND die之中，主控制器10亦可将多个存储数组其中的一的多个区块或实体抹除单元之中的任一、任二或随意数量配置成可用于写入循序数据。
在另一实施例中，亦可在一垃圾收集处理期间由该主控制器10重新配置该些专用于写入随机数据的NAND die的至少其中之一，以将数据区502中所储存的数据皆为无效数据的实体抹除单元关联回闲置区504。
图3是根据本发明一实施例所示出的以循序写入机制写入循序数据的实施例。请参照图3，假设欲程序化循序数据SD1～SD6并且循序数据SD1～SD6 是属逻辑单元LBA(1)的第0～2个逻辑页面与逻辑单元LBA(2)的第0～2 个逻辑页面时，由于专用于写入随机数据的NAND die的闲置区504中保留有3个实体抹除单元专用于写入循序数据，因此，存储控制电路511会从专用于写入随机数据的NAND die的闲置区504中提取空的实体抹除单元(例如，实体抹除单元410(6)与410(7))，下达可程序化指令以将此循序数据SD1～SD6循序地写入至实体抹除单元410(6)与410(7)中并且将实体抹除单元410(6)与410(7)关联至专用于写入随机数据的NAND die的数据区502。此外，存储控制电路511会将实体抹除单元410(0)的第1与2 实体可程序化单元、实体抹除单元410(3)的第0～2实体可程序化单元和实体抹除单元410(5)的第0实体可程序化单元标记为无效。
[关于固态硬盘数据存取的第二实施例]
请参阅图4，其呈现一实施例所示出固态硬盘数据访问方法的流程图，并请一并参阅图1A和图1B。
在步骤S401之中：主机系统1000提供一指令，以分辨新数据105是属循序数据或写入随机数据。其中，主控制器10可应用以下三种方式而分辨新数据105是否属
Figure BDA0001871134880000121
循序写入数据(sequential write data)或随机写入数据 (random write data)：
其一，主控制器10所包含：一动态随机存取内存数据缓冲区，在一段连续时间内，一指令列若指示连续的逻辑单元(LBA)即代表写入循序数据，否则该指令列指示不连续的LBA即代表写入随机数据。
其二，主控制器10根据主机系统1000所送出的指令列而确定可供写入循序数据或写入随机数据。
其三，主控制器10根据该指令列的一指令所指示待写入数据的文件大小而确定可供写入循序数据或写入随机数据。
随后，可按NAND Flash芯片上的晶粒d01、d02、d03…所提供芯片赋能(ChipEnable,CE)端的功能，设置至少一个专用于写入随机数据的NAND die，其余则设置为专用于写入循序数据的NAND die而供新数据105写入。
在步骤S402之中：在一个实施例中，专用于写入循序数据的NAND die 中任一被配置为其中每一记忆胞的数据流具有四阶记忆胞(Quad-Level Cell， QLC)最大可允许数量的一位数，比如为4；在一实施例中，该些专用于写入循序数据的NAND die，会将所有的记忆胞设置成复数阶记忆胞。
在步骤S403之中：该些专用于写入随机数据的NAND die中任一被配置为其中每一记忆胞的数据流具有小于该位数的一分级，比如为3、2或1；在一实施例中，该些专用于写入随机数据的NAND die，会将所有的记忆胞设置成单阶记忆胞。
在步骤S404之中：为了更好地运用可供写入随机数据的空间，确定在该些专用于写入随机数据的NAND die中任一的数据流所使用位的总数量以更新该分级；在一实施例中，计算有效随机数据的总量，是否已超过单阶记忆胞的总容量，若已超过，则将记忆胞设置成复数阶记忆胞。
[实施例的可能技术效果]
综合来说，对照现有技术的技术效果：本公开可确保循序写入数据和随机写入数据不会混淆，使得写入数据非常平稳。特别是本发明按不同的晶粒而分别储存循序数据和随机数据,两种写入数据的模式可以同时写入NAND 而互不干扰。所以随机数据的写入,并不会影响循序数据的写入，如此一来，这样储存影像数据就不致于出现影像掉格的现象。
再者，本发明按写入数据的特性，可将NAND设定成合适的类型，例如写入随机数据模式通常用于写入文件系统的数据，在不正常断电时，不允许掉数据，因此可以将NAND配置成SLC；而写入循序数据模式通常用于写入多媒体的数据，多媒体文件的数据量非常庞大,因此可以将NAND配置成 TLC。如此一来便可以依不同写入数据模式而更好地运用固态硬盘的储存空间。
最后须说明地是，于前述说明中，尽管已将本发明技术的概念以多个示例性实施例具体地示出与阐述，然而在此项技术的领域中技术人员将理解，在不背离由以下权利要求所界定的本发明技术的概念的范围的条件下，可对其作出形式及细节上的各种变化。

Claims (10)

1.一种固态硬盘数据存取的方法，包括：
提供一指令，其指示于可供写入循序数据或写入随机数据时，按芯片赋能端所提供多个与非门晶粒，设置至少一个专用于写入随机数据的与非门晶粒，其余则设置为专用于写入循序数据的与非门晶粒；
该些专用于写入循序数据的与非门晶粒中任一被配置为其中每一记忆胞的数据流具有复数阶记忆胞最大可允许数量的一位数；
该些专用于写入随机数据的与非门晶粒中任一被配置为其中每一记忆胞的数据流具有小于该位数的一分级；以及
确定在该些专用于写入随机数据的与非门晶粒中任一的数据流所使用位的总数量以更新该分级。
2.如权利要求1所述的方法，其特征在于与非门晶粒包括多个存储数组，该多个存储数组的每一个包括多个区块，多个区块中的每一个包括多个页面。
3.如权利要求2所述的方法，在该至少一个专用于写入随机数据的与非门晶粒之中，该固态硬盘的一主控制器将多个存储数组其中的一的多个区块中的任一配置成可用于写入循序数据。
4.如权利要求1所述的方法，其特征在于固态硬盘中逻辑单元的容量等于数据区的实体抹除单元的容量，并且实体抹除单元的容量可被配置成小于或等于逻辑单元的容量。
5.如权利要求3所述的方法，其特征在于该主控制器还包含：一动态随机存取内存数据缓冲区，在一第一时间内，该指令列指示连续的逻辑单元即写入循序数据，该指令列指示不连续的逻辑单元即写入随机数据。
6.如权利要求3所述的方法，其特征在于该主控制器根据一主机系统所送出的指令列而确定可供写入循序数据或写入随机数据。
7.如权利要求3所述的方法，其特征在于该主控制器根据该指令列的一指令所指示待写入数据的文件大小而确定可供写入循序数据或写入随机数据。
8.如权利要求3所述的方法，还包括在一垃圾收集处理期间由该主控制器重新配置该些写入的与非门晶粒单元中的至少其中之一。
9.如权利要求3所述的方法，还包括将该所有与非门晶粒纳入写入均衡的耗损平均技术算法。
10.一种固态硬盘，包括：
一内存存储装置，包括多个与非门晶粒；
一地址存储器，配置以依据一地址储存指令以储存待执行一程序的该内存存储装置的一存储区块的一地址，一地址存储器依据该地址抹除指令以抹除该地址；
一主控制器，连接该地址存储器和该内存存储装置，其被配置为：
根据一指令，指示于可供写入循序数据或写入随机数据时，按芯片赋能端所指示可供写入的与非门晶粒，设置至少一个专用于写入随机数据的与非门晶粒，其余则设置为专用于写入循序数据的与非门晶粒；
该些专用于写入循序数据的与非门晶粒中任一被配置为其中每一记忆胞的数据流具有复数阶记忆胞最大可允许数量的一位数；
该些专用于写入随机数据的与非门晶粒中任一被配置为其中每一记忆胞的数据流具有小于该位数的一分级；以及
确定在该些专用于写入随机数据的与非门晶粒中任一的数据流所使用位的总数量以更新该分级。
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