JP7031672B2 - メモリコントローラ、メモリシステムおよび情報処理システム - Google Patents

Description

本技術は、メモリコントローラに関する。詳しくは、メモリの電源電圧を制御するメモリコントローラ、メモリシステムおよび情報処理システム、および、これらにおける処理方法ならびに当該方法をコンピュータに実行させるプログラムに関する。

不揮発性メモリは、メモリカードやＳＳＤ（Solid State Drive）などに広く用いられるようになり、さらなる高速化が求められている。不揮発性メモリには書込みと消去の回数に上限があり、その寿命を延ばすためには電圧を低く抑えることが有用である。一方、不揮発性メモリは、経年劣化により電圧をある程度高く設定することが必要になる。そこで、例えば、フラッシュメモリにおいて、当初は低電圧かつ短期間に電圧をかけ、時間が経過するにつれて高電圧かつ長期間に電圧をかける技術が提案されている（例えば、特許文献１参照。）。

米国特許出願公開第２０１２／０２３９８６８号明細書

上述の従来技術では、経年劣化を念頭に置いて不揮発性メモリに対する電圧の高低や期間を調整している。しかしながら、不揮発性メモリは、半導体チップとしての面積が比較的大きく、電源端子やライト時の内部昇圧に用いられるチャージポンプ回路からの配線距離によって、配線抵抗に起因する電圧降下の影響は異なる。したがって、不揮発性メモリの内部を均質なものとして扱うと、実際の回路内の状態とは乖離してしまうおそれがある。

本技術はこのような状況に鑑みて生み出されたものであり、メモリの内部状態に適した電源電圧制御を行うことを目的とする。

本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、メモリに接続するメモリインターフェースと、上記メモリのアドレスに応じて上記メモリの電源電圧を動的に制御する制御部とを具備するメモリコントローラ、そのメモリコントローラを含むメモリシステムおよび情報処理システムである。これにより、メモリのアドレスに応じて、メモリの電源電圧を動的に制御するという作用をもたらす。

また、この第１の側面において、上記メモリのアドレスに関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、上記制御部は、上記パラメータに従って上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、電源制御マップに記憶されるパラメータに従ってメモリの電源電圧を動的に制御するという作用をもたらす。

また、この第１の側面において、上記制御部は、上記メモリのアドレスおよび上記メモリに対するアクセス種別に応じて上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、メモリのアドレスおよびメモリに対するアクセス種別に応じて、メモリの電源電圧を動的に制御するという作用をもたらす。

また、この第１の側面において、上記メモリのアドレスおよび上記メモリに対するアクセス種別に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、上記制御部は、上記パラメータに従って上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、電源制御マップに記憶されるパラメータに従ってメモリの電源電圧を動的に制御するという作用をもたらす。

また、この第１の側面において、上記制御部は、上記メモリのアドレスおよび上記メモリの消去回数に応じて上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、メモリのアドレスおよびメモリの消去回数に応じて、メモリの電源電圧を動的に制御するという作用をもたらす。

また、この第１の側面において、上記メモリのアドレスおよび上記メモリの消去回数に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、上記制御部は、上記パラメータに従って上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、電源制御マップに記憶されるパラメータに従ってメモリの電源電圧を動的に制御するという作用をもたらす。

また、この第１の側面において、上記制御部は、上記メモリのアドレス、上記メモリに対するアクセス種別および上記メモリの消去回数に応じて上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、メモリのアドレス、メモリに対するアクセス種別およびメモリの消去回数に応じて、メモリの電源電圧を動的に制御するという作用をもたらす。

また、この第１の側面において、上記メモリのアドレス、上記メモリに対するアクセス種別および上記メモリの消去回数に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、上記制御部は、上記パラメータに従って上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、電源制御マップに記憶されるパラメータに従ってメモリの電源電圧を動的に制御するという作用をもたらす。

また、この第１の側面において、上記メモリは、並列にアクセス可能な複数の部分メモリを備え、上記制御部は、並列にアクセスされる上記複数の部分メモリのアドレスに応じて決定される電源電圧のうち最も高い電圧を選択して上記メモリの電源電圧を動的に制御するようにしてもよい。これにより、複数の部分メモリが並列に動作する場合にも適正な電源電圧を供給するという作用をもたらす。

また、この第１の側面において、上記メモリのアドレスは、ページアドレスおよびブロックアドレスの少なくとも何れか一方を利用することができる。

また、この第１の側面において、上記メモリとして、不揮発性メモリを想定する。

また、この第１の側面において、前記メモリへのアクセスコマンドにおける論理アドレスを前記メモリの物理アドレスに変換するアドレス変換部をさらに具備し、前記制御部は、前記物理アドレスに応じて前記メモリの電源電圧を動的に制御するようにしてもよい。

本技術によれば、メモリの内部状態に適した電源電圧制御を行うことができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術の実施の形態における情報処理システムの一構成例を示す図である。 本技術の実施の形態のメモリシステム４００に用いられる電源の例を示す図である。 本技術の実施の形態におけるメモリコントローラ２００の内部構成例を示す図である。 本技術の実施の形態のメモリ３００におけるメモリアレイと電源との関係例を示す図である。 メモリにおけるアドレスとビットエラーレートとの関係例を示す図である。 本技術の実施の形態におけるメモリコントローラ２００の機能構成の一例を示す図である。 本技術の実施の形態における電源制御マップ２２１のフィールド構成の第１の例を示す図である。 本技術の実施の形態における電源制御マップ２２１のフィールド構成の第２の例を示す図である。 本技術の実施の形態における電源制御マップ２２１のフィールド構成の第３の例を示す図である。 本技術の実施の形態における電源制御マップ２２１のフィールド構成の第４の例を示す図である。 本技術の第２の実施の形態において想定するメモリ３００の一構成例を示す図である。 本技術の第２の実施の形態において複数のメモリダイの動作が排他的であった場合の制御例を示す図である。 本技術の第２の実施の形態において複数のメモリダイの動作が並列に行われた場合の制御例を示す図である。

以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（メモリのアドレスに応じてメモリの電源電圧を動的に制御する例）
２．第２の実施の形態（メモリが並列にアクセス可能な複数のメモリダイからなる場合の制御例）

＜１．第１の実施の形態＞
［情報処理システムの構成］
図１は、本技術の実施の形態における情報処理システムの一構成例を示す図である。この情報処理システムは、ホストコンピュータ１００と、メモリコントローラ２００と、メモリ３００とから構成される。メモリコントローラ２００およびメモリ３００はメモリシステム４００を構成する。

ホストコンピュータ１００は、メモリ３００に対してデータのリード処理およびライト処理等を指令するコマンドを発行するものである。このホストコンピュータ１００は、ホストコンピュータ１００としての処理を実行するプロセッサと、メモリコントローラ２００との間のやりとりを行うためのコントローラインターフェースとを備える。ホストコンピュータ１００とメモリコントローラ２００との間は信号線１０９によって接続される。

メモリコントローラ２００は、ホストコンピュータ１００からのコマンドに従って、メモリ３００に対するリクエスト制御を行うものである。メモリコントローラ２００とメモリ３００との間は信号線３０９によって接続される。このメモリコントローラ２００は、メモリ３００に対する複雑な制御を隠蔽して、論理アドレスに対するライト（書込み）およびリード（読出し）などの簡易なアクセス手法を、ホストコンピュータ１００に提供するものである。一般的なＳＳＤ、ｅＭＭＣ（embedded Multi Media Card）、メモリカード等にも、このようなメモリコントローラが内蔵される。

メモリ３００は、制御部およびメモリセルアレイを備える。このメモリ３００の制御部は、メモリコントローラ２００からのリクエストに従ってメモリセルへのアクセスを行う。メモリ３００のメモリセルアレイは、複数のメモリセルからなるメモリセルアレイであり、ビット毎に２値の何れかの値を記憶するメモリセル、または、複数ビット毎に多値の何れかの値を記憶するメモリセルが２次元状（マトリクス状）に多数配列されている。このメモリセルアレイは、複数バイトサイズを有するページをリードまたはライトのアクセス単位とし、消去することなくデータの上書きが可能な不揮発性メモリ（ＮＶＭ：Non-Volatile Memory）を想定する。

不揮発性メモリの一例として、ＮＡＮＤフラッシュメモリは、複数のページにより構成されるブロックを複数有する。ＮＡＮＤフラッシュメモリにおいては、ライトはページ単位で、消去はブロック単位で行う必要がある。また、ページは上書きできないため、あるページを上書きしたい場合には、そのページが含まれるブロックを一度消去してからそのページにあらためてライトを行う必要がある。このとき、そのページを含むブロック内の他のページのデータはいったん退避させておいて、そのブロックに対する新たなデータとともにそのブロックにライトを行うというのが基本的な動作となる。

また、書込み（プログラム）および消去（イレース）の回数（以下、消去回数、または、Ｐ／Ｅサイクルなどと称する。）にも制限がある。例えば、ＳＬＣ（Single Level Cell）と呼ばれる１ビットセルでは約１万回、ＭＬＣ（Multi-Level Cell）と呼ばれる２ビットセルでは約３千回、ＴＬＣ（Triple－Level Cell）と呼ばれる３ビットセルでは約３００回程度である。したがって、ある特定のブロックだけがプログラムと消去を繰り返されると、そのブロックだけが摩耗（Wear Out）することになり、メモリ内でＰ／Ｅサイクルを均一化するウェア・レベリングという手法も一般的に用いられる。
メモリ３００の不揮発性メモリとしては、ＮＡＮＤフラッシュの他に、強誘電体メモリ（ＦｅＲＡＭ）、磁気抵抗メモリ（ＭＲＡＭ）、抵抗変化型メモリ（ＲｅＲＡＭ）、ＣＢＲＡＭ（Conductive Bridging RAM）、相変化メモリ（Phase Change Memory）などでもよい。また、異種メモリの組み合わせであってもよい。

なお、図示されていないが、ＤＲＡＭやＳＲＡＭなどの揮発性メモリを必要に応じてメモリコントローラ２００に接続してもよい。

図２は、本技術の実施の形態のメモリシステム４００に用いられる電源の例を示す図である。ここで想定する電源は、コア電源レギュレータ５１０、Ｉ／Ｏ電源レギュレータ５２０、および、動的電圧制御レギュレータ５３０である。これらレギュレータには、共通の電源電圧（例えば３．３ボルト）が供給される。

コア電源レギュレータ５１０は、メモリコントローラ２００の内部に用いられる電源を供給する回路である。このコア電源レギュレータ５１０は、例えば、３．３ボルトの電源電圧を１．２ボルトに変換して、メモリコントローラ２００に供給する。

Ｉ／Ｏ電源レギュレータ５２０は、メモリコントローラ２００およびメモリ３００のＩ／Ｏ（Input / Output：入出力）インターフェースに用いられる電源を供給する回路である。このＩ／Ｏ電源レギュレータ５２０は、例えば、３．３ボルトの電源電圧を１．８ボルトに変換して、メモリコントローラ２００およびメモリ３００に供給する。

動的電圧制御レギュレータ５３０は、メモリ３００の内部に用いられる電源を供給する回路である。この動的電圧制御レギュレータ５３０は、メモリコントローラ２００から信号線３０８を介して供給されたパラメータに従って電源電圧を変換して、メモリ３００に供給するＤＶＳ（Dynamic Voltage Scaling）機能を有する。動的電圧制御レギュレータ５３０に供給されるパラメータは、メモリコントローラ２００において決定される。なお、この動的電圧制御レギュレータ５３０は、メモリコントローラ２００に内蔵されていてもよい。

図３は、本技術の実施の形態におけるメモリコントローラ２００の内部構成例を示す図である。このメモリコントローラ２００は、プロセッサ２１０と、コントローラメモリ２２０と、ホストインターフェース２７０と、周辺インターフェース２８０と、メモリインターフェース２９０とを備える。これら各部は、システムバス２０１によって相互に接続される。

プロセッサ２１０は、メモリコントローラ２００における処理を行う処理部である。コントローラメモリ２２０は、プロセッサ２１０の処理に必要なデータやプログラム等を記憶するメモリである。

ホストインターフェース２７０は、ホストコンピュータ１００と接続するためのインターフェースである。このホストインターフェース２７０としては、例えば、ＳＡＴＡ（Serial AT Attachment）、ＰＣＩｅ（PCI Express）、ＭＩＰＩ（Mobile Industry Processor Interface）、ＳＤ Ｉ／Ｆ（Secure Digital Interface）、メモリスティックＩ／Ｆなどが想定される。メモリコントローラ２００は、このホストインターフェース２７０によって、ホストコンピュータから発行されたアクセスコマンドを受け取る。このメモリコマンドにはアクセス種別（リード、ライト、消去など）と論理アドレスが含まれる。このようにして受け取ったアクセスコマンドについて、プロセッサ２１０は論理アドレスを抽出する。そして、プロセッサ２１０は、アドレス変換テーブルを用いて、その論理アドレスをメモリ３００の物理アドレスに変換する。その後、その物理アドレスに応じて、プロセッサ２１０は、メモリ３００の電源電圧を動的に制御する。なお、プロセッサ２１０は、特許請求の範囲に記載のアドレス変換部の一例である。

周辺インターフェース２８０は、周辺機器と接続するためのインターフェースである。この例では、周辺機器の一つとして動的電圧制御レギュレータ５３０に、信号線３０８を介して接続している。この周辺インターフェース２８０として、例えば、Ｉ２Ｃ（Inter-Integrated Circuit）やＧＰＩＯ（General Purpose Input / Output）を利用することができる。

メモリインターフェース２９０は、メモリ３００と接続するためのインターフェースである。このメモリインターフェース２９０は、信号線３０９を介してメモリ３００と接続する。

［メモリアドレスと電源電圧］
図４は、本技術の実施の形態のメモリ３００におけるメモリアレイと電源との関係例を示す図である。

メモリセルアレイ３１０に対してチャージポンプ回路３２０から電源が分配される。チャージポンプ回路３２０は、動的電圧制御レギュレータ５３０から供給された電源を内部昇圧する回路である。チャージポンプ回路３２０からメモリセルアレイ３１０に分配される電源は、チャージポンプ回路３２０からの配線距離に応じて配線抵抗に起因する電圧降下の影響が大きくなる。

メモリ３００において大半の面積をメモリセルアレイ３１０が占めるため、チャージポンプ回路３２０から近いところに配置されたメモリセルアレイ３１０にかかる電圧と、遠くに配置されたメモリセルアレイ３１０にかかる電圧には差が生じる。すなわち、遠くに配置されたメモリセルアレイ３１０にかかる電圧は、近くに配置されたメモリセルアレイ３１０にかかる電圧より低くなる。そのため、特にライト時において、その信頼性にばらつきが生じるおそれがある。

なお、この例では、メモリセルアレイ３１０は２つのプレーン（ＰＬ０、ＰＬ１）に分割されているものとしている。ただし、両者のチャージポンプ回路３２０からの配線距離はほぼ等しいと想定されるため、プレーン間のばらつきは少ないものと考えられる。

図５は、メモリにおけるアドレスとビットエラーレートとの関係例を示す図である。同図におけるａは偶数ブロックアドレス、ｂは奇数ブロックアドレスに対応して、それぞれビットエラーレート（ＢＥＲ）の変化を示している。

これは、偶数ブロックアドレスではブロックアドレスが大きい程、奇数ブロックアドレスではブロックアドレスが小さい程、ビットエラーレートが上昇するという傾向を示している。これにより、メモリ３００内の電圧降下の影響によりビットエラーレートが変化すると推察できる。

すなわち、偶数ブロックアドレスが大きくなる程、チャージポンプ回路３２０から遠くなり、電圧降下の影響によってブロック内のメモリセルにかかる印可電圧が小さくなる。また、奇数ブロックのアドレスが小さい程、チャージポンプ回路３２０から遠くなり、電圧降下の影響によってブロック内のメモリセルにかかる印可電圧が小さくなる。その結果、メモリセルへの書き込み（プログラム）が十分に行えていないためビットエラーレートが上昇する。

つまり、メモリチップ内部を均質として取り扱うよりは、ばらつきを考慮してアドレスに応じてメモリチップにかかる電圧を外部から積極的に制御することにより、信頼性を低下させることなく、より大きな消費電力の低減効果を得られることが期待できる。メモリチップのレイアウトはベンダー毎に様々であり、ブロックアドレスに応じた傾向は必ずしも同じ結果となるとは限らないが、事前にこの傾向を調べておくことによりその傾向を把握することができる。

以下では、動的電圧制御レギュレータ５３０によるＤＶＳ機能を利用して、メモリ３００に供給する電源電圧を動的に制御する構成例について説明する。

［機能構成］
図６は、本技術の実施の形態におけるメモリコントローラ２００の機能構成の一例を示す図である。この例では、周辺インターフェース２８０およびメモリインターフェース２９０に接続する制御部２１１と、この制御部２１１に参照される電源制御マップ２２１とが示されている。

電源制御マップ２２１は、メモリ３００の物理アドレスに関連付けて電源電圧に関するパラメータを記憶するものである。電源電圧に関するパラメータとしては、電圧の値そのものを記憶してもよく、また、電圧に対応する数値であってもよい。なお、この電源制御マップ２２１は、コントローラメモリ２２０に記憶され得る。

制御部２１１は、ホストコンピュータから発行されたアクセスコマンドにおける論理アドレスを、メモリ３００の物理アドレスに変換する。そして、制御部２１１は、電源制御マップ２２１を参照して、その物理アドレスに関連付けて記憶されているパラメータを取得する。制御部２１１は、周辺インターフェース２８０を介してこのパラメータを動的電圧制御レギュレータ５３０に供給する。このパラメータを受け取った動的電圧制御レギュレータ５３０は、このパラメータに対応する電源電圧をメモリ３００に供給する。なお、この制御部２１１の機能は、プロセッサ２１０の処理として実現され得る。

電源制御マップ２２１に記憶されるパラメータが電圧の値そのものではない場合、電圧に対応する数値から電圧の値に変換する処理は、制御部２１１が行ってもよく、また、動的電圧制御レギュレータ５３０が行ってもよい。いずれの場合であっても、メモリ３００のアドレスに応じてメモリ３００の電源電圧が動的に制御されることになる。

図７は、本技術の実施の形態における電源制御マップ２２１のフィールド構成の第１の例を示す図である。

この第１の例では、電源制御マップ２２１は、物理ブロックアドレスに関連付けて、電圧の値を記憶している。一例として、物理ブロック００００Ｈから００９９Ｈ番地のブロックにアクセスする場合には、３．３ボルトを印可することを示している（Ｈは直前の数値が１６進数であることを示す。）。また、０１００ＨからＦＦＦＤＨ番地までは３．０ホルト、それ以降ＦＦＦＦＨ番地までは２．７ボルトを印可することを示している。

この電源制御マップ２２１に設定される値は任意の値でよく、例えば、偶数番地と奇数番地で異なる電圧を設定してもよい。上述のように、事前に不揮発性メモリの特性を評価することによって、各物理ブロックに印可すべき最適な電圧を選択することができる。

図８は、本技術の実施の形態における電源制御マップ２２１のフィールド構成の第２の例を示す図である。

この第２の例では、電源制御マップ２２１は、物理ブロックアドレスに関連付けて、ライトおよび消去の場合の電圧の値と、リードの場合の電圧の値とを記憶している。これにより、ライト時および消去時と、リード時とにおいて、異なる電圧の値を設定することができる。すなわち、ホストコンピュータ１００からのコマンドによる、不揮発性メモリへのアクセス種別に応じて、電圧を変えることができる。

例えば、ＮＡＮＤフラッシュメモリに対してライトまたは消去する場合には、チャージポンプ回路３２０を動作させる必要があり、通常は印可電圧に対して数倍の電圧がチャージポンプ回路３２０で生成される。そして、チャージポンプ回路３２０によって生成された高電圧をフローティングゲートに印可することによってライトまたは消去を行う。このとき、印可電圧の差異も数倍となり、印可電圧に対してよりセンシティブになるため、より細かい制御が必要になる。なお、リードについては、チャージポンプ回路３２０を用いることなく行うことができるため、別々の動作にしてもよい。

図９は、本技術の実施の形態における電源制御マップ２２１のフィールド構成の第３の例を示す図である。

この第３の例では、電源制御マップ２２１は、物理ブロックアドレスに関連付けて、ライトおよび消去の場合の電圧の値と、リードの場合の電圧の値と、その他の場合の電圧の値とを記憶している。ここで、その他の場合とは、メモリコントローラ２００の内部レジスタ操作などの、メモリ３００に対するアクセスを伴わない動作を行う場合である。内部レジスタを操作するだけであれば、より小さな電圧でも正常に動作する可能性があるからである。すなわち、第２の例よりもさらに細かい制御を行うことによって、全体の消費電力の低減を図ることができる。

図１０は、本技術の実施の形態における電源制御マップ２２１のフィールド構成の第４の例を示す図である。

この第４の例では、電源制御マップ２２１は、物理ブロックアドレスに関連付けて、消去回数と、その消去回数に場合分けされた電圧の値とを記憶している。例えば、０００１Ｈ番地の消去回数は２０１０回であり、この場合には３．３ボルトの電源電圧を印加することになる。

これは、各物理ブロックアドレスに対して、Ｐ／Ｅサイクルに応じて電圧を可変に制御するための制御マップの例である。Ｐ／Ｅサイクルをどれくらい消費したかは、ウェア・レベリングを行うための指標として、物理ブロック毎に記憶しておくことが一般的である。このＰ／Ｅサイクルが少ない場合は、例えばＮＡＮＤフラッシュメモリで用いられているフローティングゲート構造では、酸化膜の劣化が少ないため、比較的低い電圧でも信頼性を確保した状態でも書込みを行うことができる。その後、Ｐ／Ｅサイクルが進行して、前述の酸化膜の劣化が進行するにつれ、フローティングゲートにより深く書込みを行うために比較的高めの電圧を印可する。

ただし、ＮＡＮＤフラッシュメモリの実際の評価を行って、当初は比較的高い電圧を印可して、Ｐ／Ｅサイクルに応じて徐々に低い電圧を印可した方がよい、といった評価結果が得られたのであれば、そのように制御してもよい。

この例では、アクセス種別によらず消去回数に対応する電圧を選択するようにしているが、上述の第２および第３の例のように、アクセス種別毎に分類してもよい。すなわち、アクセス種別毎に消去回数に対応する電圧を電源制御マップ２２１に記憶しておき、ホストコンピュータ１００からのコマンドにおけるアクセス種別によって電源電圧を制御してもよい。

なお、上述の実施の形態では、物理ブロックアドレスに関連付けて電源電圧に関するパラメータを記憶する例について説明したが、これは一例であり、例えば物理ページアドレスに関連付けて電源電圧に関するパラメータを記憶するようにしてもよい。また、メモリ３００のある領域については物理ブロックを用いて粗い精度で制御し、他の領域については物理ページに応じて詳細に制御するなど、両者を組み合わせて制御を行ってもよい。また、物理アドレスに代えて、論理アドレスに関連付けて電源電圧に関するパラメータを記憶するようにしてもよい。

このように、本技術の第１の実施の形態によれば、メモリ３００の物理アドレスに関連付けて電源制御マップ２２１に記憶されたパラメータに従って、メモリ３００の電源電圧を動的に制御することにより、メモリ３００の信頼性を向上させることができる。

＜２．第２の実施の形態＞
メモリ３００は、複数のメモリダイ（Die）から構成される場合がある。複数のメモリダイが並列に動作すると、メモリダイ毎に最適な電圧が異なる場合が生じ得る。この第２の実施の形態では、複数のメモリダイが並列に動作する場合の、電源電圧制御について説明する。なお、システムとしての構成は上述の第１の実施の形態のものと同様であるため、詳細な説明は省略する。

［メモリ構成］
図１１は、本技術の第２の実施の形態において想定するメモリ３００の一構成例を示す図である。この例では、４つのメモリダイ（＃Ａ乃至＃Ｄ）３０１を備えることを想定する。これら４つのメモリダイ３０１は、メモリバス３０２を介して信号線３０９に接続される。

一般的には、不揮発性メモリのメモリダイを２個、４個、８個または１６個、同一のパッケージに積層したものが広く流通している。これらの積層パッケージでは、通常、電源ラインは共通となっているため、積層パッケージ内の各メモリダイの電源電圧を独立に制御することはできない。この例においても、動的電圧制御レギュレータ５３０からの信号線は４つのメモリダイ３０１に共有されている。

複数のメモリダイを並列に動作させ、性能を向上させることは一般的に行われる。このとき、例えばメモリダイ＃ＡのアドレスＸに印可する電圧Ａと、メモリダイ＃ＢのアドレスＹに印可する電圧Ｂとでは、最適な電圧が異なることになる。

［制御］
図１２は、本技術の第２の実施の形態において複数のメモリダイの動作が排他的であった場合の制御例を示す図である。

この例では、メモリダイ＃Ａへのアクセスとメモリダイ＃Ｂへのアクセスとが排他的に行われているため、それぞれに最適な電源電圧を供給することができる。すなわち、メモリダイ＃Ａへのアクセスが行われている期間にはそのアドレスに最適な電圧Ａを供給し、メモリダイ＃Ｂへのアクセスが行われている期間にはそのアドレスに最適な電圧Ｂを供給する。この場合、特に矛盾することなく、上述の第１の実施の形態と同様の制御を適用することができる。

図１３は、本技術の第２の実施の形態において複数のメモリダイの動作が並列に行われた場合の制御例を示す図である。

この例では、メモリダイ＃Ａへのアクセスとメモリダイ＃Ｂへのアクセスとが期間的に重なっているため、何れかにとって最適な電圧を選択する必要がある。この場合、動作の安定性の見地からは、メモリダイ＃Ａへのアクセスのアドレスに最適な電圧Ａと、メモリダイ＃Ｂへのアクセスのアドレスに最適な電圧Ｂとを比較して、高い方の電圧Ｂを印加するように制御することが考えられる。

このように、本技術の第２の実施の形態によれば、複数のメモリダイ３０１の動作が並列に行われた場合であっても、動作の安定性の見地から、高い方の電圧を選択して電源電圧を供給することができる。

このように、本技術の実施の形態では、ＬＳＩ内部の電圧降下を考慮して、その影響を補償するようにアドレスに応じて電源電圧を動的に可変制御する。これにより、電圧降下の影響によって信頼性が低くなるおそれのある、電源から遠くに配置されたアドレス領域のビットエラーレートを改善して、メモリ装置としての信頼性を向上させることができる。

また、本技術の実施の形態では、電圧降下の影響によりビットエラーレートが高い信頼性の低いアドレス領域には比較的高い電圧を印可し、ビットエラーレートがもともと低く、信頼性が十分な領域に対しては比較的低い電圧を印可する。これにより、メモリ装置としての信頼性を落とすことなく、メモリ装置の平均の消費電力を低減させることができる。そして、低消費電力により発熱を減らすことが可能になり、性能を落とすことなくメモリ装置を小型化することが可能になる。

また、メモリカードはその体積により許容できる平均の消費電力には限界があるが、本技術の実施の形態によれば、従来と変わらない平均的な消費電力のまま、より高速な性能を達成することができる。

なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。

また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。

なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。

なお、本技術は以下のような構成もとることができる。
（１）メモリに接続するメモリインターフェースと、
前記メモリのアドレスに応じて前記メモリの電源電圧を動的に制御する制御部と
を具備するメモリコントローラ。
（２）前記メモリのアドレスに関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
前記（１）に記載のメモリコントローラ。
（３）前記制御部は、前記メモリのアドレスおよび前記メモリに対するアクセス種別に応じて前記メモリの電源電圧を動的に制御する
前記（１）に記載のメモリコントローラ。
（４）前記メモリのアドレスおよび前記メモリに対するアクセス種別に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
前記（３）に記載のメモリコントローラ。
（５）前記制御部は、前記メモリのアドレスおよび前記メモリの消去回数に応じて前記メモリの電源電圧を動的に制御する
前記（１）に記載のメモリコントローラ。
（６）前記メモリのアドレスおよび前記メモリの消去回数に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
前記（５）に記載のメモリコントローラ。
（７）前記制御部は、前記メモリのアドレス、前記メモリに対するアクセス種別および前記メモリの消去回数に応じて前記メモリの電源電圧を動的に制御する
前記（１）に記載のメモリコントローラ。
（８）前記メモリのアドレス、前記メモリに対するアクセス種別および前記メモリの消去回数に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
前記（７）に記載のメモリコントローラ。
（９）前記メモリは、並列にアクセス可能な複数の部分メモリを備え、
前記制御部は、並列にアクセスされる前記複数の部分メモリのアドレスに応じて決定される電源電圧のうち最も高い電圧を選択して前記メモリの電源電圧を動的に制御する
前記（１）から（８）のいずれかに記載のメモリコントローラ。
（１０）前記メモリのアドレスは、ページアドレスおよびブロックアドレスの少なくとも何れか一方である前記（１）から（９）のいずれかに記載のメモリコントローラ。
（１１）前記メモリは、不揮発性メモリである前記（１）から（１０）のいずれかに記載のメモリコントローラ。
（１２）前記メモリへのアクセスコマンドにおける論理アドレスを前記メモリの物理アドレスに変換するアドレス変換部をさらに具備し、
前記制御部は、前記物理アドレスに応じて前記メモリの電源電圧を動的に制御する
前記（１）から（１１）のいずれかに記載のメモリコントローラ。
（１３）メモリと、
前記メモリに接続するメモリインターフェースと、
前記メモリのアドレスに応じて前記メモリの電源電圧を動的に制御する制御部と
を具備するメモリシステム。
（１４）メモリと、
前記メモリにアクセスコマンドを発行するホストコンピュータと、
前記ホストコンピュータから発行された前記アクセスコマンドにおける前記メモリのアドレスに応じて前記メモリの電源電圧を動的に制御するメモリコントローラと
を具備する情報処理システム。

１００ ホストコンピュータ
２００ メモリコントローラ
２０１ システムバス
２１０ プロセッサ
２１１ 制御部
２２０ コントローラメモリ
２２１ 電源制御マップ
２７０ ホストインターフェース
２８０ 周辺インターフェース
２９０ メモリインターフェース
３００ メモリ
３０１ メモリダイ
３１０ メモリセルアレイ
３２０ チャージポンプ回路
４００ メモリシステム
５１０ コア電源レギュレータ
５２０ Ｉ／Ｏ電源レギュレータ
５３０ 動的電圧制御レギュレータ

Claims (14)

1. メモリに接続するメモリインターフェースと、
   前記メモリのアドレスに応じて前記メモリの電源電圧を動的に制御する制御部と
   を具備するメモリコントローラ。
2. 前記メモリのアドレスに関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
   前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
   請求項１記載のメモリコントローラ。
3. 前記制御部は、前記メモリのアドレスおよび前記メモリに対するアクセス種別に応じて前記メモリの電源電圧を動的に制御する
   請求項１記載のメモリコントローラ。
4. 前記メモリのアドレスおよび前記メモリに対するアクセス種別に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
   前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
   請求項３記載のメモリコントローラ。
5. 前記制御部は、前記メモリのアドレスおよび前記メモリの消去回数に応じて前記メモリの電源電圧を動的に制御する
   請求項１記載のメモリコントローラ。
6. 前記メモリのアドレスおよび前記メモリの消去回数に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
   前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
   請求項５記載のメモリコントローラ。
7. 前記制御部は、前記メモリのアドレス、前記メモリに対するアクセス種別および前記メモリの消去回数に応じて前記メモリの電源電圧を動的に制御する
   請求項１記載のメモリコントローラ。
8. 前記メモリのアドレス、前記メモリに対するアクセス種別および前記メモリの消去回数に関連付けて電源電圧に関するパラメータを記憶する電源制御マップをさらに具備し、
   前記制御部は、前記パラメータに従って前記メモリの電源電圧を動的に制御する
   請求項７記載のメモリコントローラ。
9. 前記メモリは、並列にアクセス可能な複数の部分メモリを備え、
   前記制御部は、並列にアクセスされる前記複数の部分メモリのアドレスに応じて決定される電源電圧のうち最も高い電圧を選択して前記メモリの電源電圧を動的に制御する
   請求項１記載のメモリコントローラ。
10. 前記メモリのアドレスは、ページアドレスおよびブロックアドレスの少なくとも何れか一方である請求項１記載のメモリコントローラ。
11. 前記メモリは、不揮発性メモリである請求項１記載のメモリコントローラ。
12. 前記メモリへのアクセスコマンドにおける論理アドレスを前記メモリの物理アドレスに変換するアドレス変換部をさらに具備し、
    前記制御部は、前記物理アドレスに応じて前記メモリの電源電圧を動的に制御する
    請求項１記載のメモリコントローラ。
13. メモリと、
    前記メモリに接続するメモリインターフェースと、
    前記メモリのアドレスに応じて前記メモリの電源電圧を動的に制御する制御部と
    を具備するメモリシステム。
14. メモリと、
    前記メモリにアクセスコマンドを発行するホストコンピュータと、
    前記ホストコンピュータから発行された前記アクセスコマンドにおける前記メモリのアドレスに応じて前記メモリの電源電圧を動的に制御するメモリコントローラと
    を具備する情報処理システム。

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