JP2001517350A - プログラミングの変動性を除去するフラッシュ・メモリｖｄｓ補償技術 - Google Patents

Abstract

(57)【要約】 不揮発性メモリ・装置（３００）。一実施形態では、不揮発性メモリ装置（３００）は、ビット線と、ソース線と、ビット線に結合されたドレイン、ソース線に結合されたソース、制御ゲート、および浮動ゲートを有する不揮発性メモリ・セルとを含む。また、不揮発性メモリ装置（３００）は、ソース線に結合され不揮発性メモリ・セルをプログラミングする際にソース線電圧を生成するソース電圧生成回路（３１２）を含む。ソース電圧生成回路（３１２）はメモリ・アレイ（３２２）における不揮発性メモリ・セルの位置に基づいてソース線電圧を変化させる。不揮発性メモリ装置（３００）はまた、ビット線に結合され、不揮発性メモリ・セルをプログラミングする際にビット線電圧を生成するドレイン電圧生成回路（３０８）を含む。ドレイン電圧生成回路（３０８）はメモリ・アレイ（３２２）における不揮発性メモリ・セルの位置に基づいてビット線電圧を変化させる。

Description

【発明の詳細な説明】 プログラミングの変動性を除去する フラッシュ・メモリＶＤＳ補償技術 発明の分野 本発明はメモリ・セルをプログラムすることに関する。より詳細には、本発明 は、メモリ装置内のフラッシュ・メモリ・セルのプログラム時にソース電圧とド レイン電圧を補償する方法と回路に関する。背景 電気的プログラム可能読取専用メモリ（「ＥＰＲＯＭ」）、電気的消去可能プ ログラム可能読取専用メモリ（「ＥＥＰＲＯＭ」）、フラッシュＥＥＰＲＯＭな どの不揮発性メモリ装置は、不揮発性メモリ・セルのアレイと、そのアレイにア クセスするためのサポート回路を含む。典型的には、不揮発性メモリ・セルは電 界効果トランジスタと同様の挙動を示し、データのメモリ・セルへの読み取りお よび書き込みを制御する選択ゲートまたは制御ゲート、およびメモリ・セルが記 憶したデータに対応する電荷をトラップする浮動ゲートを含む。 不揮発性半導体メモリの魅力的な機能はアナログ・データを記憶できる能力で ある。すなわち、複数ビットのデータを単一のメモリ・セルに記憶できる。メモ リ・セルの浮動ゲートに電荷が加えられると、メモリ・セルのしきい値電圧Ｖｔ が増大し、メモリ・セルのドレイン電流ＩＤ（「セル電流」）が減少する。メモ リ・セルしきい値電圧Ｖｔは、ＩＤが次式に比例するような形でメモリ・セルの ドレイン電流ＩＤと関係する。 Ｇｍ×（ＶＧ−Ｖｔ） ＶＤ＞ＶＧ−Ｖｔの場合 （式１） この式でＧｍはメモリ・セルの相互コンダクタンス、ＶＧはメモリ・セルのゲ ート電圧、ＶＤはメモリ・セルのドレイン電圧、Ｖｔはメモリ・セルのしきい値 電圧である。 複数ビットのデータを記憶するメモリ・セルでは、可能な各ビット・パターン はそれぞれ１つの状態を表す。実際に、セルはベースＳデータを記憶している。 Ｓはセルが記憶できる状態の数である。ビット・パターンは、１つまたは複数の セルの状態データを復号化した結果得られる。たとえば、２ビットのデータを記 憶しているメモリ・セルでは、００、０１、１０、１１の４種類のビット・パタ ーンがある。これらの各ビット・パターンは、それぞれ１つの状態で表される。 特定のビット・パターンによって表される特定の状態は、使用される符号化のタ イプによって異なる（たとえばグレー・コーディング、バイナリなど）。符号化 のタイプは一般的に、プログラミングの方法に影響を与えない。 状態は種々の方法で定義できる。しきい値電圧Ｖｔの範囲で定義することもで きるし、ドレイン電流ＩＤの範囲、または電荷の範囲で定義することもできる。 第１図は、フラッシュ・メモリ・アレイ１００の周知の部分を示している。ワ ード線１３８および１４０とビット線１４６および１４８の交点で形成されたフ ラッシュ・メモリ・セル１１２、１１４、１１６、１１８を含む。各フラッシュ ・メモリ・セルは選択ゲートと浮動ゲートを含む。たとえば、フラッシュ・メモ リ・セル１１２は制御ゲート１４４と浮動ゲート１４２を含む。フラッシュ・メ モリ・セル１１２と１１４はワード線１３８に結合された制御ゲートを有し、フ ラッシュ・メモリ・セル１１６と１１８はワード線１４０に結合された制御ゲー トを有する。フラッシュ・メモリ・セル１１２と１１６は、ビット線１４６に結 合された１個の端子または電極と、共通ソース線１５０に結合された別の端子あ るいは電極を有する。共通ソース線はソース電圧ＶＰＳに結合されている。同様 に、フラッシュ・メモリ・セル１１４と１１８は、ビット線１４８に結合された １つの端子あるいは電極と、共通ソース線１５０に結合された別の端子あるいは 電極を有する。 ワード線１３８と１４０は、各ワード線が、フラッシュ・メモリ・セル１１２ 、１１４、１１６、１１８にデータを読み取り、消去、プログラムするために必 要な電圧を各ワード線に提供するＸ復号器回路に結合されているため、Ｘ線ある いは行線とも呼ばれる。同様に、ビット線１４６と１４８は、各ビット線が、フ ラッシュ・メモリ・セル１１２、１１４、１１６、１１８にデータを読み取り、 消去、プログラムするために必要な電圧ＶＰＰを各ビット線に提供するＹ復号器 回路と電圧生成回路に結台されているため、Ｙ線あるいは列線とも呼ばれる。 ビット線、ワード線、共通ソース線は、これらでアレイ１００の中でメモリ・ セルをプログラムしたり、消去したり、読み取りするために必要な電圧をメモリ ・セルに加える手段を構成している。メモリ・セル１１２、１１４、１１６、１ １８は、ワード線１３８と１４０に約ゼロ・ボルトを加え、ビット線１４６と１ ４８を浮動させ、ＶＰＳを共通ソース線１５０に約１２ボルトに設定することに よってファウラー・ノルドハイム・トンネル効果を使用して消去できる。この構 成では、メモリ・セルのアレイ全体が一度に消去できる。代替方法としては、メ モリ・セルのアレイ全体を負のゲート消去を使用しても消去できる。すなわち、 ＶＰＳを約５〜６ボルトに設定し、ワード線１４６と１４８に約−８〜−１０ボ ルトを加えることによっても消去できる。メモリ・セル１１２、１１４、１１６ 、１１８はワード線１３８と１４０に約１〜７ボルトを加え、ビット線１４６と １４８上のＶＰＰに約１ボルトを加え、共通ソース線１５０を接地させることに よって読み取ることができる。 メモリ・セル１１２、１１４、１１６、１１８はまた、ビット線１４６または １４８にＶＰＳより約４〜７ボルト高いＶＰＰを加え、保存されている電荷の量 とプログラムされているメモリ・セルのしきい値電圧を十分に変更できる電圧を ワード線１３８または１４０に加えることによって、ホット電子注入によりプロ グラムできる。典型的には、メモリ・セルの他の行を選択せずに、ある行の１つ または複数のフラッシュ・メモリ・セルを１度にプログラムできる。 一般的に、フラッシュ・メモリ・セルのプログラミング時間は、プログラミン グ中にメモリ・セルに印加されるドレイン・プログラミング電圧とソース・プロ グラミング電圧の差に反比例して変化する。第２図は、プログラミング中の、ソ ース・プログラミング電圧VSが約ゼロ・ボルトの時にメモリ・セルに加えられる プログラミング・ドレイン電圧ＶＤに応じた、プログラミング時間に対するフラ ッシュ・メモリ・セルのしきい値電圧Ｖｔの関係を示している。 第２図で、曲線２２３は、ドレイン・プログラミング電圧ＶＤが約６ボルトで 、ソース・プログラミング電圧ＶＳが約ゼロ・ボルトの時における、プログラミ ング時間のしきい値電圧とフラッシュ・メモリ・セルの関係を示している。曲線 ２２４は、プログラミング・ドレイン電圧が約５ボルトでソース・プログラミン グ電圧ＶＳが約ゼロ・ボルトの時における、フラッシュ・メモリ・セルのしきい 値電圧とプログラミング時間の関係を示している。第２図に示すように、プログ ラミング・ドレイン電圧とソース・プログラミング電圧の差が比較的大きい場合 、フラッシュ・メモリ・セルが同じしきい値電圧に達するまでのプログラミング 時間はそれに従って短くなる。 第１図は、各ビット線１４６と１４８とソース線１５０が、ビット線を作成す るために使用される材料（種々の金属、ドープされた）シリコン、ポリシリコン など）に固有の電気的性質、物理的性質によりシステム的な抵抗を有することを も示している。たとえば、ビット線１４６は抵抗１２０と１２２を有し、ビット 線１４８は抵抗１２４と１２６、共通ソース線１５０は抵抗１２８、１３０、１ ３２、１３４、１３６を有する。ビット線抵抗とソース線抵抗の値は、メモリ・ アレイ１００におけるフラッシュ・メモリ・セルの位置の関数であり、したがっ てシステムによる。物理的な線の抵抗は線の幾何形状によって異なり、一般的に は次式で表される。 Ｒ＝ｐ×（Ｌ／Ａ） （式２） この式でＲは線の抵抗、ｐは線が作られた材料の抵抗率、Ｌは線の長さ、Ａは 線の断面積である。一般に、式２で示すように線の長さが長くなるにつれて、線 の抵抗も大きくなる。したがって、フラッシュ・メモリ端子が電圧源（ＶＳＰあ るいはＶＰＰなど）から離れれば離れるほど抵抗は大きくなり、電圧源から供給 される電圧からの逸脱が大きくなる。 たとえば、フラッシュ・メモリ・セル１１６のプログラミング中にＶＰＳがゼ ロ・ボルトに設定されている場合、ゼロ・ボルトだったのが各抵抗１３６、１３ ４、１３０を通じて大きくなる。したがって、メモリ・セル１１６のソースにお いてソース・プログラミング電圧ＶＳとして実際に表れる電圧は、ゼロ・ボルト より大きい電圧になる。同様に、プログラミング電圧ＶＰＰはビット線１４６の 一番上では６ボルトで始まるが、１２０と１２２の各抵抗を通じて電圧低下を受 け、ドレイン・プログラミング電圧は６ボルト未満になってしまう。したがって 、プログラミング電圧差ＶＰＰ−ＶＰＳに比べると、実際のプログラミング電圧 差ＶＤ−ＶＳは大幅に減少し、メモリ・セル１１６を所定の状態にプログラムす るのに必要な時間が増加する。したがって、一般にプログラム電圧源ＶＰＰおよ びＶＳＳに近いフラッシュ・メモリ・セルをプログラムするより、プログラム電 圧源ＶＰＰおよびＶＳＳから遠いフラッシュ・メモリ・セルをプログラムする方 が多くの時間が必要になる。 ビット線抵抗とソース線抵抗はまた、所与のプログラミング時間で、同じ状態 にプログラムされるはずのメモリ・セルを異なる状態にプログラムさせることが ある。たとえば、電圧源ＶＰＰおよびＶＰＳに近い位置にあるメモリ・セル１１ ８のＶＤ電圧とＶＳ電圧はＶＰＰとＶＰＳに近く、所与のプログラミング時間内 に特定の状態にプログラムされる。逆に、電圧源ＶＰＰおよびＶＰＳから遠い位 置にあるメモリセル１１６のＶＤ電圧とＶＳ電圧はＶＰＰとＶＰＳからかなり遠 いので、メモリ・セル１１６は同じプログラミング時間内に、異なる状態にプロ グラムされる。したがって、フラッシュ・メモリ・セルがフラッシュ・メモリ・ アレイ１００中で占める位置によって、ある程度のプログラミングの変動性があ る。 システムのソース線抵抗は、ある時間に同時にプログラムされるフラッシュ・ メモリ・セルの数に対してソース・プログラミング電圧ＶＳを変化させる。所与 のフラッシュ・メモリ・ブロック内にある各フラッシュ・メモリ・セルのソース 端子は共通ソース線１５０に接続されているので、共通ソース線１５０中を流れ る電流は、一度にプログラムされるフラッシュ・メモリ・セルの数に応じて変化 する。電流が共通ソース線１５０内で変化するため、フラッシュ・メモリ・セル の各ソースに結合された電圧も変化する。一般に、一度にプログラムされるセル の数が増えるとＶＳも増大する。したがって、各フラッシュ・メモリ・セルに結 合されたソース・プログラミング電圧ＶＳは、フラッシュ・メモリ装置に供給さ れるデータ・パターンにも依存する。 ビット線抵抗やソース線抵抗の負の影響を打ち消すために、いくつかの技術が 開発されている。ある技術では、フラッシュ・メモリ・アレイ内で抵抗が低い金 属線をソース・ストラップとして使用することにより、ソース線抵抗を減少させ ている。しかしこの技術を使用しても、選択されたメモリ・セルがソース・スト ラップに対してどのような位置にあるかにより、フラッシュ・メモリ・セルに加 えられるソース電圧が異なる結果になる。 米国特許第５４２０３７０に開示された別の技術では、装置ごとにビット線の 一番上に加えられるドレイン・プログラミング電圧源を調節し、メモリ・セルの チャネル長さの中で、装置間のばらつきによるフラッシュ・メモリ・セルのプロ グラミング能力の変化を補償する。この技術は、ビット線抵抗やソース線抵抗を 補償するためにプログラミング電圧源を変化させることはない。 さらに別の技術では、あるドレイン・プログラミング電圧をフラッシュ・メモ リ・セル・ブロックの上半分に供給し、別のドレイン・プログラミング電圧をフ ラッシュ・メモリ・セル・ブロックの下半分に供給することによってビット線抵 抗を補償する。この技術はソース線抵抗およびデータ・パターンの依存性を補償 しない。発明の概要 本発明では不揮発性メモリ装置と、プログラミング電圧を設定する方法を記述 する。一態様では、不揮発性メモリ装置はビット線と、ソース線と、不揮発性メ モリ・セルとを含む。不揮発性メモリ・セルは、ビット線に結合されたドレイン 、ソース線に結合されたソース、制御ゲートおよび浮動ゲートを有する。不揮発 性メモリ・セルとを含む。また、不揮発性メモリ装置は、ソース線に結合され、 不揮発性メモリ・セルをプログラミングする時にソース線電圧を生成するソース 電圧生成回路を含む。そのソース電圧生成回路は、メモリ・アレイ内における不 揮発性メモリ・セルの位置に基づいてソース線電圧を変化させる。さらに、不揮 発性メモリ装置は、ビット線に結合され、不揮発性メモリ・セルをプログラミン グする時にビット線電圧を生成するドレイン電圧生成回路をも含む。ドレイン電 圧生成回路は、メモリ・アレイ内における不揮発性メモリ・セルの位置に基づい て、ビット線電圧を変化させる。 本発明の他の特徴や利点は、添付の図而と以下の詳細な説明から明らかになる であろう。図面の簡単な説明 本発明の特徴と利点は添付の図面に限定的ではなく例として示される。図中、 同じ参照番号は同様の要素を指す。 第１図は、ビット線抵抗とソース線抵抗を含む従来技術のフラッシュ・メモリ アレイである。 第２図は、ソース・プログラミング電圧を固定し、ドレイン・プログラミング 電圧を変化させた場合の、フラッシュ・メモリ・セルのしきい値電圧とプログラ ミングの関係を示す電圧時間図である。 第３図は、ドレイン電圧生成回路と、ソース電圧生成回路を含むフラッシュ・ メモリ装置の構成図である。 第４図は、メモリ・ブロックにセグメント化されたフラッシュ・メモリの一実 施例を示す構成図である。 第５図は、アドレス復号器、データ・パターン・モニタ、ドレイン電圧生成回 路、ソース電圧生成回路、フラッシュ・メモリ・セル、ビット線抵抗、ソース線 抵抗を含む、第３図のフラッシュ・メモリ装置の一実施形態を示す構成図である 。 第６図は、第３図のドレイン電圧生成器の一実施形態を示す構成図である。 第７図は、第３図のソース電圧生成器の一実施形態を示す構成図である。 第８図は、テスト・システムに結合された第３図のフラッシュ・メモリ装置を 示す構成図である。 第９図は、第３図のドレイン電圧生成器および／またはソース電圧生成器を特 徴付け、調整する設定の一実施形態を示すフロー・チャートである。発明の詳細な説明 フラッシュ・メモリ・セルのソース・プログラミング電圧とドレイン・プログ ラミング電圧を設定する方法と装置を説明する。以下に説明する実施形態は、ビ ット線電圧またはソース線電圧を調整して、フラッシュ・メモリ・アレイに存在 するシステムのビット線抵抗およびソース線抵抗を補償し、それによってメモリ ・アレイ全体を通して各フラッシュ・メモリ・セルごとにドレイン・プログラミ ング電圧とソース・プログラミング電圧の差を実質的に均一に維持する実施形態 である。ビット線抵抗とソース線抵抗を補償する目的は、フラッシュ・メモリ・ セルのプログラミング速度を増大させ、異なる位置にあるメモリ・セルが異なる 値にプログラムされる原因となるプログラミングの変動性を低減し、一度に複数 のフラッシュ・メモリ・セルをプログラミングすることによって生じるプログラ ムの変動性を低減する助けとなることである。 以下に詳しく説明するように、本発明の一実施形態は、不揮発性メモリ・アレ イ、制御回路、ソース電圧生成器、およびドレイン電圧生成器を有する不揮発性 メモリ装置を含む。メモリ・アレイは第１図に示したようにアレイされ、ドレイ ン電圧生成器とソース電圧生成器の間にビット線抵抗とソース線抵抗を有するフ ラッシュ・メモリ・セルを含む。制御回路はアレイ内のプログラムされるフラッ シュ・メモリ・セルのアドレスを受け取る。制御回路はアドレスを復号し、フラ ッシュ・メモリ・セルのアドレスをソース電圧生成回路とドレイン電圧生成器に 示す。ソース電圧生成器は選択されたフラッシュ・メモリ・セルのアドレスに基 づいて、ソース電圧生成器と選択されたフラッシュ・メモリ・セルのソースの間 のソース線抵抗を補償するソース線電圧を生成する。同様に、ドレイン電圧生成 器は選択されたフラッシュ・メモリ・セルのアドレスに基づいて、ドレイン電圧 生成器と選択されたフラッシュ・メモリ・セルの間のビット線抵抗を補償するビ ット線電圧を生成する。したがって、フラッシュ・メモリ・アレイにおけるメモ リ・セルの位置にかかわらず、選択されたメモリ・セルには実質的に一定のドレ イン−ソース（ＶＤＳ）プログラミング電圧差が加えられ、その結果、実質的に プログラミング速度は均一になり、プログラミングの変動性は低減する。 第３図は、本発明の実施形態を実施することのできる不揮発性メモリ装置３０ ０を示す。以下に説明する実施形態は、情報の複数の状態を記憶できるメモリ・ セルを含むＤＲＡＭアレイを含んだ不揮発性メモリ・アレイでも実施できる。 メモリ装置３００はコマンド・インタフェース３０２、制御回路３０４、ドレ イン電圧生成器３０８、ソース電圧生成器３１２、Ｙ復号器３１６、Ｘ復号器３ １８、Ｙゲート＆センス増幅器３２０、およびメモリ・アレイ３２２を含む。一 実施形態では、フラッシュ・メモリ装置３００のすべての回路は単一の基板上に ある。 メモリ・アレイ３２２は、第１図に示すように行と列に配置された不揮発性メ モリ・セルを含む。不揮発性メモリ・セルはそれぞれのアドレスにデータを記憶 する。不揮発性メモリ・セルのしきい値電圧はプログラミング中に変更すること ができ、したがってアナログ電圧レベルの記憶が可能である。一実施形態では、 メモリアレイ３２２内の各メモリ・セルは、一度に１ビットのデータを記憶する 。別の実施形態では、メモリ・アレイ３２２内の各メモリ・セルは一度に複数ビ ットのデータを記憶する。メモリ・アレイ３２２内のメモリ・セルは一般に上記 のようにプログラムされ、消去され、読み取られるが、選択されたメモリ・セル のソース端子とドレイン端子に加えられるプログラミング電圧は以下に説明する ように生成される。 メモリ・アレイ３２２は１つのメモリ・アレイを有する場合もあり、メモリ・ セルのブロックを有する場合もある。メモリ・セルの各ブロックはそれぞれ独立 にアドレスされる。たとえば、１つのアドレス信号線が、選択されたフラッシュ ・メモリ・セルが入っているメモリ・ブロックを示し、アドレス信号線の残り部 分が、その選択されたメモリ・ブロック内の選択されたメモリ・セルの位置を示 すことができる。 メモリ装置３００の一実施形態では、制御エンジン３０４はメモリ・アレイ３ ２２内の選択された１つまたは複数のメモリ・セルのプログラミングを制御する 。一実施形態では、制御エンジン３０４はマイクロコードが制御するプロセッサ を含む。別の実施形態では、制御エンジン３０４は、メモリ・アレイ３２２内の メモリ・セルをプログラムするための種々の機能を実施する状態マシンあるいは 論理回路である。 制御エンジン３０４は、Ｘ復号器３１８、Ｙ復号器３１６、Ｙゲート＆センス 増幅器３２０、ドレイン電圧生成器３０８、およびソース電圧生成器３１２の制 御によってメモリ・アレイ３２２を管理する。制御回路３０４は、外部回路から 加えられてバス３２６をアドレスし、バス３３６を介してＹ復号器３１６および Ｘ復号器３１８に供給されるアドレスをラッチするための、アドレス・ラッチを 含むこともできる。Ｙゲート＆センス増幅器３２０は、メモリ・アレイ３２２か ら読み取られたデータ、または、メモリ・アレイ３２２にプログラムされるデー タをバッファする。 読み取り、消去、プログラムのためのユーザ・コマンドはコマンド・インタフ ェース３０２を介して制御回路３０４に送られる。外部ユーザは、出力可能化Ｏ ＥＢ、チップ選択ＣＥＢ、書き込み可能化ＷＥＢを含む制御信号を介してコマン ド・インタフェース３０２にコマンドを発行する。他の制御信号を使用すること もできる。コマンド・インタフェース３０２は電源電圧ＶＣＣ、接地電圧ＶＳＳ 、プログラミング／消去電圧ＶＰＰを受け取る。ＶＣＣとＶＳＳは、フラッシュ ・メモリ装置３００内の各回路に結合される。一実施形態では、ＶＣＣは約３〜 ６ボルトである。ＶＰＰはフラッシュ・メモリ装置３００の内部で生成すること もできるし、外部から供給することもできる。メモリ・アレイ３２２内の選択さ れたフラッシュ・メモリ・セルをプログラミングする間、ＶＰＰの範囲は約５〜 １３ボルトの間である。 フラッシュ・メモリ装置３００は、フラッシュ・メモリ装置３００用に制御信 号、アドレス信号および／またはデータ信号を生成する、マイクロプロセッサや 他のタイプのコントローラ装置または論理（プログラム可能またはその他の）に 結合される。フラッシュ・メモリ装置３００は任意の種類のコンピュータやデー タ処理システムに使用できる。フラッシュ・メモリ装置３００を使用できるコン ピュータ・システムは、パーソナル・コンピュータ、ノートブック・コンピュー タ、ラップトップ・コンピュータ、パーソナル・アシスタント／コミュニケータ 、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサ ・コンピュータ、他の任意のタイプのコンピュータ・システムである。さらに、 フラッシュ・メモリ装置３００を使用できるシステムは、プリンタ・システム、 セルラ電話システム、ディジタル応答システム、ディジタル・カメラ、他の任意 のデータ記憶システムである。 メモリ・アレイ３２２内でプログラムされるメモリ・セルは、バス３２６で制 御回路３０４に供給されるアドレスに応じて選択される。制御回路３０４はバス ３３６を介して、選択されたフラッシュ・メモリ・セルのアドレスをＹ復号器３ １６とＸ復号器３１８に送る。選択された１つまたは複数のメモリ・セルにプロ グラムされるデータ・パターンがデータ・バス３２４に与えられ、バス３３４を 介して制御回路３０４からＹゲート＆センス増幅器３２０に供給される。 メモリ・アレイ３２２からのデータの読み取りは、バス３４２を介してＹゲー ト＆センス増幅器３２０に結合され、制御回路３０４によってデータ・バス３２ ４に渡される。代替方法として、メモリ・アレイ３２２から読み取られたデータ は、制御回路３０４を通過せずに、制御回路３０４の制御下で、回路によってデ ータ・バス３２４に出力される。Ｙゲート＆センス増幅器３２０は、与えられた データの状態を、参照セルアレイ（図示せず）やその他の手段を使用して決定す る。メモリ・アレイ６２から読み取られたデータの状態を決定するために使用さ れる回路の一例が、ＰＣＴ出願公開、ＰＣＴ／ＵＳ９５／０６２３０号に開示さ れている。これは、ＳＥＮＳＩＮＧ ＳＣＨＥＭＥＳ ＦＯＲ ＦＬＡＳＨ Ｍ ＥＭＯＲＹ ＷＩＴＨ ＭＵＬＴＩＬＥＶＥＬ ＣＥＬＬＳという名称で１９９ ５年１２月１４日に公開された国際公開ＷＯ ９５／２３０７４号である。メモ リ・アレイ６２から読み取られたデータの状態を決定するために使用される回路 の別の例は、ＷＲＩＴＥ ＶＥＲＩＦＹ ＳＣＨＥＭＥＳ ＦＯＲ ＦＬＡＳＨ ＭＥＭＯＲＹ ＷＩＴＨ ＭＵＬＴＩＬＥＶＥＬ ＣＥＬＬＳという名称の米 国特許５５３９６９０号に開示されている。メモリ・アレイ６２から読み取られ たデータの状態を決定するために使用される回路のさらに別の例は、ＢＩＴ Ｍ ＡＰ ＡＤＤＲＥＳＳＩＮＧ ＳＣＨＥＭＥＳ ＦＯＲ ＦＬＡＳＨ ＭＥＭＯ ＲＹという名称の米国特許５４９７３５４号に開示されている。 フラッシュ・メモリ装置３００は、バス３３０を介して制御回路３０４に結合 されたドレイン電圧生成器３０８を含む。ドレイン電圧生成器３０８は、メモリ アレイ３２２内で選択された１つまたは複数のメモリ・セルの位置に基づいて、 選択されたメモリ・セルに関連するビット線抵抗を補償するように調節された、 １つまたは複数のビット線電圧を生成する。ドレイン電圧生成器３０８はまた、 プログラミング電圧ＶＰＰも受け取る。 同様に、フラッシュ・メモリ装置３００は、バス３４６を介して制御回路３０ ４に結合されたソース電圧生成器３１２を含む。メモリ・アレイ３２２の選択さ れたメモリ・セルの位置に基づいて、ソース電圧生成器３１２は選択されたメモ リ・セルに関連するソース線抵抗を補償するように調整したソース線電圧を生成 する。ソース電圧生成器３１２はまた、プログラミング電圧ＶＰＰも受け取る。 別の実施形態では、フラッシュ・メモリ装置３００内で必要なのは、ドレイン 電圧発生器３０８だけである。この実施形態では、ドレイン電圧生成器３０８は 選択されたメモリ・セルのビット線に結合されたビット線電圧を調節し、選択さ れたメモリ・セルに結合されたビット線のビット線抵抗と、ソース線のソース線 抵抗を補償する。ドレイン電圧生成器３０８はまたビット線電圧を調整し、デー タ・パターン依存性を補償する。すなわち、一度に複数の選択されたメモリ・セ ルをプログラムすることによって生じる、選択されたメモリ・セルのソース端子 におけるソース電圧の変化を補償する。 さらに別の実施形態では、フラッシュ・メモリ装置３００内で必要なのはソー ス電圧生成器３１２だけである。この実施形態では、ソース電圧生成器３１２は 選択されたメモリ・セルの共通ソース線に結合されたソース線電圧を調整し、選 択されたメモリ・セルに結合された共通ソース線のソース線抵抗と、ビット線の ビット線抵抗を補償する。ソース電圧生成器３１２はまた、ソース線電圧を調整 し、データ・パターン依存性を補償する。すなわち、一度に複数の選択されたメ モリ・セルをプログラムすることによって生じる、選択されたメモリ・セルのソ ース端子におけるソース電圧の変化を補償する。 動作に際しては、制御回路３０４はプログラムされる選択されたメモリ・セル のアドレスを受け取り、そのアドレスをバス３３０を介してドレイン電圧生成器 ３０８に送り、バス３４６を介してソース電圧生成器３１２に送る。一実施形態 では、バス３３０と３４６は同じバスである。別の実施形態では、バス３３０と ３４６はバス３３６である。 ドレイン電圧生成器３０８は選択されたメモリ・セルのアドレスを受け取ると 、選択されたメモリ・セル用の適切なビット線電圧を生成する。ドレイン電圧生 成器３０８は、選択されたメモリ・セルに結合されたビット線に関連するビット 線抵抗を補償するために、調整されたビット線電圧を正確に計算し生成できる状 態マシン、制御論理、またはその他のタイプのインテリジェント回路である。ド レイン電圧生成器３０８はまた、選択されたメモリ・セルの位置に対応するビッ ト線電圧を表す値を記憶するアドレス可能なメモリも含む。 一般的に、補償がなければ、ドレイン電圧生成器３０８が生成する公称ビット 線電圧は、選択されたメモリ・セルをプログラミングする時、約４〜７ボルトで ある。選択されたメモリ・セルがドレイン電圧生成器３０８に近い位置にある場 合（つまり、メモリ・アレイ３２２の一番上付近にある時）、ドレイン電圧生成 器３０８はプログラミング中、公称ビット線電圧に少量だけ（たとえば１０〜１ ５０ミリボルト）追加したビット線電圧を生成する。選択されたメモリ・セルが ドレイン電圧生成器３０８から遠い位置にある場合（すなわち、メモリ・アレイ ３２２の下の方にある場合）、ドレイン電圧生成器３０８はプログラミング中、 公称ビット線電圧に多くの（２００ミリボルトから２ボルトなど）追加したビッ ト線電圧を生成する。 同様に、ソース電圧生成器３１２は選択されたメモリ・セルのアドレスを受け 取ると、選択されたメモリ・セル用の適切なソース線電圧を生成する。ソース電 圧生成器３１２は、選択されたメモリ・セルに結合されたソース線に関連するソ ース線抵抗を補償するために、調整されたソース線電圧を正確に計算し生成でき る状態マシン、制御論理、あるいは他のタイプのインテリジェント回路である。 ソース電圧生成器３１２はまた、選択されたメモリ・セルの位置に基づいてソー ス線電圧を表す値を記憶するアドレス可能なメモリも含む。 一般的に、補償がなければ、ソース電圧生成器３１２が生成する公称ソース線 電圧は、選択されたメモリ・セルをプログラミングする時、約０ボルトである。 一実施形態では、選択されたメモリ・セルが、ソース電圧生成器３１２またはソ ース電圧ストラップに近い位置にある時は、選択されたメモリ・セルがソース電 圧生成器３１２またはソース・ストラップから遠い位置にある時よりも大きな正 のソース線電圧（例えば１０ミリボルトから２ボルトなど）を生成できる。 別の実施形態では、補償がなければ、選択されたメモリ・セルをプログラミン グする時、ソース電圧生成器３１２が生成する公称ソース線電圧は負の電圧であ る。この実施形態では、ソース電圧生成器３１２は、選択されたメモリ・セルが ソース電圧生成器３１２またはソース電圧ストラップより遠い位置にある時は、 選択されたメモリセルがソース電圧生成器３１２またはソース・ストラップに近 い位置にある時より、約０ボルトのより少ない負の電圧を生成するか、正の電圧 を生成する。一実施形態では、選択されたメモリ・セルは負のバイアスがかかっ たそれ自体のウエル中に製作することができる。 当技術分野で一般に知られているように、ビット線およびソース線を作成する ために使用される材料と、ビット線およびソース線の幾何形状と、ビット線およ びソース線に結合された他の回路構成要素の影響が分かっている場合、ビット線 抵抗およびソース線抵抗はフラッシュ・メモリ装置３００を製造する前に（上記 の式２を使うなどして）計算、またはシミュレーションできる。 さらに、ソース電圧生成器３１２は、バス３２４から制御回路３０４に供給さ れたデータ・パターンを受け取ることができる。データ・パターンはバス３４６ か、別のバス（図示せず）を介して、ソース電圧生成器３１２に供給される。前 に説明したように、データ・パターンは、複数のメモリ・セルが一度にプログラ ムされるように選択され、共通ソース線のソース抵抗があるために、選択された メモリ・セルの端子におけるソース・プログラミング電圧を逸脱させることを示 す。ソース電圧生成器３１２はさらにソース線電圧を調節し、このさらなる逸脱 を補償して、選択された各メモリ・セルのソース端子で受け取られるソース・プ ログラミング電圧を許容できる範囲内にとどめ、所与のプログラミング時間内で 選択された各メモリ・セルに適切な状態がプログラムされるようにする。ビット 線抵抗およびソース線抵抗の場合と同様に、一度に複数のメモリ・セルをプログ ラミングする効果は、メモリ装置３００を製作する前に計算でき、シミュレーシ ョンできる。 メモリ・アレイ３２２が個別にアドレス可能なフラッシュ・メモリ・ブロック を有する場合、さらにドレイン電圧生成器とメモリ・ブロック、また、ソース電 圧生成器とメモリ・ブロックの間にビット線抵抗とソース線抵抗が存在すること がある。第４図は、メモリ・アレイ３２２の一実施形態であるメモリ・アレイ４ ００を示しており、４０２−４０５の、４つの個別にアドレス可能なメモリ・ブ ロックを有する。第４図に示すように、所与のビット線４０６に対して多数のビ ット線抵抗４０７−４１４が存在し、ソース線４１５に対して多数のソース線抵 抗４１６−４２３が存在する。ドレイン電圧生成器３０８はまた、ビット線４０ ６に加えられたビット線電圧を調整し、ドレイン電圧生成器３０８と選択された メモリ・セルを含む選択されたメモリ・ブロックの間に存在するビット線抵抗を 補償する。同様に、ソース電圧生成器３１２はまた、ソース線４１５に加えられ たソース線電圧を調整し、ソース電圧生成器３１２と選択されたメモリ・セルを 含む選択されたメモリ・ブロックの間に存在するソース線抵抗を補償する。 ドレイン電圧生成器３０８とソース電圧生成器３１２がそれぞれ、選択された メモリ・セルのビット線とソース線に加えられる適切なビット線電圧とソース線 電圧を決定すると、選択されたメモリ・セルは種々の既知のプログラミング方法 を使用してプログラムすることができる。一実施形態では、１つのメモリ・セル が一度にプログラムされる。別の実施形態では、選択された複数のメモリ・セル が一度にプログラムされる。使用できる１つのプログラミング方法は、ＭＥＴＨ ＯＤ ＡＮＤ ＣＩＲＣＵＩＴＲＹ ＦＯＲ ＳＴＯＲＩＮＧ ＤＩＳＣＲＥＴ Ｅ ＡＭＯＵＮＴＳ ＯＦ ＣＨＡＲＧＥ ＩＮ Ａ ＳＩＮＧＬＥ ＭＥＭＯ ＲＹ ＥＬＥＭＥＮＴという名称の米国特許第５４４０５０５号に開示されてい る。 ビット線抵抗が原因で生じるビット線上の電圧低下をビット線電圧を調節して 補償し、ソース線抵抗が原因で生じるソース線上の電圧増加をソース線電圧を調 節して補償することにより、メモリ・アレイ３２２において選択された各メモリ ・セルの端子の両端間の実際のドレイン−ソース（ＶＤＳ）電圧を、メモリ・ア レイ全体を通じて実質的に一定か均一になるように制御できる。これによって、 メモリ・アレイ内の選択されたメモリ・セルの位置が原因で生じるプログラミン グ速度のロスが大幅に削減または除去される。また、選択されたメモリ・セルの 位置、あるいはデータ依存性が原因で生じるプログラミングの変動性も削減また は除去される。 第５図は、選択されたフラッシュ・メモリ・セル５１４を協働してプログラム する、メモリ装置３００の特有の特徴がある一実施形態であるメモリ装置５００ を示す。選択されたメモリ・セル５１４は、第３図のフラッシュ・メモリ・アレ イ３２２内のメモリ・セルである。メモリ装置５００は、それぞれ第３図の制御 回路３０４、ドレイン電圧生成器３０８、ソース電圧生成器３１２と同じ方法で 動作する、制御回路５０４、ドレイン電圧生成器５０８、ソース電圧生成器５１ ２を含む。 制御回路５０４は、アドレス復号器５０６とデータ・パターン・モニタ５０８ を含む。アドレス復号器５０６は選択されたメモリ・セル５１４のアドレスを復 号化し、復号化したアドレスを、バス５２０を介してドレイン電圧生成器５０８ とソース電圧生成器５１２に供給する。復号化され、アドレス復号器５０６によ って出力されたアドレスは、選択されたメモリ・セル５１４が入っているメモリ ・ブロック、選択されたメモリ・セル５１４の行位置、および／または選択され たメモリ・セル５１４の列位置を示す。 アドレス復号器５０６から受け取った復号化されたアドレスに応答して、ドレ イン電圧生成器５０８は線５２２にＨＨＶＰＷを生成する。ＨＨＶＰＷは、ｎ− チャネルＭＯＳＦＥＴトランジスタ５１０のゲートに結合されている。トランジ スタ５１０は、復号ｎ−チャネルＭＯＳＦＥＴトランジスタ５１２および、選択 されたフラッシュ・メモリ・セル５１４と直列に結合されている。トランジスタ ５１０のドレインはプログラム／消去電圧ＶＰＰに結合され、トランジスタ５１ ０のソースは復号トランジスタ５１２のドレインに結合されている。一実施形態 では、ＶＰＰは約９ボルトである。ＨＨＶＰＷはプログラミング電圧で、ビット 線電圧ＶＢＬがビット線５２４に生成されるようにドレイン電圧生成器５０８に よって生成される。ＶＢＬはＨＨＶＰＷより約１しきい値電圧低い。一実施形態 では、トランジスタ５１０のしきい値電圧は約２〜４ボルトである。他の実施形 態では、トランジスタ５１０のしきい値電圧は約０．５〜２ボルトである。 ドレイン電圧生成器５０８は、ビット線抵抗５１６を補償するように、選択さ れたメモリ・セル５１４の位置に基づいてＨＨＶＰＷの値を変更する。他の実施 形態では、ＨＨＰＶＷはまた、ソース線抵抗５１８を補償する。 復号トランジスタ５１２はオプションのトランジスタであり、第３図のＹゲー ト・センス増幅器３２０からゲート電圧ＶＤＣを受け取る。トランジスタ５１２ のドレインはトランジスタ５１０のソースに結合され、復号トランジスタ５１２ のソースは選択されたメモリ・セル５１４のドレインに結合されている。ＶＤＣ が低い時、ＶＢＬは選択されたメモリ・セル５１４のドレインに結合されない。 ＶＤＣが高い時、復号トランジスタ５１２はＶＢＬを選択されたメモリ・セル５ １４のドレインに結合する。ＶＢＬはビット線抵抗５１６の両端間で低下し、選 択されたメモリ・セル５１４のドレイン端子において、ドレイン・プログラミン グ電圧ＶＤになる。ビット線抵抗５１６の値は、前述のようにメモリ・アレイ３ ２２内で選択されたメモリ・セルが占める位置の関数であり、計算することもシ ミュレーションすることもできる。別の実施形態では、復号トランジスタ５１２ はトランジスタ５１０と共に位置を変更する。さらに別の実施形態では、復号ト ランジスタ５１２は必要ではない。 ソース電圧生成器５１２は、バス５２０を介して、制御回路５０４から選択さ れたメモリ・セル５１４の復号化されたアドレスを受け取る。ソース電圧生成器 ５１２は復号化されたアドレスに応じて、線５２６にソース線電圧ＶＰＳを生成 する。ソース線電圧５２６は、ソース・プログラミング電圧ＶＳが選択されたメ モリ・セル５１４のソース端子に結合されるように、ソース線抵抗５１８を補償 する。ソース線抵抗５１８の値は、メモリ・アレイ３２２における選択されたメ モリ・セル５１４の位置の関数として変化する。選択されたメモリ・セル５１４ はさらに、Ｘ復号器３１８が供給するワード線電圧ＶＷＬを受け取るゲート端子 を含む。 制御回路５０４は、データ・バス３２６のデータ・パターンを解釈するデータ ・パターン・モニタ５０８を含む。所与のデータ・パターンからデータ・パター ン・モニタ５０８は一度にプログラムされる選択されたメモリ・セルの数を決定 する。一実施形態では、データ・パターン・モニタ５０８は、バス３２６上のデ ータ・パターン内にある高ビットまたは低ビットの数をカウントするカウンタで ある。 データ・パターン・モニタ５０８は一度にプログラムされる選択されたメモリ ・セルの数の指示を、バス５２８を介してソース電圧生成器５１２に渡す。前述 のように、メモリ・ブロック内で選択された各メモリ・セルは、共通ソース線に 結合されたソース端子を有するので、一度に複数の選択されたメモリ・セルをプ ログラミングすると、各メモリ・セルが受け取るソース・プログラミング電圧Ｖ Ｓの変動性が増大する。したがって、ソース電圧生成器５１２は、選択された各 メモリ・セルの位置を監視すると同時に、一度にプログラムされる選択されたメ モリ・セルの数を監視して、それに従ってソース線電圧ＶＰＳを生成する。 一般的に、一度にプログラムされる選択されたメモリ・セルの数が増加すると 、ソース・プログラミング電圧ＶＳは増大する。したがって、プログラミングさ れている選択されたメモリ・セルの数が増加する時、ソース電圧生成器５１２は ソース線電圧ＶＰＳを減少させ、ＶＳの増加を補償または相殺する。 ＨＨＶＰＷとビット線電圧ＶＢＬがビット線抵抗５１６を補償し、ソース線電 圧ＶＰＳがソース線抵抗５１８を補償するので、選択されたメモリ・セル５１４ の両端間でドレイン−ソース電圧ＶＤＳが維持され、選択されたメモリ・セル５ １４をプログラムするために必要な時間がビット線抵抗５１６とソース線抵抗５ １８のために増加することはない。さらに、データ依存性の影響は打ち消される 。 一実施形態においてはドレイン電圧生成器５０８だけが必要であり、データ・ パターン・モニタ５０８はプログラムされる選択されたメモリ・セルの数をドレ イン電圧生成器５０８に送る。その後、ＨＨＰＶＷとビット線電圧ＶＢＬは選択 されたメモリ・セルのアドレスと、一度にプログラムされる選択されたメモリ・ セルの数に応じて調整される。 他の実施形態では、選択されたメモリ・セル５１４のアドレスは、アドレス復 号器５０６によって復号されずに、直接、ドレイン電圧生成器５０８とソース電 圧生成器５１２に結合される。さらに別の実施形態では、ドレイン電圧生成器５ ０８とソース電圧生成器５１２はそれぞれ、アドレス復号器および／またはデー タ・パターン・モニタを含む。 第６図は、第５図のドレイン電圧生成器５０８の実施形態の１つであるドレイ ン電圧生成器６００を示す。ドレイン電圧生成器６００はブロック・オフセット ・メモリ６０２と、位置オフセット・メモリ６０４を含み、６０２と６０４はそ れぞれ、プログラムされる選択されたメモリ・セルのアドレスをバス５２０を介 して受け取る。各ブロック・オフセット・メモリ６０２と位置オフセット・メモ リ６０４はフラッシュ・メモリ・セル、ＥＰＲＯＭセル、ＲＯＭセル、ＥＥＰＲ ＯＭセル、および揮発性メモリを含む他のタイプのメモリなどの、不揮発性メモ リである。 ブロック・オフセット・メモリ６０２は選択されたメモリ・セルについてブロ ック・アドレスを復号化し、公称プログラミング電圧（６ボルトなど）からの第 １のオフセット電圧を示す値を記憶し、メモリ・ブロック間に存在するビット線 抵抗を補償する。ブロック・オフセット・メモリ６０２は、バス６１０を介して 電圧生成器６０８に第１のオフセット電圧を示す値を供給する。一実施形態では 、ブロック・オフセット・メモリ６０２は、バス５２０に提供されるアドレスに よってアクセスされるアドレスに最初のオフセット電圧を示す値を記憶する。別 の実施形態では、ブロック・オフセット・メモリ６０２は、バス５２０で受け取 ったアドレスに応答して第１のオフセット電圧を計算するプログラムを記憶する 。 位置オフセットメモリ６０４は選択されたメモリ・ブロック内で選択されたメ モリ・セルのアドレスを復号化し、公称プログラミング電圧からの第２のオフセ ット電圧を示す値を記憶する。位置オフセット・メモリ６０４はバス６１２を介 して、第２のオフセット電圧を示す値を電圧生成器６０８に提供する。第２のオ フセット電圧は、特定のビット線に結合された、選択されたメモリ・セル用の存 在するビット線抵抗（たとえばビット線抵抗５１６）を補償する。一実施形態で は、位置オフセット・メモリ６０４は、バス５２０で提供されるアドレスによっ てアクセスされるアドレスに第２のオフセット電圧を示す値を記憶する。別の実 施形態では、位置オフセット・メモリ６０４はバス５２０上で受け取ったアドレ スに応答して、第２のオフセット電圧を計算するプログラムを記憶する。 電圧生成器６０８は、ブロック・オフセット・メモリ６０２と位置オフセット ・メモリ６０４から値を受取り、ＨＨＶＰＷを生成する。 第７図は第５図のソース電圧生成器５１２の一実施形態であるソース電圧生成 器７００を示す。ソース電圧生成器７００は、それぞれ第６図のブロック・オフ セット・メモリ７０２、位置オフセット・メモリ７０４、ブロック・オフセット ・メモリ６０２と同じ方法で相互接続され動作する電圧生成器７０８、位置オフ セット・メモリ６０４、および電圧生成器６０８を含む。ソース電圧生成器７０ ０はまた、データ・パターン・オフセット・メモリ７０６を含む。データ・パタ ーン・オフセット・メモリ７０６はフラッシュ・メモリ・セル、ＥＰＲＯＭセル 、ＲＯＭセル、ＥＥＰＲＯＭセル、および揮発性メモリを含む他のタイプのメモ リなどの不揮発性メモリである。 データ・パターン・オフセット・メモリは、バス５２８を介してデータ・パタ ーン・モニタ５０８から受け取ったデータ値に応答して、バス７１４上に、一度 にプログラムされる選択されたメモリ・セルの数に対応する、オフセット電圧に 対応する値を出力する。一実施形態では、データ・パターン・オフセット・メモ リ７０６は、バス５２８上でデータ値によってアクセスされるアドレスにオフセ ット電圧を示す値を記憶する。別の実施形態では、データ・パターン・オフセッ ト・メモリ７０６は、バス５２８から受け取ったアドレスに応答してオフセット 電圧を計算するプログラムを記憶する。 電圧生成器７０８はブロック・オフセット・メモリ７０２、位置オフセット・ メモリ７０４、およびデータ・パターン・オフセット・メモリ７０６から値を受 け取り、ソース線電圧ＶＰＳを生成する。このソース線電圧ＶＰＳは、メモリ・ ブロック、メモリ・ブロック内のソース線抵抗と、一度にプログラムされている 選択されたいくつかのメモリ・セル間でソース線抵抗を補償する。 前述のように、ビット線抵抗とソース線抵抗は、メモリ装置３００を製造する 前にシミュレーションや計算ができる。第６図と第７図の実施形態では、値はそ の後ブロック・オフセット・メモリ６０２と７０２、位置オフセット・メモリ６ ０４と７０４、データ・パターン・オフセット・メモリ７０６に記憶され、ＨＨ ＶＰＷやＶＰＳを生成する。別の実施形態では、ドレイン電圧生成器３０８とソ ース電圧生成器３１２は、ＨＨＶＰＷとＶＰＳが適切にビット線抵抗とソース線 抵抗を補償するように特徴づけられ、調整される。一実施形態では、ブロック・ オフセットメモリ６０２と７０２、位置オフセット・メモリ６０４と７０４、デ ータ・パターン・オフセット・メモリ７０６はプログラム可能なメモリで、所与 のプログラミング時間に選択されたメモリ・セルをプログラムすることによって 生成された状態の性質に基づいて新しい値を記憶できるように更新される。 第８図は、フラッシュ・メモリ装置３００に結合されたテスト・システム８０ ２である。一実施形態では、テスト・システム８０２はコンピュータ制御された テスト・システムで、アドレス・バス３２６、データ・バス３２４、制御バス８ ０４を介して適切なプログラム・コマンド、消去コマンド、読み取りコマンドを フラッシュ・メモリ装置３００に送る。制御バス８０４は制御信号ＯＥＢ、ＷＥ Ｂ、ＣＥＢなどの制御信号を含む。テスト・システム８０２はまたＶＰＰをフラ ッシュ・メモリ装置３００に供給できる。 テスト・システム８０２は、選択されたメモリ・セルが所定のプログラミング 時間内に所定の状態にプログラムされているかどうかを判定するプロセスを制御 する。選択されたメモリ・セルが所定のプログラミング時間内に所定の状態にプ ログラムされていない場合、ビット線電圧はドレイン電圧生成器３０８が生成し たＨＨＰＶＷを調整することによって増加され、ソース線電圧はソース電圧生成 器３１２によって生成されたＶＰＳを調整することによって減少される。あるい は、ＨＨＶＰＷとＶＰＳの両方を調整することもできる。その後、新しい値は、 新しいＨＨＶＰＷ値あるいは新しいＶＰＳ値に対応するドレイン電圧生成器かソ ース電圧生成器の、ブロック・オフセット・メモリ、位置オフセット・メモリ、 データ・パターン・オフセット・メモリのいずれかに記憶される。代替方法とし て、ドレイン電圧生成器３０８またはソース電圧生成器３１２がそれぞれ、ＨＨ ＰＶＷあるいはＶＰＳを計算するために使用しているソフトウェア・ルーチンが 適切に調節される。 第９図はテスト・システム８０２が実行する１つの方法を示す図である。この プロセスはステップ９００で始まる。ステップ９０２では、１つのメモリ・セル がプログラミングのために選択され、選択されたメモリ・セルのアドレスがフラ ッシュ・メモリ装置３００に供給される。ステップ９０４では、プログラミング 時間は、選択されたメモリ・セルが所定のプログラミング時間内に所定の状態に プログラムされるように設定される。ステップ９０６では、選択されたメモリ・ セルは所定のプログラミング時間でプログラムされる。ステップ９０８では、選 択されたメモリ・セルがプログラムされた状態を読み取ることによってプログラ ミングが確認される。 選択されたメモリ・セルから読み取られた状態が所望の状態であると、ステッ プ９１０で判定された場合、プロセスはステップ９１２で終了する。選択された メモリ・セルから読み取られた状態が所望の状態ではない場合は、選択されたメ モリ・セルは所定のプログラミング時間で所望の状態にプログラムされていない 。これは、ＨＨＶＰＷおよび／またはＶＰＳが、選択されたメモリ・セルに結合 されたビット線抵抗やソース線を適切に補償していなかった場合に起きる。 ステップ９１４で、テスト・システム８０２は、選択されたメモリ・セルから 読み取られた状態が所望の状態よりも小さく、選択されたメモリ・セルが十分に 高速でプログラムされていなかったことを示すかどうかを判定する。イエスの場 合、テスト・システム８０２は、ドレイン電圧生成器３０８かソース電圧生成器 ３１２にそれぞれ記憶された値かプログラムを調節することによって、ＨＨＶＰ Ｗを増加させる、かつ／またはＶＰＳを減少させる。プロセスはそれからステッ プ９０６に戻り、選択されたメモリ・セルが所定のプログラミング時間内に所望 の状態にプログラムされるまで継続される。 テスト・システム８０２が、選択されたメモリ・セルから読み取られた状態が 所望の状態より大きいと判定した場合、選択されたメモリ・セルは早くプログラ ムされすぎたということであり、テスト・システム８０２は、それぞれドレイン 電圧生成器３０８またはソース電圧生成器３１２に記憶された値またはプログラ ムを調整することによって、ＨＨＶＰＷを減少させるか、ＶＰＳを増加させる。 その後プロセスはステップ９０６に戻り、選択されたメモリ・セルが所定のプロ グラミング時間で所望の状態にプログラムされるまで継続される。 別の実施形態では、外部テスト・システム８０２は必要ではなく、制御回路３ ０４が第９図に示されたすべてのステップを実行して、フラッシュ・メモリ装置 ３００のドレイン電圧生成器３０８および／またはソース電圧生成器３１２を自 己調整する。 前記の明細書では、本発明を具体的な実施形態に関して説明した。しかし、本 発明に添付の請求の範囲に記述されるように、本発明のより広い精神と範囲から 離れることなく、種々の修正や変更が可能であることは明らかである。したがっ て明細書および図面は限定的なものではなく、例示的なものと見るべきである。

【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年１０月９日（１９９８．１０．９） 【補正内容】 補正明細書Ａ ビット線抵抗とソース線抵抗はまた、所与のプログラミング時間で、同じ状態 にプログラムされるはずのメモリ・セルを異なる状態にプログラムさせることが ある。たとえば、電圧源ＶＰＰおよびＶＰＳに近い位置にあるメモリ・セル１１ ８のＶＤ電圧とＶＳ電圧はＶＰＰとＶＰＳに近く、所与のプログラミング時間内 に特定の状態にプログラムされる。逆に、電圧源ＶＰＰおよびＶＰＳから遠い位 置にあるメモリセル１１６のＶＤ電圧とＶＳ電圧はＶＰＰとＶＰＳからかなり遠 いので、メモリ・セル１１６は同じプログラミング時間内に、異なる状態にプロ グラムされる。したがって、フラッシュ・メモリ・セルがフラッシュ・メモリ・ アレイ１００中で占める位置によって、ある程度のプログラミングの変動性があ る。 システムのソース線抵抗は、ある時間に同時にプログラムされるフラッシュ・ メモリ・セルの数に対してソース・プログラミング電圧ＶＳを変化させる。所与 のフラッシュ・メモリ・ブロック内にある各フラッシュ・メモリ・セルのソース 端子は共通ソース線１５０に接続されているので、共通ソース線１５０中を流れ る電流は、一度にプログラムされるフラッシュ・メモリ・セルの数に応じて変化 する。電流が共通ソース線１５０内で変化するため、フラッシュ・メモリ・セル の各ソースに結合された電圧も変化する。一般に、一度にプログラムされるセル の数が増えるとＶＳも増大する。したがって、各フラッシュ・メモリ・セルに結 合されたソース・プログラミング電圧ＶＳは、フラッシュ・メモリ装置に供給さ れるデータ・パターンにも依存する。 ビット線抵抗やソース線抵抗の負の影響を打ち消すために、いくつかの技術が 開発されている。ある技術では、フラッシュ・メモリ・アレイ内で抵抗が低い金 属線をソース・ストラップとして使用することにより、ソース線抵抗を減少させ ている。しかしこの技術を使用しても、選択されたメモリ・セルがソース・スト ラップに対してどのような位置にあるかにより、フラッシュ・メモリ・セルに加 えられるソース電圧が異なる結果になる。 補正明細書Ｂ メモリ・アレイ３２２は、第１図に示すように行と列に配置された不揮発性メ モリ・セルを含む。不揮発性メモリ・セルはそれぞれのアドレスにデータを記憶 する。不揮発性メモリ・セルのしきい値電圧はプログラミング中に変更すること ができ、したがってアナログ電圧レベルの記憶が可能である。一実施形態では、 メモリアレイ３２２内の各メモリ・セルは、一度に１ビットのデータを記憶する 。別の実施形態では、メモリ・アレイ３２２内の各メモリ・セルは一度に複数ビ ットのデータを記憶する。メモリ・アレイ３２２内のメモリ・セルは一般に上記 のようにプログラムされ、消去され、読み取られるが、選択されたメモリ・セル のソース端子とドレイン端子に加えられるプログラミング電圧は以下に説明する ように生成される。 メモリ・アレイ３２２は１つのメモリ・アレイを有する場合もあり、メモリ・ セルのブロックを有する場合もある。メモリ・セルの各ブロックはそれぞれ独立 にアドレスされる。たとえば、１つのアドレス信号線が、選択されたフラッシュ ・メモリ・セルが入っているメモリ・ブロックを示し、アドレス信号線の残り部 分が、その選択されたメモリ・ブロック内の選択されたメモリ・セルの位置を示 すことができる。 メモリ装置３００の一実施形態では、制御エンジン３０４はメモリ・アレイ３ ２２内の選択された１つまたは複数のメモリ・セルのプログラミングを制御する 。一実施形態では、制御エンジン３０４はマイクロコードが制御するプロセッサ を含む。別の実施形態では、制御エンジン３０４は、メモリ・アレイ３２２内の メモリ・セルをプログラムするための種々の機能を実施する状態マシンあるいは 論理回路である。 制御エンジン３０４は、Ｘ復号器３１８、Ｙ復号器３１６、Ｙゲート＆センス 増幅器３２０、ドレイン電圧生成器３０８、およびソース電圧生成器３１２の制 御によってメモリ・アレイ３２２を管理する。制御回路３０４は、外部回路から 加えられてバス３２６をアドレスし、バス３３６を介してＹ復号器３１６および Ｘ復号器３１８に供給されるアドレスをラッチするための、アドレス・ラッチを 含むこともできる。Ｙゲート＆センス増幅器３２０は、メモリ・アレイ３２２か ら読み取られたデータ、または、メモリ・アレイ３２２にプログラムされるデー タをバッファする。 読み取り、消去、プログラムのためのユーザ・コマンドはコマンド・インタフ ェース３０２を介して制御回路３０４に送られる。外部ユーザは、出力可能化Ｏ ＥＢ、チップ選択ＣＥＢ、書き込み可能化ＷＥＢを含む制御信号を介してコマン ド・インタフェース３０２にコマンドを発行する。他の制御信号を使用すること もできる。コマンド・インタフェース３０２は電源電圧ＶＣＣ、接地電圧ＶＳＳ 、プログラミング／消去電圧ＶＰＰを受け取る。ＶＣＣとＶＳＳは、フラッシュ ・メモリ装置３００内の各回路に結合される。一実施形態では、ＶＣＣは約３〜 ６ボルトである。ＶＰＰはフラッシュ・メモリ装置３００の内部で生成すること もできるし、外部から供給することもできる。メモリ・アレイ３２２内の選択さ れたフラッシュ・メモリ・セルをプログラミングする間、ＶＰＰの範囲は約５〜 １３ボルトの間である。 フラッシュ・メモリ装置３００は、フラッシュ・メモリ装置３００用に制御信 号、アドレス信号および／またはデータ信号を生成する、マイクロプロセッサや 他のタイプのコントローラ装置または論理（プログラム可能またはその他の）に 結合される。フラッシュ・メモリ装置３００は任意の種類のコンピュータやデー タ処理システムに使用できる。フラッシュ・メモリ装置３００を使用できるコン ピュータ・システムは、パーソナル・コンピュータ、ノートブック・コンピュー タ、ラップトップ・コンピュータ、パーソナル・アシスタント／コミュニケータ 、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサ ・コンピュータ、他の任意のタイプのコンピュータ・システムである。さらに、 フラッシュ・メモリ装置３００をその中で使用できるシステムは、プリンタ・シ ステム、セルラ電話システム、ディジタル応答システム、ディジタル・カメラ、 他の任意のデータ記憶システムである。 メモリ・アレイ３２２内でプログラムされるメモリ・セルは、バス３２６で制 御回路３０４に供給されるアドレスに応じて選択される。制御回路３０４はバス ３３６を介して、選択されたフラッシュ・メモリ・セルのアドレスをＹ復号器３ １６とＸ復号器３１８に送る。選択された１つまたは複数のメモリ・セルにプロ グラムされるデータ・パターンがデータ・バス３２４に与えられ、バス３３４を 介して制御回路３０４からＹゲート＆センス増幅器３２０に供給される。 メモリ・アレイ３２２からのデータの読み取りは、バス３４２を介してＹゲー ト＆センス増幅器３２０に結合され、制御回路３０４によってデータ・バス３２ ４に渡される。代替方法として、メモリ・アレイ３２２から読み取られたデータ は、制御回路３０４を通過せずに、制御回路３０４の制御下で、回路によってデ ータ・バス３２４に出力される。 補正明細書Ｃ ドレイン電圧生成器３０８とソース電圧生成器３１２がそれぞれ、選択された メモリ・セルのビット線とソース線に加えられる適切なビット線電圧とソース線 電圧を決定すると、選択されたメモリ・セルは種々の既知のプログラミング方法 を使用してプログラムすることができる。一実施形態では、１つのメモリ・セル が一度にプログラムされる。別の実施形態では、選択された複数のメモリ・セル が一度にプログラムされる。使用できる１つのプログラミング方法は、ＭＥＴＨ ＯＤ ＡＮＤ ＣＩＲＣＵＩＴＲＹ ＦＯＲ ＳＴＯＲＩＮＧ ＤＩＳＣＲＥＴ Ｅ ＡＭＯＵＮＴＳ ＯＦ ＣＨＡＲＧＥ ＩＮ Ａ ＳＩＮＧＬＥ ＭＥＭＯ ＲＹ ＥＬＥＭＥＮＴという名称の米国特許第５４４０５０５号に開示されてい る。 ビット線抵抗が原因で生じるビット線上の電圧低下をビット線電圧を調節して 補償し、ソース線抵抗が原因で生じるソース線上の電圧増加をソース線電圧を調 節して補償することにより、メモリ・アレイ３２２において選択された各メモリ ・セルの端子の両端間の実際のドレイン−ソース（ＶＤＳ）電圧を、メモリ・ア レイ全体を通じて実質的に一定か均一になるように制御できる。これによって、 メモリ・アレイ内の選択されたメモリ・セルの位置が原因で生じるプログラミン グ速度のロスが大幅に削減または除去される。また、選択されたメモリ・セルの 位置、あるいはデータ依存性が原因で生じるプログラミングの変動性も削減また は除去される。 第５図は、選択されたフラッシュ・メモリ・セル５１４を協働してプログラム する、メモリ装置３００の特有の特徴がある一実施形態であるメモリ装置５００ を示す。選択されたメモリ・セル５１４は、第３図のフラッシュ・メモリ・アレ イ３２２内のメモリ・セルである。メモリ装置５００は、それぞれ第３図の制御 回路３０４、ドレイン電圧生成器３０８、ソース電圧生成器３１２と同じ方法で 動作する、制御回路５０４、ドレイン電圧生成器５０８、ソース電圧生成器５１ ２を含む。 制御回路５０４は、アドレス復号器５０６とデータ・パターン・モニタ５０８ を含む。アドレス復号器５０６は選択されたメモリ・セル５１４のアドレスを復 号化し、復号化したアドレスを、バス５２０を介してドレイン電圧生成器５０８ とソース電圧生成器５１２に供給する。復号化され、アドレス復号器５０６によ って出力されたアドレスは、選択されたメモリ・セル５１４が入っているメモリ ・ブロック、選択されたメモリ・セル５１４の行位置、および／または選択され たメモリ・セル５１４の列位置を示す。 アドレス復号器５０６から受け取った復号化されたアドレスに応答して、ドレ イン電圧生成器５０８は線５２２にＨＨＶＰＷを生成する。ＨＨＶＰＷは、ｎ− チャネルＭＯＳＦＥＴトランジスタ５１０のゲートに結合されている。トランジ スタ５１０は、復号ｎ−チャネルＭＯＳＦＥＴトランジスタ５１２および、選択 されたフラッシュ・メモリ・セル５１４と直列に結合されている。トランジスタ ５１０のドレインはプログラム／消去電圧ＶＰＰに結合され、トランジスタ５１ ０のソースは復号トランジスタ５１３のドレインに結合されている。一実施形態 では、ＶＰＰは約９ボルトである。ＨＨＶＰＷはプログラミング電圧で、ビット 線電圧ＶＢＬがビット線５２４に生成されるようにドレイン電圧生成器５０８に よって生成される。ＶＢＬはＨＨＶＰＷより約１しきい値電圧低い。一実施形態 では、トランジスタ５１０のしきい値電圧は約２〜４ボルトである。他の実施形 態では、トランジスタ５１０のしきい値電圧は約０．５〜２ボルトである。 ドレイン電圧生成器５０８は、ビット線抵抗５１６を補償するように、選択さ れたメモリ・セル５１４の位置に基づいてＨＨＶＰＷの値を変更する。他の実施 形態では、ＨＨＰＶＷはまた、ソース線抵抗５１８を補償する。 復号トランジスタ５１３はオプションのトランジスタであり、第３図のＹゲー ト＆センス増幅器３２０からゲート電圧ＶＤＣを受け取る。トランジスタ５１３ のドレインはトランジスタ５１０のソースに結合され、復号トランジスタ５１３ のソースは選択されたメモリ・セル５１４のドレインに結合されている。ＶＤＣ が低い時、ＶＢＬは選択されたメモリ・セル５１４のドレインに結合されない。 ＶＤＣが高い時、復号トランジスタ５１３はＶＢＬを選択されたメモリ・セル５ １４のドレインに結合する。ＶＢＬはビット線抵抗５１６の両端間で低下し、選 択されたメモリ・セル５１４のドレイン端子において、ドレイン・プログラミン グ電圧ＶＤになる。ビット線抵抗５１６の値は、前述のようにメモリ・アレイ３ ２２内で選択されたメモリ・セルが占める位置の関数であり、計算することもシ ミュレーションすることもできる。別の実施形態では、復号トランジスタ５１３ はトランジスタ５１０と共に位置を変更する。さらに別の実施形態では、復号ト ランジスタ５１３は必要ではない。 ソース電圧生成器５１２は、バス５２０を介して、制御回路５０４から選択さ れたメモリ・セル５１４の復号化されたアドレスを受け取る。ソース電圧生成器 ５１２は復号化されたアドレスに応じて、線５２６にソース線電圧ＶＰＳを生成 する。ソース線電圧５２６は、ソース・プログラミング電圧ＶＳが選択されたメ モリ・セル５１４のソース端子に結合されるように、ソース線抵抗５１８を補償 する。ソース線抵抗５１８の値は、メモリ・アレイ３２２における選択されたメ モリ・セル５１４の位置の関数として変化する。選択されたメモリ・セル５１４ はさらに、Ｘ復号器３１８が供給するワード線電圧ＶＷＬを受け取るゲート端子 を含む。 制御回路５０４はまた、データ・バス３２４上のデータ・パターンを解釈する データ・パターン・モニタ５０９を含む。所与のデータ・パターンからデータ・ パターン・モニタ５０９は一度にプログラムされる、選択されたメモリ・セルの 数を決定する。一実施形態では、データ・パターン・モニタ５０９は、バス３２ ４上のデータ・パターン内にある高ビットまたは低ビットの数をカウントするカ ウンタである。 データ・パターン・モニタ５０９は一度にプログラムされる選択されたメモリ ・セルの数の指示を、バス５２８を介してソース電圧生成器５１２に渡す。前述 のように、メモリ・ブロック内で選択された各メモリ・セルは、共通ソース線に 結合されたソース端子を有するので、一度に複数の選択されたメモリ・セルをプ ログラミングすると、各メモリ・セルが受け取るソース・プログラミング電圧Ｖ Ｓの変動性が増大する。したがって、ソース電圧生成器５１２は、選択された各 メモリ・セルの位置を監視すると同時に、一度にプログラムされる選択されたメ モリ・セルの数を監視して、それに従ってソース線電圧ＶＰＳを生成する。 一般的に、一度にプログラムされる選択されたメモリ・セルの数が増加すると 、ソース・プログラミング電圧ＶＳは増大する。したがって、プログラミングさ れている選択されたメモリ・セルの数が増加する時、ソース電圧生成器５１２は ソース線電圧ＶＰＳを減少させ、ＶＳの増加を補償または相殺する。 ＨＨＶＰＷとビット線電圧ＶＢＬがビット線抵抗５１６を補償し、ソース線電 圧ＶＰＳがソース線抵抗５１８を補償するので、選択されたメモリ・セル５１４ の両端間でドレイン−ソース電圧ＶＤＳが維持され、選択されたメモリ・セル５ １４をプログラムするために必要な時間がビット線抵抗５１６とソース線抵抗５ １８のために増加することはない。さらに、データ依存性の影響は打ち消される 。 一実施形態においてはドレイン電圧生成器５０８だけが必要であり、データ・ パターン・モニタ５０９はプログラムされる選択されたメモリ・セルの数をドレ イン電圧生成器５０８に送る。その後、ＨＨＰＶＷとビット線電圧ＶＢＬは選択 されたメモリ・セルのアドレスと、一度にプログラムされる選択されたメモリ・ セルの数に応じて調整される。 他の実施形態では、選択されたメモリ・セル５１４のアドレスは、アドレス復 号器５０６によって復号されずに、直接、ドレイン電圧生成器５０８とソース電 圧生成器５１２に結合される。さらに別の実施形態では、ドレイン電圧生成器５ ０８とソース電圧生成器５１２はそれぞれ、アドレス復号器および／またはデー タ・パターン・モニタを含む。 第６図は、第５図のドレイン電圧生成器５０８の実施形態の１つであるドレイ ン電圧生成器６００を示す。ドレイン電圧生成器６００はブロック・オフセット ・メモリ６０２と、位置オフセット・メモリ６０４を含み、６０２と６０４はそ れぞれ、プログラムされる選択されたメモリ・セルのアドレスをバス５２０を介 して受け取る。各ブロック・オフセット・メモリ６０２と位置オフセット・メモ リ６０４はフラッシュ・メモリ・セル、ＥＰＲＯＭセル、ＲＯＭセル、ＥＥＰＲ ＯＭセル、および揮発性メモリを含む他のタイプのメモリなどの、不揮発性メモ リである。 ブロック・オフセット・メモリ６０２は選択されたメモリ・セルについてブロ ック・ドレスを復号化し、公称プログラミング電圧（６ボルトなど）からの第１ のオフセット電圧を示す値を記憶し、メモリ・ブロック間に存在するビット線抵 抗を補償する。ブロック・オフセット・メモリ６０２は、バス６１０を介して電 圧生成器６０８に第１のオフセット電圧を示す値を供給する。一実施形態では、 ブロック・オフセット・メモリ６０２は、バス５２０上で提供されるアドレスに よってアクセスされるアドレスに最初のオフセット電圧を示す値を記憶する。別 の実施形態では、ブロック・オフセット・メモリ６０２は、バス５２０で受け取 ったアドレスに応答して第１のオフセット電圧を計算するプログラムを記憶する 。 位置オフセットメモリ６０４は選択されたメモリ・ブロック内で選択されたメ モリ・セルのアドレスを復号化し、公称プログラミング電圧からの第２のオフセ ット電圧を示す値を記憶する。位置オフセット・メモリ６０４はバス６１２を介 して、第２のオフセット電圧を示す値を電圧生成器６０８に提供する。第２のオ フセット電圧は、特定のビット線に結合された、選択されたメモリ・セル用の存 在するビット線抵抗（たとえばビット線抵抗５１６）を補償する。一実施形態で は、位置オフセット・メモリ６０４は、バス５２０で提供されるアドレスによっ てアクセスされるアドレスに第２のオフセット電圧を示す値を記憶する。別の実 施形態では、位置オフセット・メモリ６０４はバス５２０上で受け取ったアドレ スに応答して、第２のオフセット電圧を計算するプログラムを記憶する。 電圧生成器６０８は、ブロック・オフセット・メモリ６０２と位置オフセット ・メモリ６０４から値を受取り、ＨＨＶＰＷを生成する。 第７図は第５図のソース電圧生成器５１２の一実施形態であるソース電圧生成 器７００を示す。ソース電圧生成器７００は、それぞれ第６図のブロック・オフ セット・メモリ７０２、位置オフセット・メモリ７０４、ブロック・オフセット ・メモリ６０２と同じ方法で相互接続され動作する電圧生成器７０８、位置オフ セット・メモリ６０４、および電圧生成器６０８を含む。ソース電圧生成器７０ ０はまた、データ・パターン・オフセット・メモリ７０６を含む。データ・パタ ーン・オフセット・メモリ７０６はフラッシュ・メモリ・セル、ＥＰＲＯＭセル 、ＲＯＭセル、ＥＥＰＲＯＭセル、および揮発性メモリを含む他のタイプのメモ リなどの不揮発性メモリである。 データ・パターン・オフセット・メモリは、バス５２８を介してデータ・パタ ーン・モニタ５０９から受け取ったデータ値に応答して、バス７１４上に、一度 にプログラムされる選択されたメモリ・セルの数に対応する、オフセット電圧に 対応する値を出力する。一実施形態では、データ・パターン・オフセット・メモ リ７０６は、バス５２８上でデータ値によってアクセスされるアドレスにオフセ ット電圧を示す値を記憶する。別の実施形態では、データ・パターン・オフセッ ト・メモリ７０６は、バス５２８から受け取ったアドレスに応答してオフセット 電圧を計算するプログラムを記憶する。請求の範囲 １．ビット線と、ソース線と、ビット線に結合されたドレイン、ソース線に結合 されたソース、制御ゲート、および浮動ゲートを有する不揮発性メモリ・セルと を含むメモリ・アレイと、 ソース線に結合され、不揮発性メモリ・セルをプログラミングする際にソース 線電圧を生成し、メモリ・アレイ内における不揮発性メモリ・セルの位置に基づ いてソース線電圧を変えるソース電圧生成回路と を含む不揮発性メモリ装置。 ２．ソース線が不揮発性メモリ・セルのソースとソース電圧生成回路の間でソー ス線抵抗を有し、ソース電圧生成回路がソース線電圧を変化させてソース線抵抗 を補償する請求項１に記載の不揮発性メモリ装置。 ３．さらに、ビット線に結合され、不揮発性メモリ・セルをプログラミングして いる際にビット線電圧を生成するドレイン電圧生成回路を含み、前記ドレイン電 圧生成回路がメモリ・アレイにおける不揮発性メモリ・セルの位置に基づいてビ ット線電圧を変化させる請求項１に記載の不揮発性メモリ装置。 ４．ソース線が不揮発性メモリ・セルのソースとソース電圧生成回路の間でソー ス線抵抗を有し、ビット線がビット線電圧と不揮発性メモリ・セルのドレインの 間でビット線抵抗を有し、ソース電圧生成回路がソース線電圧を変化させてソー ス線抵抗を補償し、ドレイン電圧生成回路がビット線電圧を変更してビット線抵 抗を補償する請求項３に記載の不揮発性メモリ装置。 １０．ビット線と、ソース線と、ビット線に結合されたドレイン、ソース線に結 合されたソース、制御ゲート、および浮動ゲートを有する不揮発性メモリ・セル とを含むメモリ・アレイと、 ビット線に結合され、不揮発性メモリ・セルをプログラミングしている際にビ ット線電圧を生成し、メモリ・アレイにおける不揮発性メモリ・セルの位置に基 づいてビット線電圧を変化させるドレイン電圧生成回路と を含む不揮発性メモリ装置。 １１．ソース線が不揮発性メモリ・セルのソースとソース線生成電圧の間にソー ス線抵抗を有し、ビット線がビット線電圧源と不揮発性メモリ・セルのドレイン の間にビット線抵抗を有し、ドレイン電圧生成回路がビット線電圧を変化させて ソース線抵抗とビット線抵抗を補償する請求項１０に記載の不揮発性メモリ装置 。 １２．複数のビット線と、１つのソース線と、ビット線の１つに結合されたドレ イン、ソース線に結合されたソース、制御ゲート、および浮動ゲートをそれぞれ 有する複数の不揮発性メモリ・セルとを含むメモリ・アレイと、 ソース線に結合され、１つの不揮発性メモリ・セルをプログラミングしている 際にソース線電圧を生成し、一度にプログラムされる不揮発性メモリ・セルの数 に基づいてソース線電圧を変化させるソース電圧生成回路を含む不揮発性メモリ 装置。 １３．不揮発性メモリ装置であって、 複数のビット線と、１つのソース線と、ビット線の１つに結合されたドレイン 、ソース線に結合されたソース、制御ゲート、および浮動ゲートをそれぞれ有す る複数の不揮発性メモリ・セルとを含むメモリ・アレイと、 ビット線に結合され、１つの不揮発性メモリ・セルをプログラミングしている 際にビット線電圧を生成し、一度にプログラムされる不揮発性メモリ・セルの数 に基づいてビット線電圧を変化させるドレイン電圧生成回路と を含む不揮発性メモリ装置。 １４．それぞれ、ビット線抵抗を有するビット線に結合されたドレインと、ソー ス線抵抗を有するソース線に結合されたソースとを有する複数の不揮発性メモリ ・セルのうち選択された１つのソース線電圧を設定する方法であって、 選択された不揮発性メモリ・セルのアドレスを復号化して復号化されたアドレ スを生成するステップと、 復号化されたアドレスに応答してソース線に結合されたソース線電圧を調整し てビット線抵抗とソース線抵抗を補償するステップと を含む方法。 １５．さらに、選択された不揮発性メモリ・セルと共にプログラムされる不揮発 性メモリ・セルの数を決定するステップを含み、調整ステップがさらに、選択さ れた不揮発性メモリ・セルと共にプログラムされる不揮発性メモリ・セルの数に 応答して選択された不揮発性メモリ・セルのソース線電圧を調整する請求項１４ に記載の方法。 １６．それぞれ、ビット線抵抗を有するビット線に結合されたドレインと、ソー ス線抵抗を有するソース線に結合されたソースとを有する複数の不揮発性メモリ ・セルのうちの選択された１つのビット線電圧を設定する方法であって、 選択された不揮発性メモリ・セルのアドレスを復号化して復号化されたアドレ スを生成するステップと、 復号化されたアドレスに応答して選択されたメモリ・セルに結合されたビット 線のビット線電圧を調整して、ビット線抵抗とソース線抵抗を補償するステップ と を含む方法。 １７．それぞれ、ビット線抵抗を有するビット線に結合されたドレインと、ソー ス線抵抗を有するソース線に結合されたソースとを有する複数の不揮発性メモリ ・セルのうちの選択された１つのソース線電圧とビット線電圧を設定する方法で あって、 選択された不揮発性メモリ・セルのアドレスを復号化して復号化されたアドレ スを生成するステップと、 復号化されたアドレスに応答してソース線に結合されたソース線電圧を調整し て、ソース線抵抗を補償するステップと、 復号化されたアドレスに応答して選択された不揮発性メモリ・セルに結合され たビット線のビット線電圧を調整してビット線抵抗を補償するステップと を含む方法。 １８．さらに、選択された不揮発性メモリ・セルと共にプログラムされる不揮発 性メモリ・セルの数を決定するステップを含み、ソース線電圧を調整するステッ プがさらに、選択された不揮発性メモリ・セルと共にプログラムされる不揮発性 メモリ・セルの数に応答して選択された不揮発性メモリ・セルのソース線電圧を 調整する請求項１７に記載の方法。 １９．ビット線がビット線抵抗を有し、ソース電圧生成器がソース線電圧を変化 させてビット線抵抗を補償する請求項２に記載の不揮発性メモリ装置。 ２０．さらに、ビット線に結合されたビット線電圧源を含み、ビット線抵抗がビ ット線電圧源と不揮発性メモリ・セルのドレインの間である請求項１９に記載の 不揮発性メモリ装置。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，ＫＥ，ＬＳ，Ｍ Ｗ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，Ｅ Ｓ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＧＭ，ＧＷ，ＨＵ，ＩＤ ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，Ｍ Ｇ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ， ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，Ｙ Ｕ，ＺＷ

Claims (1)

1. 【特許請求の範囲】 １．ビット線と、ソース線と、ビット線に結合されたドレイン、ソース線に結合 されたソース、制御ゲート、および浮動ゲートを有する不揮発性メモリ・セルと を含むメモリ・アレイと、 ソース線に結合され、不揮発性メモリ・セルをプログラミングする際にソース 線電圧を生成し、メモリ・アレイ内における不揮発性メモリ・セルの位置に基づ いてソース線電圧を変えるソース電圧生成回路とを含む不揮発性メモリ装置。 ２．ソース線が不揮発性メモリ・セルのソースとソース電圧生成回路の間でソー ス線抵抗を有し、ビット線がビット線電圧源と不揮発性メモリ・セルのドレイン の間でビット線抵抗を有し、ソース電圧生成回路がソース線電圧を変化させてソ ース線抵抗とビット線抵抗を補償する請求項１に記載の不揮発性メモリ装置。 ３．さらに、ビット線に結合され、不揮発性メモリ・セルをプログラミングして いる際にビット線電圧を生成するドレイン電圧生成回路を含み、前記ドレイン電 圧生成回路がメモリ・アレイにおける不揮発性メモリ・セルの位置に基づいてビ ット線電圧を変化させる請求項１に記載の不揮発性メモリ装置。 ４．ソース線が不揮発性メモリ・セルのソースとソース電圧生成回路の間でソー ス線抵抗を有し、ビット線がビット線電圧と不揮発性メモリ・セルのドレインの 間でビット線抵抗を有し、ソース電圧生成回路がソース線電圧を変化させてソー ス線抵抗を補償し、ドレイン電圧生成回路がビット線電圧を変更してビット線抵 抗を補償する請求項３に記載の不揮発性メモリ装置。 ５．さらに、ソース電圧生成回路およびドレイン電圧生成回路に結合された制御 回路を含み、前記制御回路が不揮発性メモリ・セルのプログラミングを制御する 請求項３に記載の不揮発性メモリ装置。 ６．制御回路が不揮発性メモリ・セルのアドレスを復号化して第１の値と第２の 値を生成し、制御回路が第１の値をソース電圧生成回路に結合し、ソース電圧生 成回路は第１の値に応答してソース線電圧を生成し、制御回路は第２の値をドレ イン電圧生成回路に結合し、ドレイン電圧生成回路は第２の値に応答してビット 線電圧を生成する請求項５に記載の不揮発性メモリ装置。 ７．メモリ・アレイが、複数のビット線と、それぞれビット線の１つに結合され たドレイン、ソース線に結合されたソース、制御ゲート、および浮動ゲートを有 する複数の不揮発性メモリ・セルとを含み、ソース電圧生成回路はさらに、一度 にプログラムされる複数のメモリ・セルの数に基づいてソース線電圧を変化させ る請求項１に記載の不揮発性メモリ装置。 ８．メモリ・アレイが、それぞれビット線を含む複数の不揮発性メモリ・ブロッ クを含み、不揮発性メモリ・セルが不揮発性メモリ・ブロックのうちの選択され た１つに含まれ、ソース電圧生成回路は選択された不揮発性メモリ・ブロックの アドレスと、選択された不揮発性メモリ・ブロックにおける不揮発性メモリ・セ ルの位置とに基づいてソース線電圧を変化させる請求項１に記載の不揮発性メモ リ装置。 ９．ビット線に結合され、不揮発性メモリ・セルをプログラミングする際にビッ ト線電圧を生成するドレイン電圧生成回路を含み、ドレイン電圧生成回路は選択 された不揮発性メモリ・ブロックにおける不揮発性メモリ・セルの位置に基づい てビット線電圧を変化させる請求項８に記載の不揮発性メモリ装置。 １０．ビット線と、ソース線と、ビット線に結合されたドレイン、ソース線に結 合されたソース、制御ゲート、および浮動ゲートを有する不揮発性メモリ・セル とを含むメモリ・アレイと、 ビット線に結合され、不揮発性メモリ・セルをプログラミングしている際にビ ット線電圧を生成し、メモリ・アレイにおける不揮発性メモリ・セルの位置に基 づいてビット線電圧を変化させるドレイン電圧生成回路とを含む不揮発性メモリ 装置。 １１．ソース線が不揮発性メモリ・セルのソースとソース線生成電圧の間にソー ス線抵抗を有し、ビット線がビット線電圧源と不揮発性メモリ・セルのドレイン の間にビット線抵抗を有し、ドレイン電圧生成回路はビット線電圧を変化させて ソース線抵抗とビット線抵抗を補償する請求項１に記載の不揮発性メモリ装置。 １２．複数のビット線と、１つのソース線と、ビット線の１つに結合されたドレ イン、ソース線に結合されたソース、制御ゲート、および浮動ゲートをそれぞれ 有する複数の不揮発性メモリ・セルとを含むメモリ・アレイと、 ソース線に結合され、１つの不揮発性メモリ・セルをプログラミングしている 際にソース線電圧を生成し、一度にプログラムされる不揮発性メモリ・セルの数 に基づいてソース線電圧を変化させるソース電圧生成回路を含む不揮発性メモリ 装置。 １３．不揮発性メモリ装置であって、 複数のビット線と、１つのソース線と、ビット線の１つに結合されたドレイン 、ソース線に結合されたソース、制御ゲート、および浮動ゲートをそれぞれ有す る複数の不揮発性メモリ・セルとを含むメモリ・アレイと、 ビット線に結合され、１つの不揮発性メモリ・セルをプログラミングしている 際にビット線電圧を生成し、一度にプログラムされる不揮発性メモリ・セルの数 に基づいてビット線電圧を変化させるドレイン電圧生成回路を含む不揮発性メモ リ装置。 １４．それぞれ、ビット線抵抗を有するビット線に結合されたドレインと、ソー ス線抵抗を有するソース線に結合されたソースとを有する複数の不揮発性メモリ ・セルのうち選択された１つのソース線電圧を設定する方法であって、 選択された不揮発性メモリ・セルのアドレスを復号化して復号化されたアドレ スを生成するステップと、 復号化されたアドレスに応答してソース線に結合されたソース線電圧を調整し てビット線抵抗とソース線抵抗を補償するステップとを含む方法。 １５．さらに、選択された不揮発性メモリ・セルと共にプログラムされる不揮発 性メモリ・セルの数を決定するステップを含み、調整ステップがさらに、選択さ れた不揮発性メモリ・セルと共にプログラムされる不揮発性メモリ・セルの数に 応答して選択された不揮発性メモリ・セルのソース線電圧を調整する請求項１４ に記載の方法。 １６．それぞれ、ビット線抵抗を有するビット線に結合されたドレインと、ソー ス線抵抗を有するソース線に結合されたソースとを有する複数の不揮発性メモリ ・セルのうちの選択された１つのビット線電圧を設定する方法であって、 選択された不揮発性メモリ・セルのアドレスを復号化して復号化されたアドレ スを生成するステップと、 復号化されたアドレスに応答して選択されたメモリ・セルに結合されたビット 線のビット線電圧を調整して、ビット線抵抗とソース線抵抗を補償するステップ を含む方法。 １７．それぞれ、ビット線抵抗を有するビット線に結合されたドレインと、ソー ス線抵抗を有するソース線に結合されたソースとを有する複数の不揮発性メモリ ・セルのうちの選択された１つのソース線電圧とビット線電圧を設定する方法で あって、 選択された不揮発性メモリ・セルのアドレスを復号化して復号化されたアドレ スを生成するステップと、 復号化されたアドレスに応答してソース線に結合されたソース線電圧を調整し て、ソース線抵抗を補償するステップと、 復号化されたアドレスに応答して選択された不揮発性メモリ・セルに結合され たビット線のビット線電圧を調整してソース線抵抗を補償するステップとを含む 方法。 １８．さらに、選択された不揮発性メモリ・セルと共にプログラムされる不揮発 性メモリ・セルの数を決定するステップを含み、ソース線電圧を調整するステッ プがさらに、選択された不揮発性メモリ・セルと共にプログラムされる不揮発性 メモリ・セルの数に応答して選択された不揮発性メモリ・セルのソース線電圧を 調整する請求項１７に記載の方法。