KR20100084285A - 셀의 위치를 고려하여 니어-셀과 파-셀간 동작 전압의 차이를 보상하는 반도체 메모리 장치, 그를 포함하는 메모리 카드 및 메모리 시스템 - Google Patents
셀의 위치를 고려하여 니어-셀과 파-셀간 동작 전압의 차이를 보상하는 반도체 메모리 장치, 그를 포함하는 메모리 카드 및 메모리 시스템 Download PDFInfo
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Abstract
반도체 메모리가 개시된다. 본 발명의 반도체 메모리 장치는 메모리 셀들의 행렬을 포함하는 메모리 셀 어레이; 2이상의 글로벌 비트라인(global bit line) 각각에 연결된 2이상의 로컬 비트라인(local bit line) 집합들이 교차 배치되고, 로컬 비트라인 각각이 상기 메모리 셀 어레이 내의 메모리 셀들의 열과 커플링된 비트 라인들; 상기 로컬 비트라인들 각각에 연결된 다수의 비트라인 선택 드라이버들; 2이상의 레벨이 다른 내부 승압 전원을 생성하는 내부 승압 전원 생성부; 및 상기 2이상의 레벨이 다른 내부 승압 전원 각각을, 상기 로컬 비트라인 배치순서로 그룹지어진 2이상의 비트라인 선택 드라이버 그룹들로 전달하는 전원 전달부를 포함하여, 리페어 효율을 높이고, 보다 정확하게 니어-파 보상을 수행할 수 있다.
반도체, 메모리, 니어-파, 스트랩핑 노드, 리페어
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 셀의 위치를 고려하여 니어-셀(near-cell)과 파-셀(far-cell)간 동작 전압의 차이를 보상하는 반도체 메모리 장치, 그를 포함하는 메모리 카드 및 메모리 시스템에 관한 것이다.
일반적으로 반도체 메모리 장치는 도 1에 예시된 바와 같이 메탈(metal)(A)을 통해 전달된 신호를 반도체 메모리(B)의 메모리 셀들에 라이트(write)하거나, 상기 각 메모리 셀들에 저장된 데이터를 메탈(A)을 통해 리드(read)한다. 이를 위해, 메탈(A)과 반도체 메모리(B)는 도 1에 예시된 바와 같이 브릿지 형태로 연결된다. 이 때, 메탈(A)과 반도체 메모리(B)가 연결된 지점을 스트랩핑(strapping) 노드(A')라 칭한다.
한편 스트랩핑 노드(A')들 사이에는 다수의 메모리 셀들이 존재할 수 있다. 도 1의 예에서는 32개의 메모리 셀이 존재하는 경우를 예시하고 있다. 그런데, 상 기 셀들은 스트랩핑 노드(A')로부터의 거리에 따라 그 동작 전압이 달라진다. 즉, 스트랩핑 노드(A')로부터 멀리 떨어진 메모리셀 일수록 동작 전압이 커진다. 스트랩핑 노드(A')로부터 가까운 거리에 있는 셀들을 니어-셀(near-cell)이라 하고, 상대적으로 먼 거리에 있는 셀들을 파-셀(far-cell)이라한다.
따라서 이러한 동작 전압 차이를 보상(이하, '니어-파 보상'이라 칭함)하기 위해, 종래에는 반도체 메모리 장치를 도 2에 예시된 바와 같이 구성하였다. 도 2를 참조하면 종래의 반도체 메모리 장치(10)는 어드레스(address)에 의거하여 내부승압전원(VPPY)을 제어하는 VPPY 제어부(VPPY controller)(11)와, 다수의 비트라인 선택 드라이버들을 포함하는 비트라인 선택부(13)를 포함하되, 상기 다수의 비트라인 선택 드라이버(일명, YPASS 드라이버)들 각각의 게이트(gate)에는 VPPY 제어부(10)에 의해 제어된 서로 다른 전압(voltage)을 입력시켰다. 즉, 파-셀과 연결된 비트라인 선택 드라이버에는 상대적으로 더 높은 전압을 입력시킴으로써 '니어-파 보상'을 수행하였다.
한편 반도체 메모리 장치는 데드-셀(dead-cell)이 발생할 경우 이를 리페어(repair)하기 위해, 통상적으로 데드-셀(dead-cell)의 데이터를 별도로 구비된 리페어 영역(예컨대, 리던던시-셀(redundancy-cell))으로 이동 저장한다. 그런데 도 2에 예시된 바와 같이 어드레스 정보에 의거하여 '니어-파 보상'을 수행하는 반도체 메모리 장치의 경우 리페어(repair) 효율이 떨어지고, 이로 인해 '니어-파 보상'의 정확도에도 한계가 있는 단점이 있다.
도 3은 반도체 메모리 장치에서 데드-셀(dead-cell) 발생시 이를 리페 어(repair)하는 방법에 대한 예를 도시한 도면으로서, 도 3의 (a) 및 (b)는 서로 다른 메모리 셀 어레이 영역을 나타내고, 도 3의 (c)는 리페어(repair) 영역을 나타낸다. 먼저 도 3(a)의 메모리 셀 어레이에서 제1 데드-셀(20)이 발생한 경우 제1 데드-셀(20)에 저장된 데이터는 도 3(c)의 제1 리던던시-셀(redundancy- cell)(20')로 리페어(repair)된다. 그리고 도 3(b)의 메모리 셀 어레이에서 제2 데드-셀(30)이 발생한 경우 도 3(c)의 제1 리던던시-셀(redundancy-cell)(20')에 이미 데이터가 존재하므로 제2 리던던시-셀(redundancy-cell)(30')로 우회하여 리페어된다. 이 때, 제1 및 제2 데드-셀(20, 30)의 데이터가 리페어된 제1 및 제2 리던던시-셀(20',30')은 제1 및 제2 데드-셀(20, 30)과 물리적으로 동일한 조건을 가지지 않을 확률이 높다. 즉, 제1 및 제2 데드-셀(20, 30)은 '니어-셀'에 속하지만, 제1 및 제2 리던던시-셀(20', 30')은 '파-셀'에 속할 수도 있는 것이다.
따라서 종래와 같이 어드레스 정보에 의해 '니어-파 보상'을 수행하는 경우 리페어된 데이터를 저장하는 메모리 셀에 대하여 정상적으로 니어-파 보상이 이루어지지 않을 가능성이 높은 것이다. 예를 들어, 니어-셀에 속한'데드-셀'의 데이터를 파-셀에 속한 '리던던시-셀'에 이동 저장한 경우, 종래와 같이 어드레스 정보에 의해 '니어-파 보상'을 수행한다면, 해당 데이터를 읽어 오기 위해 실제로는 파-셀에 저장된 데이터를 읽어와야 함에도 불구하고 니어-셀에 필요한 동작 전압을 인가할 것이기 때문이다.
따라서 본 발명은 리페어 효율을 높이고, 보다 정확하게 니어-파 보상을 수행할 수 있는 반도체 메모리 장치를 제공하고자 한다.
또한 본 발명은 어드레스와 무관하게 셀의 실제 위치를 고려하여 니어-파 보상을 수행하는 반도체 메모리 장치를 제공하고자 한다.
또한 본 발명은 상기 반도체 메모리 장치를 포함하는 메모리 카드와 메모리 시스템을 제공하고자 한다.
상기 기술적 과제를 달성하기 위해 본 발명에서 제공하는 반도체 메모리 장치는 메모리 셀들의 행렬을 포함하는 메모리 셀 어레이; 2이상의 글로벌 비트라인(global bit line) 각각에 연결된 2이상의 로컬 비트라인(local bit line) 집합들이 교차 배치되고, 로컬 비트라인 각각이 상기 메모리 셀 어레이 내의 메모리 셀들의 열과 커플링된 비트 라인들; 상기 로컬 비트라인들 각각에 연결된 다수의 비트라인 선택 드라이버들; 2이상의 레벨이 다른 내부 승압 전원을 생성하는 내부 승압 전원 생성부; 및 상기 2이상의 레벨이 다른 내부 승압 전원 각각을, 상기 로컬 비트라인 배치순서로 그룹지어진 2이상의 비트라인 선택 드라이버 그룹들로 전달하는 전원 전달부를 포함한다.
이 때 상기 로컬 비트라인 집합들은 적어도 하나의 로컬 비트라인을 포함하되, 각 로컬 비트라인 집합에 포함된 로컬 비트라인 수는 동일한 것이 바람직하다.
또한 상기 비트라인 선택 드라이버 그룹은 서로 다른 글로벌 비트라인에 연결된 로컬 비트라인 집합들 각각에 포함된 비트라인에 연결된 비트라인 선택 드라 이버들을 포함하는 것이 바람직하다.
상술한 바와 같은 본 발명의 반도체 메모리 장치는 셀의 어드레스 정보가 아닌 셀의 위치 정보에 의거하여 각 셀의 내부 승압 전원을 인가함으로써, 리페어된 데이터를 저장하는 메모리 셀에 대하여도 니어-파 보상이 정상적으로 이루어질 수 있는 장점이 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시 예에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 실시 예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시 예에 따른 반도체 메모리 장치에 대한 개략적인 회로도이다. 도 4를 참조하면 본 발명의 일실시 예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(미도시), 내부 승압 전원 생성부(110), 전원 전달부(120) 및 비트라인 선택부(130)를 포함한다.
특히, 상기 메모리 셀 어레이(미도시)를 구성하는 메모리 셀들의 열과 커플링되는 비트라인들은 2이상의 글로벌 비트라인(global bit line) 각각에 연결된 2이상의 로컬 비트라인(local bit line) 집합들이 교차 배치되고, 로컬 비트라인 각 각이 상기 메모리 셀들의 열과 커플링된다. 이 때, 상기 로컬 비트라인 집합들은 적어도 하나의 로컬 비트라인을 포함하되, 각 로컬 비트라인 집합에 포함된 로컬 비트라인 수는 동일한 것이 바람직하다.
도 4의 예에서는 제1 및 제2 글로벌 비트라인(GBL0 및 GBL1) 각각에 8개의 로컬 비트라인들(BL0, BL1, …, BL7)이 연결되고, 상기 로컬 비트라인 집합에는 상기 로컬 비트라인들이 각각 2개씩 포함된 경우의 예를 도시하고 있다. 즉, 첫 번째 로컬 비트라인 집합에는 제1 및 제2 로컬 비트라인(BL0, BL1)이 포함되고, 두 번째 로컬 비트라인 집합에는 제3 및 제4 로컬 비트라인(BL2, BL3)이 포함되고, 세 번째 로컬 비트라인 집합에는 제5 및 제6 로컬 비트라인(BL4, BL5)이 포함되고, 네 번째 로컬 비트라인 집합에는 제7 및 제8 로컬 비트라인(BL6, BL7)이 포함되는 경우의 예를 도시하고 있다.
따라서, 도 4의 예에서 비트라인의 배치순서는 제1 글로벌 비트라인(GBL0)의 첫 번째 로컬 비트라인 집합(BL0, BL1), 제2 글로벌 비트라인(GBL1)의 첫 번째 로컬 비트라인 집합(BL0, BL1), 제1 글로벌 비트라인(GBL0)의 두 번째 로컬 비트라인 집합(BL2, BL3), 제2 글로벌 비트라인(GBL1)의 두 번 째 로컬 비트라인 집합(BL2, BL3), 제1 글로벌 비트라인(GBL0)의 세 번째 로컬 비트라인 집합(BL4, BL5), 제2 글로벌 비트라인(GBL1)의 세 번째 로컬 비트라인 집합(BL4, BL5), 제1 글로벌 비트라인(GBL0)의 네 번째 로컬 비트라인 집합(BL6, BL7), 제2 글로벌 비트라인(GBL1)의 네 번 째 로컬 비트라인 집합(BL6, BL7) 순이다.
비트라인 선택부(130)는 입력되는 내부 승압 전원에 기초하여 메모리 셀 어 레이에 포함된 메모리 셀들의 열을 선택한다. 이를 위해, 비트라인 선택부(130)는 상기 로컬 비트라인들 각각에 연결된 다수의 비트라인 선택 드라이버들을 포함한다.
내부 승압 전원 생성부(110)는 2이상의 레벨이 다른 내부 승압 전원(VPPY)를 생성한다. 도 4의 예에서 내부 승압 전원 생성부(110)는 4개의 레벨이 다른 내부 승압 전원(VPPY1, VPPY2, VPPY3, VPPY4)을 생성한다.
전원 전달부(120)는 내부 승압 전원 생성부(110)에서 생성된 내부 승압 전원을 비트라인 선택부(130)로 전달한다. 특히, 전원 전달부(120)는 내부 승압 전원 생성부(110)에서 생성된 2이상의 레벨이 다른 내부 승압 전원들 각각을, 상기 로컬 비트라인 배치 순서로 그룹지어진 2이상의 비트라인 선택 드라이버 그룹들로 전달한다.
이 때, 상기 비트라인 선택 드라이버 그룹은 서로 다른 글로벌 비트라인에 연결된 로컬 비트라인 집합들 각각에 포함된 비트라인에 연결된 비트라인 선택 드라이버들을 포함하는 것이 바람직하다.
도 4의 예에서는 제1 글로벌 비트라인(GBL0)의 첫 번째 로컬 비트라인 집합(BL0, BL1) 및 제2 글로벌 비트라인(GBL1)의 첫 번째 로컬 비트라인 집합(BL0, BL1) 각각에 연결된 4개의 비트라인 선택 드라이버들을 첫 번째 비트라인 선택 드라이버 그룹(131)으로 구분하고, 제1 글로벌 비트라인(GBL0)의 두 번째 로컬 비트라인 집합(BL2, BL3) 및 제2 글로벌 비트라인(GBL1)의 두 번째 로컬 비트라인 집합(BL2, BL3) 각각에 연결된 4개의 비트라인 선택 드라이버들을 두 번째 비트라인 선택 드라이버 그룹(132)으로 구분하고, 제1 글로벌 비트라인(GBL0)의 세 번째 로컬 비트라인 집합(BL4, BL5) 및 제2 글로벌 비트라인(GBL1)의 세 번째 로컬 비트라인 집합(BL4, BL5) 각각에 연결된 4개의 비트라인 선택 드라이버들을 세 번째 비트라인 선택 드라이버 그룹(133)으로 구분하고, 제1 글로벌 비트라인(GBL0)의 네 번째 로컬 비트라인 집합(BL6, BL7) 및 제2 글로벌 비트라인(GBL1)의 네 번째 로컬 비트라인 집합(BL6, BL7) 각각에 연결된 4개의 비트라인 선택 드라이버들을 네 번째 비트라인 선택 드라이버 그룹(134)으로 구분하고, 전원 전달부(120)는 상기 그룹별로 각기 다른 레벨의 내부 승압 전원을 전달한다.
도 4의 예에서 전원 전달부(120)는 제1 내부 승압 전원(VPPY1)을 첫 번째 비트라인 선택 드라이버 그룹(131)으로 전달하고, 제2 내부 승압 전원(VPPY2)을 두 번째 비트라인 선택 드라이버 그룹(132)으로 전달하고, 제3 내부 승압 전원(VPPY3)을 세 번째 비트라인 선택 드라이버 그룹(133)으로 전달하고, 제4 내부 승압 전원(VPPY4)을 네 번째 비트라인 선택 드라이버 그룹(134)으로 전달한다.
또한 전원 전달부(120)는 내부 승압 전원 생성부(110)에서 생성된 2이상의 레벨이 다른 내부 승압 전원들 각각을 2이상의 비트라인 선택 드라이버의 게이트에 연결된 2이상의 파워 라인으로 출력하는 2이상의 파워앰프부를 포함할 수 있다. 도 4의 예에서 전원 전달부(120)는 상기 내부 승압 전원 각각을 2개의 비트라인 선택 드라이버의 게이트에 연결된 2개의 파워 라인으로 출력하는 4개의 파워 앰프부들을 포함한다.
도 5는 본 발명의 일실시 예에 따른 반도체 메모리 장치를 이용하여 니어-셀 과 파-셀간 동작 전압의 차이를 보상하는 방법을 설명하기 위한 도면이다. 도 5를 참조하면, 본 발명의 반도체 메모리 장치는 니어-파 보상을 위해 동일 어드레스의 메모리 셀별로 내부 승압 전원을 다르게 제어하는 것이 아니고, 셀의 위치 따라 내부 승압 전원(VPPY1, VPPY2, VPPY3, VPPY4)을 다르게 인가한다. 따라서, 본 발명의 반도체 메모리 장치는 리페어된 데이터를 저장하는 메모리 셀에 대하여도 니어-파 보상이 정상적으로 이루어질 수 있다. 즉, 본 발명의 반도체 메모리 장치는 데드-셀의 어드레스 정보가 아닌 리던던시-셀의 셀 위치 정보에 의거하여 해당 셀의 내부 승압 전원을 인가함으로써 니어-파 보상이 정상적으로 이루어질 수 있는 것이다.
또한 본 발명의 실시 예에 따른 반도체 메모리 장치는 상기 반도체 메모리 장치를 컨트롤하는 메모리 컨트롤러와 함께 메모리 카드를 구성할 수 있다. 이러한 경우, 메모리 컨트롤러는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 개략적으로 도시한 블록도이다. 도 6을 참조하면, 메모리 카드(300)는 본 발명에 따른 반도체 메모리 장치(100)(이하, '메모리'라 칭함)를 장착한다. 메모리 카드(300)는 호스트(Host)와 메모리(100)간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(200)를 포함한다. 이 때 메모리(100)는 2이상의 글로벌 비트라인 각각에 연결된 2이상의 로컬 비트라인 집합들이 교차 배치되고, 상기 로 컬 비트라인 각각에 연결된 비트라인 선택 드라이버들을 포함하며, 상기 비트라인 배치 순서에 기초하여 그룹지어진 2이상의 비트라인 선택 드라이버 그룹들 각각에 서로 다른 내부 승압 전원을 전달한다.
메모리 컨트롤러(200)는 SRAM(Static Random Access Memory)(210), 중앙 처리 장치(CPU: Central Processing Unit)(220), 호스트 인터페이스(Host I/F)(230), 에러 정정 블록(ECC: Error Correction Code block)(240), 메모리인터페이스(Memory I/F)(250)를 포함한다. SRAM(Static Random Access Memory)(210)은 프로세싱 유닛(322)의 동작 메모리로써 사용되고, 호스트 인터페이스(230)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(240)은 메모리(100)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(250)는 본 발명의 메모리(100)와 인터페이싱한다. 중앙 처리 장치(220)는 메모리 컨트롤러(200)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 메모리 카드(300)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 6의 예에서는 메모리 컨트롤러(200)가 하나의 메모리(100)를 제어하도록 구성된 메모리 카드의 예를 도시하고 있지만, 도 7의 예에서처럼 하나 이상의 메모리들을 포함하는 메모리 카드(400)를 구성할 수도 있다. 즉, 도 7을 참조하면 메모리 컨트롤러(200')는 도 7에 예시된 바와 같이 병렬로 연결된 하나 이상의 메모리들(100, 100', …, 100")을 제어할 수도 있는 것이다.
본 발명의 실시예들에 따른 반도체 메모리 장치는 컴퓨팅 시스템(예컨대, 모바일 기기나 데스크 톱 컴퓨터와 같은 시스템)에 장착되어질 수 있다. 이러한 시스템의 일 예가 도 8에 예시되어 있다. 도 8을 참조하면 본 발명의 반도체 메모리 장치가 장착된 시스템(500)은 본 발명에 따른 반도체 메모리 장치(일명, 메모리(memory), 이하, '메모리'라 칭함)(100)와 메모리 컨트롤러(Memory Controller)(200)를 포함하는 메모리 카드(300), 전원(power supply)(510), 중앙 처리 장치(CPU)(520), 램(RAM)(530), 유저 인터페이스(User Interface)(540) 들이 시스템 버스(550)를 통해 전기적으로 연결되어 있다.
CPU(520)는 시스템(500)의 전체적인 동작을 제어하고, RAM(530)은 시스템(500)의 동작을 위해 필요한 정보들을 저장하고, User Interface(540)는 시스템(500)과 사용자와의 인터페이스를 제공한다. 메모리(100)는 도 4의 예에서 설명된 반도체 메모리 장치와 실질적으로 동일하게 구성될 것이다. 메모리(100)에는 유저 인터페이스(540)를 통해서 제공되거나 또는 중앙 처리 장치(520)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 컨트롤러(200)를 통해 저장된다. 특히, 메모리(100)는 프로그램 시 기 저장된 기준 데이터(예컨대, 프로그램 데이터에 포함된 '0'의 수)와 리드시 읽혀진 비교 데이터(예컨대, 리드 데이터에 포함된 '0'의 수)의 비교 결과에 기초하여 리드 전압을 추정한 후 데이터 리드시 상기 추정된 전압을 발생시켜 데이터를 리드한다. 메모리 컨트롤러(220)는 메모리(100)의 프로그램 및 리드 동작을 제어한다.
도 8의 예에서 메모리 컨트롤러(200)와, 메모리(100)가 하나의 메모리 카 드(300)로 구성된 예를 도시하고 있으나, 메모리(100)와 메모리 컨트롤러(200)는 별도로 구성될 수 있다. 비록 도면에는 도시되지 않았지만, 상기 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 본 발명의 내용은 도면에 도시된 일실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 반도체 메모리 장치의 단면에 대한 개략적인 도면이다.
도 2는 일반적인 반도체 메모리 장치에 대한 개략적인 회로도이다.
도 3은 반도체 메모리 장치에서 데드-셀(dead-cell) 발생시 이를 리페어(repair)하는 방법에 대한 예를 도시한 도면이다.
도 4는 본 발명의 일실시 예에 따른 반도체 메모리 장치에 대한 개략적인 회로도이다.
도 5는 본 발명의 일실시 예에 따른 반도체 메모리 장치를 이용하여 니어-셀과 파-셀간 동작 전압의 차이를 보상하는 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일실시 예에 따른 반도체 메모리 장치를 구비하는 메모리 카드의 일예를 개략적으로 도시한 블록도이다.
도 7은 본 발명의 일실시 예에 따른 비휘발성 반도체 메모리 장치를 구비하는 메모리 카드의 다른 예를 개략적으로 도시한 블록도이다.
도 8은 본 발명의 일실시 예에 따른 비휘발성 반도체 메모리 장치를 장착한 시스템의 일예를 개략적으로 도시한 블록도이다.
Claims (6)
- 반도체 메모리 장치에 있어서,메모리 셀들의 행렬을 포함하는 메모리 셀 어레이;2이상의 글로벌 비트라인(global bit line) 각각에 연결된 2이상의 로컬 비트라인(local bit line) 집합들이 교차 배치되고, 로컬 비트라인 각각이 상기 메모리 셀 어레이 내의 메모리 셀들의 열과 커플링된 비트 라인들;상기 로컬 비트라인들 각각에 연결된 다수의 비트라인 선택 드라이버들;2이상의 레벨이 다른 내부 승압 전원을 생성하는 내부 승압 전원 생성부; 및상기 2이상의 레벨이 다른 내부 승압 전원 각각을, 상기 로컬 비트라인 배치순서로 그룹지어진 2이상의 비트라인 선택 드라이버 그룹들로 전달하는 전원 전달부를 포함하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 로컬 비트라인 집합들은적어도 하나의 로컬 비트라인을 포함하되, 각 로컬 비트라인 집합에 포함된 로컬 비트라인 수는 동일한 반도체 메모리 장치.
- 제1항에 있어서, 상기 비트라인 선택 드라이버 그룹은서로 다른 글로벌 비트라인에 연결된 로컬 비트라인 집합들 각각에 포함된 비트라인에 연결된 비트라인 선택 드라이버들을 포함하는 반도체 메모리 장치.
- 제1항에 있어서, 상기 전원 전달부는상기 2이상의 레벨이 다른 내부 승압 전원들 각각을 2이상의 비트라인 선택 드라이버의 게이트에 연결된 2이상의 파워 라인으로 출력하는 2이상의 파워 앰프부를 포함하는 반도체 메모리 장치.
- 반도체 메모리 장치를 구비하는 메모리 카드에 있어서,2이상의 글로벌 비트라인(global bit line) 각각에 연결된 2이상의 로컬 비트라인 집합들이 교차 배치되고, 상기 로컬 비트라인 각각에 연결된 비트라인 선택 드라이버들을 포함하며, 상기 비트라인 배치 순서에 기초하여 그룹지어진 2이상의 비트라인 선택 드라이버 그룹들 각각에 서로 다른 내부 승압 전원을 전달하는 반도체 메모리 장치; 및상기 반도체 메모리 장치의 프로그램 및 리드 동작을 제어하는 메모리 컨트롤러를 포함하는 메모리 카드.
- 반도체 메모리 장치를 구비하는 시스템에 있어서,상기 시스템의 전체적인 동작을 제어하는 중앙 처리 장치;상기 중앙 처리 장치에 의해 처리된/처리될 데이터를 저장하되, 2이상의 글로벌 비트라인(global bit line) 각각에 연결된 2이상의 로컬 비트라인 집합들이 교차 배치되고, 상기 로컬 비트라인 각각에 연결된 비트라인 선택 드라이버들을 포 함하며, 상기 비트라인 배치 순서에 기초하여 그룹지어진 2이상의 비트라인 선택 드라이버 그룹들 각각에 서로 다른 내부 승압 전원을 전달하는 반도체 메모리 장치; 및상기 중앙 처리 장치의 제어에 기초하여 상기 반도체 메모리 장치의 프로그램 및 리드 동작을 제어하는 메모리 컨트롤러를 포함하는 시스템.
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