KR20150042041A - 전압발생기, 집적회로 및 전압 발생 방법 - Google Patents

전압발생기, 집적회로 및 전압 발생 방법 Download PDF

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Abstract

전압발생기는 제1 클럭신호에 응답하여 제1 전압을 생성하여 제1 노드에 출력하는 제1 펌프, 제1 클럭신호에 응답하여 제2 전압을 생성하여 제2 노드에 출력하는 제2 펌프, 제1 클럭신호에 응답하여 제3 전압을 생성하여 제1 및 제2 노드에 출력하는 제3 펌프, 제1 제어신호에 응답하여 제3 전압을 제1 노드에 전달하도록 구성된 제1 스위치, 및 제2 제어신호에 응답하여 제3 전압을 제2 노드에 전달하도록 구성된 제2 스위치를 포함하고, 제1 펌프는 제1 구동력을 갖고, 제2 펌프는 제2 구동력을 갖고, 제3 펌프는 제1 및 제2 구동력보다 큰 제3 구동력을 갖는다.

Description

전압발생기, 집적회로 및 전압 발생 방법{Voltage Generator, Integrated Circuit and Voltage generating method}
본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 전압발생기, 집적회로 및 전압 발생 방법 에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
최근에, 메모리의 집적도 향상에 대한 요구가 커진다.
반도체 메모리 장치가 작은 칩 사이즈를 갖도록 하는 것이 바람직하다.
본 발명의 실시예는 칩 사이즈를 감소시킬 수 있고 동작에 소모되는 전류를 감소시킬 수 있는 전압발생기, 집적회로 및 전압 발생 방법을 제공한다.
본 발명의 실시예에 따른 전압발생기는 제1 클럭신호에 응답하여 제1 전압을 생성하여 제1 노드에 출력하는 제1 펌프, 상기 제1 클럭신호에 응답하여 제2 전압을 생성하여 제2 노드에 출력하는 제2 펌프, 상기 제1 클럭신호에 응답하여 제3 전압을 생성하여 상기 제1 및 제2 노드에 출력하는 제3 펌프, 제1 제어신호에 응답하여 상기 제3 전압을 상기 제1 노드에 전달하도록 구성된 제1 스위치, 및 제2 제어신호에 응답하여 상기 제3 전압을 상기 제2 노드에 전달하도록 구성된 제2 스위치를 포함하고, 상기 제1 펌프는 제1 구동력을 갖고, 상기 제2 펌프는 제2 구동력을 갖고, 상기 제3 펌프는 상기 제1 및 제2 구동력보다 큰 제3 구동력을 가질 수 있다.
본 발명의 실시예에 따른 집적회로는 주변회로, 및 상기 주변회로에 동작전압을 공급하는 전압발생기를 포함하고, 상기 전압발생기는 제1 클럭신호에 응답하여 제1 전압을 생성하여 제1 노드에 출력하는 제1 펌프, 상기 제1 클럭신호에 응답하여 제2 전압을 생성하여 제2 노드에 출력하는 제2 펌프, 상기 제1 클럭신호에 응답하여 제3 전압을 생성하여 상기 제1 및 제2 노드에 출력하는 제3 펌프, 제1 제어신호에 응답하여 상기 제3 전압을 상기 제1 노드에 전달하도록 구성된 제1 스위치, 및 제2 제어신호에 응답하여 상기 제3 전압을 상기 제2 노드에 전달하도록 구성된 제2 스위치를 포함하고, 상기 제1 펌프는 제1 구동력을 갖고, 상기 제2 펌프는 제2 구동력을 갖고, 상기 제3 펌프는 상기 제1 및 제2 구동력보다 큰 제3 구동력을 가질 수 있다.
본 발명의 실시예에 따른 전압 발생 방법은 제1 구동력을 갖는 제1 펌프를 사용하여 제1 노드에 제1 전압을 인가하는 단계, 제2 구동력을 갖는 제2 펌프를 사용하여 제2 노드에 제2 전압을 인가하는 단계, 상기 제1 노드의 전압이 목표전압에 도달하기 전에, 상기 제1 및 제2 구동력보다 큰 제3 구동력을 갖는 제3 펌프를 사용하여 상기 제1 노드에 제3 전압을 인가하는 단계, 및 상기 제2 노드의 전압이 목표전압에 도달하기 전에, 상기 제3 펌프를 사용하여 상기 제2 노드에 상기 제3 전압을 인가하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 전압발생기는 제1 타이밍에 작은 구동력을 갖는 제1 펌프와 큰 구동력을 갖는 제3 펌프를 사용함으로써 빠르게 목표전압을 생성할 수 있다. 또한 제2 타이밍에 작은 구동력을 갖는 제2 펌프와 큰 구동력을 갖는 제3 펌프를 사용함으로써 빠르게 목표전압을 생성할 수 있다. 제3 펌프는 큰 구동력이 필요한 타이밍에서만 동작하기 때문에 전압발생기의 동작 전류를 감소시킬 수 있다. 작은 구동력을 갖는 제1 펌프 및 제2 펌프가 큰 구동력을 갖는 제3 펌프를 공유하므로 칩 사이즈를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 집적회로를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 전압발생기를 설명하기 위한 블록도이다.
도 3 및 도 4는 도 2에 도시된 전압발생기의 세부 구성을 설명하기 위한 블록도이다.
도 5는 도 1에 도시된 주변회로를 설명하기 위한 회로도이다.
도 6은 본 발명의 실시예에 따른 전압 발생 방법을 설명하기 위한 흐름도이다.
도 7은 도 6에 도시된 전압 발생 방법을 설명하기 위한 파형도이다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 10은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 집적회로를 설명하기 위한 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 집적회로(100)는 전압발생기(110) 및 주변회로(120)를 포함한다.
전압발생기(110)는 주변회로(120)에 동작전압을 공급한다.
도 2는 도 1에 도시된 전압발생기를 설명하기 위한 블록도이다.
도 2를 참조하면, 전압발생기(110)는 오실레이터(111), 제1 펌프(112), 제2 펌프(113), 제3 펌프(114), 제1 스위치(115) 및 제2 스위치(116)를 포함한다.
오실레이터(111)는 제1 클럭신호(CLK1)를 생성한다.
제1 펌프(112)는 제1 클럭신호(CLK1)에 응답하여 제1 전압(V1)을 생성한다. 제1 펌프(112)는 생성된 제1 전압(V1)을 제1 노드(N1)에 출력한다.
제2 펌프(113)는 제1 클럭신호(CLK1)에 응답하여 제2 전압(V2)을 생성한다. 제2 펌프(113)는 생성된 제2 전압(V2)을 제2 노드(N2)에 출력한다.
제3 펌프(114)는 제1 클럭신호(CLK1)에 응답하여 제3 전압(V3)을 생성한다. 제3 펌프(114)는 생성된 제3 전압(V3)을 제1 노드(N1) 및 제2 노드(N2)에 출력한다.
제1 스위치(115)는 제1 제어신호(CON1)에 응답하여 제3 전압(V3)을 제1 노드(N1)에 전달하도록 구성된다.
제2 스위치(116)는 제2 제어신호(CON2)에 응답하여 제3 전압(V3)을 제2 노드(N2)에 전달하도록 구성된다.
제1 펌프(112)는 제1 구동력(drivability)을 가지고, 제2 펌프(113)는 제2 구동력을 가지고, 제3 펌프(114)는 제1 및 제2 구동력보다 큰 제3 구동력을 갖는다.
제1 제어신호(CON1)는 제1 타이밍에 입력되고 제2 제어신호(CON2)는 제2 타이밍에 입력된다.
따라서 제1 타이밍에 작은 구동력을 갖는 제1 펌프(112)와 큰 구동력을 갖는 제3 펌프(114)를 사용하여 제1 노드(N1)에 전압을 인가함으로써 제1 노드(N1)의 전위를 빠르게 상승시킬 수 있다. 또한 제2 타이밍에 작은 구동력을 갖는 제2 펌프(113)와 큰 구동력을 갖는 제3 펌프(114)를 사용하여 제2 노드(N2)에 전압을 인가함으로써 제2 노드(N2)의 전위를 빠르게 상승시킬 수 있다. 제3 펌프(114)는 큰 구동력이 필요한 타이밍에서만 동작하기 때문에 전압발생기(110)의 동작 전류를 감소시킬 수 있다. 작은 구동력을 갖는 제1 펌프(112) 및 제2 펌프(113)가 큰 구동력을 갖는 제3 펌프(114)를 공유하므로 칩 사이즈를 감소시킬 수 있다.
도 3 및 도 4는 도 2에 도시된 전압발생기의 세부 구성을 설명하기 위한 블록도이다.
도 3을 참조하면, 전압발생기(110)는 클럭 부스터(117)를 더 포함한다.
클럭 부스터(117)는 제1 클럭신호(CLK1)에 응답하여 진폭이 증가된 제2 클럭신호(CLK2)를 생성한다.
제3 펌프(114)는 제2 클럭신호(CLK2)에 응답하여 제3 전압(V3)을 생성할 수 있다.
큰 구동력을 필요로 하는 경우에 클럭 부스터(117)를 이용하여 제3 펌프(114)가 제3 전압(V3)을 생성하도록 함으로써 제3 펌프(114)에 포함되는 캐패시터의 개수를 줄일 수 있다. 따라서 펌프 사이즈를 줄일 수 있어 추가적으로 칩 사이즈를 감소시킬 수 있다.
도 4를 참조하면, 전압발생기(110)는 제1 레귤레이터(118) 및 제 2 레귤레이터(119)를 더 포함한다.
제1 레귤레이터(118)는 제1 노드(N1)의 전위에 기반하여 제1 펌프로 제1 클럭신호가 입력되는 것을 제어하기 위한 신호(CS1)을 출력한다. 제1 레귤레이터(118)는 목표전압으로서 제4 전압(V4)을 출력한다.
제2 레귤레이터(119)는 제2 노드(N2)의 전위에 기반하여 제2 펌프로 제1 클럭신호가 입력되는 것을 제어하기 위한 신호(CS2)을 출력한다. 제2 레귤레이터(119)는 목표전압으로서 제5 전압(V5)을 출력한다.
전압발생기가 반도체 메모리 장치에 동작전압을 공급하는 경우, 제4 전압(V4)는 패스전압일 수 있고 제5 전압(V5)는 프로그램전압일 수 있다. 이에 대해서는 후술하기로 한다.
전압발생기는 제4 전압(V4) 생성 전에 작은 구동력을 갖는 제1 펌프와 큰 구동력을 갖는 제3 펌프를 사용하여 제1 노드(N1)에 전압을 인가함으로써 제1 노드(N1)의 전위를 빠르게 상승시킬 수 있다. 또한 제5 전압(V5) 생성 전에 작은 구동력을 갖는 제2 펌프와 큰 구동력을 갖는 제3 펌프를 사용하여 제2 노드(N2)에 전압을 인가함으로써 제2 노드(N2)의 전위를 빠르게 상승시킬 수 있다.
도 5는 도 1에 도시된 주변회로를 설명하기 위한 회로도이다.
도 5에서는 주변회로가 반도체 메모리 장치인 경우를 예로 들어 설명한다.
도 5를 참조하면, 주변회로(120)는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(121), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성된 제어회로(122), 로우 디코더(123), 페이지 버퍼 그룹(124), 컬럼 디코더(125) 및 입출력 회로(126)를 포함한다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인에 연결된 메모리 셀들이 하나의 물리적 페이지를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
제어 회로(122)는 외부로부터 입출력 회로(126)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 동작, 검증 동작, 리드 동작 또는 소거 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 전압발생기(110)로 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(124)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(122)는 입출력 회로(126)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
로우 디코더(123)는 제어 회로(122)의 로우 어드레스 신호들(RADD)에 응답하여, 전압발생기(110)에서 출력된 동작 전압들(Vop)이 메모리 어레이(121)에서 선택된 메모리 블록의 로컬 라인들로 전달될 수 있도록 한다. 이로써, 선택된 셀과 연결된 로컬 워드라인에는 프로그램 전압 또는 리드 전압이 인가된다. 그리고, 선택되지 않은 셀들과 연결된 로컬 워드라인들에는 패스 전압이 인가된다. 소거 동작에서는 블록 내의 메모리 셀들 전체에 소거 전압이 인가될 수 있다. 이에 따라, 선택된 셀에 데이터가 프로그램 전압에 의해 저장되거나, 선택된 셀에 저장된 데이터가 리드 전압에 의해 독출된다.
페이지 버퍼 그룹(124)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(121)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(124)의 페이지 버퍼들(PB1~PBk)은 제어 회로(122)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다.
컬럼 디코더(125)는 제어 회로(122)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(124)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(125)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(126)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(124)으로 입력하기 위하여 제어 회로(122)의 제어에 따라 데이터를 컬럼 디코더(125)에 전달한다. 컬럼 디코더(125)는 입출력 회로(126)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(124)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(126)는 페이지 버퍼 그룹(124)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(125)를 통해 전달된 데이터를 외부로 출력한다.
종래기술에 따른 전압발생기는 동작전압을 생성하기 위한 각 펌프가 큰 구동력을 갖는다. 이로 인해 전압발생기의 사이즈가 커져서 칩 사이즈가 커지는 문제점이 존재한다. 또한 전압발생기의 출력전압이 목표전압에 도달하여 전압 레벨만 유지하면 되는 동작에서도 큰 구동력을 갖는 펌프로 인해 소모 전류가 커지는 문제점이 있다.
본 발명의 실시예에 따른 전압발생기(110는 )패스전압 생성 시에 작은 구동력을 갖는 제1 펌프와 큰 구동력을 갖는 제3 펌프를 사용함으로써 패스전압을 빠르게 생성할 수 있다. 또한 프로그램전압 생성 시에 작은 구동력을 갖는 제2 펌프와 큰 구동력을 갖는 제3 펌프를 사용함으로써 프로그램전압을 빠르게 생성할 수 있다. 제3 펌프는 큰 구동력이 필요한 타이밍에서만 동작하기 때문에 전압발생기(110)의 동작 전류를 감소시킬 수 있다. 작은 구동력을 갖는 제1 펌프 및 제2 펌프가 큰 구동력을 갖는 제3 펌프를 공유하므로 칩 사이즈를 감소시킬 수 있다.
도 6은 본 발명의 실시예에 따른 전압 발생 방법을 설명하기 위한 흐름도이다. 도 7은 도 6에 도시된 전압 발생 방법을 설명하기 위한 파형도이다.
도 6 및 도 7을 참조하면, 단계 t1에서, 제1 구동력을 갖는 제1 펌프를 사용하여 제1 노드(N1)에 제1 전압을 인가한다(S210). 그리고 제2 구동력을 갖는 제2 펌프를 사용하여 제2 노드(N2)에 제2 전압을 인가한다(S220).
단계 t2에서, 제1 노드(N1)의 전압이 목표전압에 도달하기 전에, 제1 및 제2 구동력보다 큰 제3 구동력을 갖는 제3 펌프를 사용하여 제1 노드(N1)에 제3 전압을 인가한다(S230). 즉, 단계 t2에서는 제1 펌프 및 제3 펌프를 사용하여 제1 노드(N1)에 전압을 인가한다. 제3 펌프를 사용하여 제1 노드(N1)에 제3 전압을 인가하는 경우에 제2 노드(N2)에는 제3 전압이 인가되지 않는다.
단계 t3에서, 제2 노드(N2)의 전압이 목표전압에 도달하기 전에, 제1 및 제2 구동력보다 큰 제3 구동력을 갖는 제3 펌프를 사용하여 제2 노드(N2)에 제3 전압을 인가한다(S240). 즉, 단계 t3에서는 제2 펌프 및 제3 펌프를 사용하여 제2 노드(N2)에 전압을 인가한다. 제3 펌프를 사용하여 제2 노드(N2)에 제3 전압을 인가하는 경우에 제1 노드(N1)에는 제3 전압이 인가되지 않는다.
도 5에서 설명한 바와 같이 전압발생기가 반도체 메모리 장치에 동작전압을 공급하는 경우에 제1 노드(N1)의 목표전압은 패스전압이고 제2 노드(N2)의 목표전압은 프로그램전압일 수 있다.
따라서 본 발명의 실시예에 따른 전압 발생 방법은 패스전압 생성 시에 작은 구동력을 갖는 제1 펌프와 큰 구동력을 갖는 제3 펌프를 사용함으로써 패스전압을 빠르게 생성할 수 있다. 또한 프로그램전압 생성 시에 작은 구동력을 갖는 제2 펌프와 큰 구동력을 갖는 제3 펌프를 사용함으로써 프로그램전압을 빠르게 생성할 수 있다. 제3 펌프는 큰 구동력이 필요한 타이밍에서만 동작하기 때문에 전압발생기의 동작 전류를 감소시킬 수 있다. 작은 구동력을 갖는 제1 펌프 및 제2 펌프가 큰 구동력을 갖는 제3 펌프를 공유하므로 칩 사이즈를 감소시킬 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(615)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 9는 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 10에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 집적회로
110: 전압발생기 120: 주변회로
121: 메모리 어레이 MB1~MBm: 메모리 블록
122: 제어 회로 123: 로우 디코더
124: 페이지 버퍼 그룹 125: 컬럼 디코더
126: 입출력 회로

Claims (15)

  1. 제1 클럭신호에 응답하여 제1 전압을 생성하여 제1 노드에 출력하는 제1 펌프;
    상기 제1 클럭신호에 응답하여 제2 전압을 생성하여 제2 노드에 출력하는 제2 펌프;
    상기 제1 클럭신호에 응답하여 제3 전압을 생성하여 상기 제1 및 제2 노드에 출력하는 제3 펌프;
    제1 제어신호에 응답하여 상기 제3 전압을 상기 제1 노드에 전달하도록 구성된 제1 스위치; 및
    제2 제어신호에 응답하여 상기 제3 전압을 상기 제2 노드에 전달하도록 구성된 제2 스위치를 포함하고,
    상기 제1 펌프는 제1 구동력을 갖고, 상기 제2 펌프는 제2 구동력을 갖고, 상기 제3 펌프는 상기 제1 및 제2 구동력보다 큰 제3 구동력을 갖는 전압발생기.
  2. 제1항에 있어서, 상기 제1 클럭신호에 응답하여 진폭이 증가된 제2 클럭신호를 생성하는 클럭 부스터를 더 포함하고,
    상기 제3 펌프는 상기 제2 클럭신호에 응답하여 상기 제3 전압을 생성하는 전압발생기.
  3. 제1항에 있어서, 상기 제1 노드의 전위에 기반하여 상기 제1 펌프로 상기 제1 클럭신호가 입력되는 것을 제어하여 제4 전압을 출력하는 제1 레귤레이터; 및
    상기 제2 노드의 전위에 기반하여 상기 제2 펌프로 상기 제1 클럭신호가 입력되는 것을 제어하여 제5 전압을 출력하는 제2 레귤레이터를 더 포함하는 전압발생기.
  4. 제3항에 있어서, 상기 제4 전압은 패스 전압이고, 상기 제5 전압은 프로그램 전압인 것을 특징으로 하는 전압발생기.
  5. 제4항에 있어서, 상기 제1 제어신호는 제1 타이밍에 입력되고 상기 제2 제어신호는 제2 타이밍에 입력되는 것을 특징으로 하는 전압발생기.
  6. 제5항에 있어서, 상기 제1 타이밍은 상기 패스 전압 생성 전이고, 상기 제2 타이밍은 상기 프로그램 전압 생성 전인 것을 특징으로 하는 전압발생기.
  7. 주변회로; 및
    상기 주변회로에 동작전압을 공급하는 전압발생기를 포함하고,
    상기 전압발생기는
    제1 클럭신호에 응답하여 제1 전압을 생성하여 제1 노드에 출력하는 제1 펌프;
    상기 제1 클럭신호에 응답하여 제2 전압을 생성하여 제2 노드에 출력하는 제2 펌프;
    상기 제1 클럭신호에 응답하여 제3 전압을 생성하여 상기 제1 및 제2 노드에 출력하는 제3 펌프;
    제1 제어신호에 응답하여 상기 제3 전압을 상기 제1 노드에 전달하도록 구성된 제1 스위치; 및
    제2 제어신호에 응답하여 상기 제3 전압을 상기 제2 노드에 전달하도록 구성된 제2 스위치를 포함하고,
    상기 제1 펌프는 제1 구동력을 갖고, 상기 제2 펌프는 제2 구동력을 갖고, 상기 제3 펌프는 상기 제1 및 제2 구동력보다 큰 제3 구동력을 갖는 집적회로.
  8. 제7항에 있어서, 상기 전압발생기는
    상기 제1 클럭신호에 응답하여 진폭이 증가된 제2 클럭신호를 생성하는 클럭 부스터를 더 포함하고,
    상기 제3 펌프는 상기 제2 클럭신호에 응답하여 상기 제3 전압을 생성하는집적회로.
  9. 제7항에 있어서, 상기 전압발생기는
    상기 제1 노드의 전위에 기반하여 상기 제1 펌프로 상기 제1 클럭신호가 입력되는 것을 제어하여 제4 전압을 출력하는 제1 레귤레이터; 및
    상기 제2 노드의 전위에 기반하여 상기 제2 펌프로 상기 제1 클럭신호가 입력되는 것을 제어하여 제5 전압을 출력하는 제2 레귤레이터를 더 포함하는 집적회로.
  10. 제9항에 있어서, 상기 제1 제어신호는 제1 타이밍에 입력되고 상기 제2 제어신호는 제2 타이밍에 입력되는 것을 특징으로 하는 집적회로.
  11. 제10항에 있어서, 상기 제1 타이밍은 상기 제4 전압 생성 전이고, 상기 제2 타이밍은 상기 제5 전압 생성 전인 것을 특징으로 하는 집적회로.
  12. 제1 구동력을 갖는 제1 펌프를 사용하여 제1 노드에 제1 전압을 인가하는 단계;
    제2 구동력을 갖는 제2 펌프를 사용하여 제2 노드에 제2 전압을 인가하는 단계;
    상기 제1 노드의 전압이 목표전압에 도달하기 전에, 상기 제1 및 제2 구동력보다 큰 제3 구동력을 갖는 제3 펌프를 사용하여 상기 제1 노드에 제3 전압을 인가하는 단계; 및
    상기 제2 노드의 전압이 목표전압에 도달하기 전에, 상기 제3 펌프를 사용하여 상기 제2 노드에 상기 제3 전압을 인가하는 단계를 포함하는 전압 발생 방법.
  13. 제12항에 있어서, 상기 제1 노드에 제3 전압을 인가하는 단계에서 상기 제 2 노드에는 상기 제3 전압이 인가되지 않고,
    상기 제2 노드에 제3 전압을 인가하는 단계에서 상기 제1 노드에는 상기 제3 전압이 인가되지 않는 것을 특징으로 하는 전압 발생 방법.
  14. 제12항에 있어서, 상기 제1 및 제2 펌프는 제1 클럭신호에 응답하여 상기 제1 및 제2 전압을 상기 제1 및 제2 노드에 인가하고,
    상기 제3 펌프는 상기 제1 클럭신호보다 진폭이 큰 제2 클럭신호에 응답하여 상기 제3 전압을 상기 제1 또는 제2 노드에 인가하는 것을 특징으로 하는 전압 발생 방법.
  15. 제12항에 있어서, 상기 제1 노드의 목표전압은 패스전압이고, 상기 제2 노드의 목표전압은 프로그램전압인 것을 특징으로 하는 전압 발생 방법.
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