KR20130139732A - 메모리 장치 및 용장 방법 - Google Patents

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KR20130139732A
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케니치 아라카와
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윈본드 일렉트로닉스 코포레이션
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Abstract

본 발명은 보다 고속으로 데이터의 판독 또는 기입을 행할 수 있는 용장 기능을 갖춘 메모리 장치를 제공하는 것을 과제로 한다.
해당 과제를 해결하기 위한 본 발명의 메모리 장치(20)는, 플래시 메모리(40)와, 플래시 메모리(40)를 제어하는 컨트롤러(30)를 구비한다. 플래시 메모리는, 복수의 기억 소자를 지니는 메모리 영역과, 복수의 기억 소자를 지니는 용장 메모리 영역과, 메모리 영역의 기억 소자를 위한 용장정보를 기억하는 용장정보 기억부(140)를 구비한다. 용장정보 기억부(140)는 컨트롤러(30)로부터의 요구에 응답해서 용장정보를 컨트롤러(30)에 전송한다. 컨트롤러(30)는, 플래시 메모리에 대해서 용장정보의 전송을 요구하는 요구부와, 용장정보를 보유하는 용장정보 보유부와, 보유된 용장정보에 의거해서 플래시 메모리로부터 판독된 데이터 또는 플래시 메모리에 기입하는 데이터를 제어하는 제어부를 구비한다.

Description

메모리 장치 및 용장 방법{MEMORY DEVICE AND REDUNDANCY METHOD}
본 발명은, 반도체 기억장치에 관한 것으로, 특히, NAND형 플래시 메모리의 용장에 관한 것이다.
NAND형 플래시 메모리는, 복수의 NAND 스트링(string)을 열방향에 배치한 블록이 복수개 형성된 메모리 어레이를 포함해서 구성된다. NAND 스트링은, 직렬로 접속된 복수의 메모리 셀과 그 양단에 접속된 선택 트랜지스터를 구비하며, 한쪽 단부는 선택 트랜지스터를 개재해서 비트선에 접속되고, 다른 쪽 단부는 선택 트랜지스터를 개재해서 소스 선에 접속된다. 데이터의 판독이나 기입(프로그램)은 NAND 스트링에 접속된 비트선을 개재해서 행해진다.
플래시 메모리, DRAM 등의 반도체 메모리에서는, 집적도가 해마다 증가하고, 불량 또는 결함이 없는 기억 소자를 제조하는 것은 어렵다. 이 때문에, 메모리 칩 상에는, 제조 공정 중에 발생하는 기억 소자의 물리적인 결함을 겉보기상 구제하기 위한 용장 스킴이 이용된다. 예를 들어, 어떤 용장 스킴에서는, 물리적인 결함을 지니는 기억 소자의 어드레스를 용장 메모리 영역의 기억 소자의 어드레스로 변환하는 어드레스 변환회로와, 결함을 지니는 기억 소자를 구제하기 위한 용장 메모리 영역을 구비하고 있다. 결함을 지니는 기억 소자와 용장 메모리 영역의 기억 소자의 어드레스 정보는, 메모리 칩의 테스트 시 또는 제조 출시 시 퓨즈 ROM이나 레지스터 등에 격납된다.
그리고, 결함을 지니는 기억 소자의 어드레스가 입력되어, 해당 어드레스가 검출되면, 결함을 지니는 기억 소자에의 액세스가 금지되어, 그 대신에 용장 메모리 영역의 기억 소자가 액세스되어, 외부에서는 마치 결함을 지니는 기억 소자가 존재하지 않는 것처럼 보인다(예를 들어, 특허문헌 1 및 2). 이러한 용장 스킴을 이용함으로써, 적은 수의 기억 소자의 결함이 발생했다고 해도, 양품으로서 취급할 수 있으므로, 수율이 향상하여, 메모리의 비용을 저감할 수 있다.
JP 2000-311496 A JP 2002-288993 A
전술한 바와 같이, 플래시 메모리 등의 반도체 메모리 상에는, 결함을 지니는 기억 소자를 구제하기 위한 용장기능이 탑재되어 있다. 도 10은, 플래시 메모리의 페이지 판독 동작에 있어서 결함 비트(FB)가 용장 비트(RB)로 치환되는 동작예를 나타내고 있다. 플래시 메모리(400)의 페이지 버퍼(410)에는, 메모리 어레이로부터 판독된 1페이지 분의 데이터가 보유되어 있다. 이 1페이지에는, 메인 메모리 영역(MM)과 그 용장 메모리 영역(MR)로부터 판독된 데이터가 포함된다. 칼럼 제어 회로(420)는, 페이지 버퍼(410)가 병렬로 전송된 데이터를 보유하는 데이터 레지스터를 포함하고, 예를 들어, 카운터의 어드레스값을 증분시키면서, 데이터 레지스터에 보유된 데이터를 순차 직렬로 연속적으로 판독하고, 판독된 데이터는 I/O 버퍼(430)에 전송된다. 가령 메인 메모리 영역(MM)의 칼럼 어드레스(AddF)에 결함 비트(FB)가 있었을 경우에는, 칼럼 제어 회로는, 카운터의 어드레스값이 결함 비트(즉, 칼럼 어드레스(AddF))와 일치하면, 어드레스 포인터에 의해서 용장 메모리 영역(MR)의 용장 비트(RB)로 어드레스값을 변경하고, 결함 비트(FB)를 용장 비트(RB)로 치환한다.
결함 비트(FB)는, 제품 출시 시 존재하고 있는, 전기적인 단락(short)이나 오픈(open) 등을 포함하는 물리적인 결함이며, 결함 비트의 칼럼 어드레스나 이것이 치환되는 용장 비트의 칼럼 어드레스 등의 용장정보는, 퓨즈 ROM이나 그 밖의 불휘발성의 매체에 의해서 격납되어 있다. 그리고, 전술한 바와 같이, 페이지 판독에 있어서, 결함 비트(FB)의 어드레스와 일치하면, 결함 비트(FB)에의 액세스가 금지되어, 용장 비트의 어드레스로 포인터 이동 제어를 행하고 있다. 또한, 데이터의 기입 시에도 마찬가지로, 결함 비트(FB)에의 액세스는, 용장 비트(RB)에의 액세스로 전환된다.
그러나, 결함 비트(FB)로부터 용장 비트로의 치환을 위하여 행해지는 어드레스 포인터에 의한 이동 제어는, 일정한 시간을 필요로 하므로, 고속의 데이터의 판독 또는 기입을 행하기 위하여 바람직한 것은 아니다. 또, 플래시 메모리 등의 불휘발성 메모리 칩은, 기본 코어(메모리 셀 어레이)의 사양을 기초로 개발되어, 그것을 둘러싸는 주변회로(디코더나 제어 회로)의 점유 면적이 증대하여, 메모리 칩 상에서 행해지는 용장 기능도 주변회로의 점유 면적을 증대시키는 한가지 원인으로 되고 있다. 이것은 메모리 칩의 소형화의 장해로 될 수 있다.
본 발명은, 보다 고속으로 데이터의 판독 또는 기입을 행할 수 있는 용장 기능을 갖춘 메모리 장치를 제공하는 것을 목적으로 한다.
또, 본 발명은, 메모리 칩의 주변회로의 점유 면적의 감축을 도모하여 메모리 셀 어레이의 기억 용량의 증대를 도모할 수 있는 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 메모리 장치는, 적어도 1개의 메모리와, 상기 메모리를 제어하는 컨트롤러와, 상기 메모리와 상기 컨트롤러를 접속하는 접속 수단을 구비하는 것으로서, 상기 메모리는, 복수의 기억 소자를 지니는 메모리 영역과, 복수의 기억 소자를 지니는 용장 메모리 영역과, 상기 메모리 영역의 기억 소자를 위한 용장정보를 기억하는 용장정보 기억부를 구비하고, 상기 컨트롤러는, 상기 용장정보 기억부에 기억된 용장정보에 의거해서 상기 메모리로부터 판독된 데이터 또는 상기 메모리에 기입하는 데이터를 제어하는 제어부를 구비한다.
바람직하게는, 상기 제어부는, 상기 메모리에 대해서 상기 용장정보의 전송을 요구하는 요구부와, 전송된 용장정보를 보유하는 용장정보 보유부와, 보유된 용장정보에 의거해서 상기 메모리로부터 판독된 데이터 또는 상기 메모리에 기입하는 데이터의 칼럼 제어를 행하는 칼럼 제어부를 구비한다. 바람직하게는, 상기 용장정보는 상기 메모리 영역에 포함되는 물리적인 결함을 지니는 기억 소자의 칼럼 어드레스 정보를 포함한다. 바람직하게는, 상기 메모리는 상기 메모리 영역 및 상기 용장 메모리 영역으로부터 판독된 데이터를 연속적으로 출력하는 출력부를 포함하고, 상기 컨트롤러의 제어부는 상기 용장정보에 의거해서 상기 메모리 영역에 포함되는 결함이 있는 기억 소자로부터 판독된 데이터를 상기 용장 메모리 영역의 기억 소자로부터 판독된 데이터로 치환한다. 바람직하게는, 상기 출력부는 상기 메모리 영역 및 상기 용장 메모리 영역의 각 비트선을 개재해서 판독된 데이터를 보유하는 데이터 보유부를 지니고, 상기 출력부는 상기 데이터 보유부에 보유된 데이터를 연속적으로 직렬로 출력한다. 바람직하게는, 상기 메모리는 상기 메모리 영역 및 상기 용장 메모리 영역에 기입하는 데이터를 수취하는 입력부를 포함하고, 상기 컨트롤러의 제어부는 상기 용장정보에 의거해서 상기 메모리 영역에 포함되는 결함이 있는 기억 소자에 기입하는 데이터를 상기 용장 메모리 영역의 기억 소자에 기입하는 데이터로 치환한다. 바람직하게는, 상기 입력부는 상기 메모리 영역 및 상기 용장 메모리 영역의 각 비트선을 개재해서 기입하는 데이터를 보유하는 데이터 보유부를 구비하며, 상기 입력부는 상기 컨트롤러로부터의 기입 데이터를 연속적으로 직렬로 입력하고, 입력한 기입 데이터를 상기 데이터 보유부에 전송한다.
바람직하게는, 상기 요구부는, 컨트롤러에 전원이 투입되었을 때, 상기 메모리에 대해서 상기 용장정보의 전송을 요구하는 커맨드(command)를 발행한다. 바람직하게는, 상기 용장정보 보유부는 불휘발성 메모리이다. 바람직하게는, 상기 메모리는 실리콘 기판 상에 복수의 NAND 스트링이 형성된 플래시 메모리 칩이고, 상기 컨트롤러는 플래시 메모리 칩과는 다른 실리콘 기판 상에 형성된 컨트롤러 칩이며, 상기 플래시 메모리 칩 및 컨트롤러 칩은 모듈화된다. 바람직하게는, 상기 플래시 메모리 칩 및 상기 컨트롤러 칩은 1개의 패키지 내에 수용된다.
또, 본 발명의 플래시 메모리의 메모리 영역에 포함되는 결함을 지니는 기억 소자의 용장 방법은, 컨트롤러에 전원이 투입되었을 때, 플래시 메모리에 기억되어 있는 상기 결함을 지니는 기억 소자에 관한 용장정보를 컨트롤러에 송신하고, 플래시 메모리 메모리에 대해서 데이터의 판독 또는 데이터의 기입을 행할 때, 컨트롤러는 상기 용장정보에 의거해서 판독된 데이터 또는 기입하는 데이터를 제어한다.
바람직하게는, 상기 컨트롤러는 상기 용장정보에 의거해서 결함을 지니는 기억 소자의 데이터를 용장용의 기억 소자의 데이터로 치환한다. 바람직하게는, 플래시 메모리에 있어서 페이지 판독된 페이지 데이터는, 메모리 영역의 기억 소자의 데이터와 용장 메모리 영역의 기억 소자의 데이터를 포함하고, 상기 페이지 데이터는 데이터 레지스터로부터 연속적으로 판독되어, 상기 컨트롤러에 제공된다. 바람직하게는, 플래시 메모리에의 기입 동작에 있어서, 컨트롤러는, 상기 용장정보에 의거해서 페이지 데이터를 생성하고, 생성된 페이지 데이터를 플래시 메모리에 송신하며, 플래시 메모리는, 페이지 데이터를 데이터 레지스터에 연속적으로 입력하고, 입력한 페이지 데이터를 각 비트선을 개재해서 메모리 영역의 기억 소자 및 용장 메모리 영역의 기억 소자에 공급한다.
본 발명에 따르면, 메모리에 기억된 용장정보를 컨트롤러에 전송하고, 컨트롤러에 있어서 용장정보에 의거해서 데이터의 제어를 행하도록 했으므로, 메모리로부터의 데이터의 판독 또는 메모리에의 데이터의 기입을 종래와 비교해서 보다 고속으로 행할 수 있다. 또한, 결함이 있는 기억 소자 등의 구제인 용장기능의 칼럼 제어를 컨트롤러 측에 지니게 함으로써, 메모리의 주변회로의 구성을 간이하게 하여, 주변회로의 점유 면적을 축소할 수 있다. 이것에 의해, 고집적도의 메모리 칩의 소형화를 도모할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 구성예를 나타낸 도면;
도 2는 도 1에 나타낸 메모리 장치의 물리적인 레이아웃예를 나타낸 도면;
도 3은 본 발명의 실시예에 따른 플래시 메모리의 일 구성예를 나타낸 블록도;
도 4는 메모리 블록과 페이지 버퍼와의 관계를 설명하는 도면;
도 5는 NAND 스트링 유닛의 구성을 나타낸 도면;
도 5a는 용장정보 기억부의 용장정보의 격납예를 나타낸 도면;
도 6은 컨트롤러의 구성을 나타낸 블록도;
도 7은 컨트롤러의 용장제어 프로그램의 기능 블록도;
도 8은 본 실시예의 메모리 장치에 있어서의 용장 데이터의 취득 동작을 설명하는 흐름도;
도 9는 본 실시예의 메모리 장치에 있어서의 페이지 판독 동작을 설명하는 흐름도;
도 9a는 본 실시예의 페이지 판독 동작을 설명하는 도면;
도 9b는 본 실시예의 페이지 기입 동작을 설명하는 도면;
도 10은 종래의 플래시 메모리의 용장기능을 설명하는 도면.
다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명은, 각종 유형의 기억 구조를 지니는 불휘발성 메모리에 적용할 수 있지만, 여기에서는, 바람직한 형태로서, NAND형의 플래시 메모리를 예시한다. 또, 도면은, 이해하기 쉽게 하기 위해서 각 부를 강조해서 나타내고 있어, 실제의 디바이스의 스케일(scale)과는 다른 것에 유의해야 한다.
실시예
도 1은 본 실시예의 메모리 장치의 구성예를 나타내고 있다. 메모리 장치(20)는, 호스트 장치(10)와 접속되어, 전형적으로 호스트 장치(10)로부터의 요구에 응답한 동작을 행한다. 메모리 장치(20)는, 컨트롤러(30)와 플래시 메모리(40)를 포함하고, 컨트롤러(30)는 호스트 장치(10)로부터의 명령에 응답하여 플래시 메모리(40)의 동작을 제어한다. 예를 들어, 컨트롤러(30)는, 호스트 장치(10)로부터 기입 명령 및 기입 데이터를 수취하면, 그것에 응답하여 플래시 메모리(40)에 기입 커맨드, 어드레스 데이터 및 기입 데이터를 전송한다. 플래시 메모리(40)는 이들 정보에 따라서 데이터의 기입을 행한다. 또한, 컨트롤러(30)는, 호스트 장치(10)로부터 판독 명령을 수취하면, 그것에 응답하여 플래시 메모리(40)에 판독 커맨드 및 어드레스 데이터를 전송한다. 플래시 메모리(40)는 이들 정보에 따라서 데이터를 판독하고, 판독된 데이터는 컨트롤러(30)에 전송되며, 컨트롤러(30)는 판독된 데이터를 호스트 장치(10)에 전송한다. 이와 같이, 컨트롤러(30)는 호스트 장치(10)와 플래시 메모리(40) 사이의 인터페이스적인 역할을 한다.
메모리 장치(20)는, 도 1(A)에 나타낸 바와 같이, 단일의 플래시 메모리(40)를 구비하는 것이어도 되고, 도 1(B)에 나타낸 바와 같이, 복수의 플래시 메모리(40-1), (40-2) … (40-K)를 구비하는 것이어도 된다. 도 1(B)에 나타낸 구성의 경우, 바람직하게는, 각 플래시 메모리는 동일하며, 컨트롤러(30)는, 어느 것인가 임의의 1개의 플래시 메모리를 선택하고, 선택된 1개의 플래시 메모리에 대해서 데이터의 판독·기입을 실시하는 것이 가능하며, 또한, 복수의 플래시 메모리를 선택하고, 선택된 복수의 플래시 메모리에 대해서 병렬로 또는 동시에 데이터의 판독·기입을 실시하는 것이 가능하다. 또, 플래시 메모리(40)는, 그 기억 소자가 1비트(2치 데이터)를 기억하는 SLC 유형의 NAND이어도 되고, 많은 비트를 기억하는 MLC 유형의 NAND이더라도 된다.
메모리 장치(20)의 물리적인 레이아웃예를 도 2에 나타낸다. 도 2(A)에 나타낸 바와 같이, 프린트 회로 기판 또는 가요성 회로 기판(50) 상에, 컨트롤러(30)를 구성하는 베어칩(bare chip)칩(30A)과, 플래시 메모리(40)를 구성하는 베어칩(40A)이 실장되고, 칩(30A)과 칩(40A)은 기판(50) 상의 도전성 배선에 의해 전기적으로 결합된다. 또한, 도 2(B)에 나타낸 바와 같이, 복수의 플래시 메모리(40-1), (40-2), …, (40-K)를 각각 구성하는 베어칩(40A)이 적층되는 것이어도 된다. 이러한 구성은 일례로서, 메모리 장치(20)의 물리적인 구성은 각 칩이 어떠한 형태로 모듈화되는 것이어도 된다. 또, 동일 회로 기판 상에 호스트 장치(10)를 구성하는 칩이 실장되는 것이어도 된다.
다음에, 플래시 메모리의 전형적인 내부구성을 도 3에 나타낸다. 단, 여기에 나타낸 플래시 메모리는 예시로서, 본 발명은 반드시 이러한 구성으로 한정되는 것은 아니다. 또한, 이하의 설명에서는, 편의상, 물리적인 결함을 지니는 메모리 셀(기억 소자)을 「결함 셀」, 결함 셀의 열(칼럼) 어드레스를 「결함 어드레스」, 용장 메모리 영역의 메모리 셀(기억 소자)을 「용장 셀」, 용장 셀의 열(칼럼) 어드레스를 「용장 어드레스」라 칭한다.
본 실시예의 플래시 메모리(40)는, 복수의 메모리 셀이 행렬 형태로 배열된 메모리 어레이(100)와, 외부 입출력 단자 I/O에 접속되어 입출력 데이터를 보유하는 입출력 버퍼(110)와, 입출력 버퍼(110)로부터의 어드레스 데이터를 수취하는 어드레스 레지스터(120)와, 입출력 버퍼(110)로부터의 커맨드 데이터나 외부 제어 신호를 수취하고, 각 부를 제어하는 제어부(130)와, 메모리 어레이(100)에 포함되는 메모리 셀에 관한 용장정보를 기억하는 용장정보 기억부(140)와, 어드레스 레지스터(120)로부터 행 어드레스 정보(Ax)를 수취하여, 행 어드레스 정보(Ax)를 디코딩하고, 디코드 결과에 의거해서 블록의 선택 및 워드선의 선택 등을 행하는 워드선 선택 회로(150)과, 워드선 선택회로(150)에 의해서 선택된 페이지로부터 판독된 데이터를 보유하거나, 선택된 페이지에의 기입 데이터를 보유하는 페이지 버퍼/센스 회로(160)와, 입출력 버퍼(110)를 개재해서 입출력되는 데이터를 보유하고, 또한 페이지 버퍼/센스 회로(160)에 접속된 데이터 레지스터(170)와, 어드레스 레지스터(120)로부터 열 어드레스 정보(Ay)를 수취하여, 열 어드레스 정보(Ay)를 디코딩하고, 해당 디코딩 결과에 의거해서 데이터 레지스터(170) 내의 데이터를 선택하는 열선택 회로(180)와, 데이터의 판독, 프로그램 및 소거 등을 위하여 필요한 각종 전압(기입 전압(Vpgm), 패스 전압(Vpass), 판독 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부전압 발생회로(190)를 포함해서 구성된다.
메모리 어레이(100)는, 열방향에 배치된 ｍ개의 메모리 블록(BLK(0), BLK(1), …, (BLK(m-1))을 구비한다. 도 4는 1개의 메모리 블록 내의 셀 어레이의 구성을 설명하는 도면이다. 플래시 메모리에 있어서, 메모리 블록은 데이터를 소거하는 단위이며, 해당 메모리 블록 내에는 복수의 페이지가 포함된다. 1개의 페이지는, 데이터의 판독 또는 기입을 행하는 단위이며, 1개의 페이지는 후술하는 NAND 스트링의 동일 행에 배열된 복수의 메모리 셀에 의해서 구성된다. 또한, 1개의 메모리 블록은, 그 기능적인 역할로부터, 통상의 데이터의 판독·기입을 행하기 위한 메모리 영역(MM)과 용장 메모리 영역(MR)으로 나뉘어진다. 여기에서는, 1개의 페이지는, 메모리 영역(MM)과 용장 메모리 영역(MR)의 메모리 셀로부터 판독된 데이터 또는 기입하는 데이터로 구성되는 것으로 한다. 단, 페이지 단위의 판독 또는 기입은, 반드시 1페이지로 한정되지 않고 복수의 페이지를 마찬가지로 판독하거나, 기입하는 것이어도 된다.
페이지 버퍼/센스 회로(160)는, 각각의 블록마다의 각 비트선에 접속되고, 선택된 블록의 선택된 페이지로부터 판독된 데이터가 센스 회로에 의해서 감지되어, 페이지 버퍼(160)에 보유된다. 페이지 버퍼(160)는, 도시하지 않은 트랜스퍼 게이트를 개재해서 데이터 레지스터(170)에 접속되고, 페이지 버퍼(160)에 보유된 데이터는, 트랜스퍼 게이트를 개재해서 데이터 레지스터(170)에 전송된다. 페이지 버퍼(160)로부터 데이터 레지스터(170)에의 데이터 전송이 종료하면, 페이지 버퍼(160)에는 다음에 판독된 페이지 데이터가 보유되고, 그 동안, 데이터 레지스터(170)에 보유된 데이터는 순차적으로 입출력 버퍼(110)에 출력된다.
기입(프로그램) 동작에서는, 입출력 버퍼(110)로부터 출력된 데이터가 순차적으로 데이터 레지스터(170)에 입력되어, 그곳에 보유된다. 페이지 버퍼(160)에 보유된 기입 데이터가 선택된 페이지에 기입되면, 데이터 레지스터(170)에 보유된 데이터가 트랜스퍼 게이트를 개재해서 페이지 버퍼에 전송된다. 바람직한 양상에서는, 데이터 레지스터(170)에의 직렬의 데이터의 입출력은 시리얼 클록 신호(SLK)에 동기해서 행해진다.
도 5는 1개의 메모리 블록 내에 형성되는 NAND 스트링의 구성을 나타내고 있다. 1개의 메모리 블록은, 복수의 메모리 셀(기억 소자)을 직렬로 접속한 NAND 스트링(이하, 셀 유닛(NU)이라 칭함)을 복수개 포함하고, 각 셀 유닛(NU)은 행방향에 배치된다. 행방향에 배치된 복수의 셀 유닛(NU)은, 기판 상의 1개의 웰, 예를 들어, P형의 웰 내에 형성되고, 1개의 메모리 블록을 구성한다. 도면에 나타낸 예에서는, 1개의 메모리 블록은, n비트(개)의 셀 유닛(NU)을 포함하고, 그 중, 소정의 비트가 통상의 데이터의 판독·기입에 이용되는 메모리 영역(MM)에 이용되고, 나머지 비트가 용장 메모리 영역(MR)에 할당된다.
1개의 셀 유닛(NU)은, 직렬로 접속된 N개의 메모리 셀[MCi(i= 0, 1, …, N-1)]과, 그 양단에 직렬로 접속된 소스 선택 트랜지스터(SEL-S), 드레인 선택 트랜지스터(SEL-D)를 포함해서 구성된다. 여기에서는, 셀 유닛(NU)은 32개의 메모리 셀을 포함하는 예를 나타내고 있다.
각 메모리 셀(MCi)의 게이트는, 대응하는 워드선(WL0) 내지 (WL31)에 접속된다. 소스 선택 트랜지스터(SEL-S), 드레인 선택 트랜지스터(SEL-DL)도 마찬가지로 소스 선택선(SGS), 드레인 선택선(SGD)에 각각 공통으로 접속된다. 소스 선택 트랜지스터(SEL-S)는, 그 드레인이 메모리 셀(MC0)의 소스에 접속되고, 그 소스는 공통 소스선(SL)에 접속되며, 게이트는 소스 선택선(SGS)에 접속된다. 드레인 선택 트랜지스터(SEL-D)의 소스는 메모리 셀(MC31)의 드레인에 접속되고, 그 드레인은 대응하는 글로벌 비트선(GBL)에 접속되며, 게이트는 드레인 선택선(DGD)에 접속된다. 워드선(WL0) 내지 (WL31), 소스 선택선(SGS), 드레인 선택선(DSG)은, 블록 선택선(BSEL)을 공통 게이트에 입력하는 블록 선택 트랜지스터를 개재해서 워드선 선택회로(150)에 접속된다. 워드선 선택회로(150)는, 블록을 선택할 때 블록 선택선(BSEL)에 의해 블록 선택 트랜지스터를 도통한다. 또한, 워드선 선택회로(150)는, 행 어드레스(Ax)에 의거해서 블록 선택선(BSEL)을 개재해서 블록을 선택하고, 선택된 블록의 소스 선택선(SGS), 드레인 선택선(SGD)을 동작 상태에 따라서 소정의 전압으로 구동한다.
블록 내에 형성되는 메모리 셀(MCi), 소스 선택 트랜지스터(SEL-S), 드레인 선택 트랜지스터(SEL-D)는 P형의 웰 내에 형성되는 N형의 MOS트랜지스터이다. 메모리 셀은, N형의 확산 영역인 소스/드레인과, 소스/드레인 간의 채널 상에 형성된 터널 산화막과, 터널 산화막 상에 형성된 전하와 축적하는 플로팅 게이트(floating gate)(전하 축적층)와, 플로팅 게이트 상에 유전체 막을 개재해서 형성된 컨트롤 게이트를 포함한다. 전형적으로, 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉, 데이터 「1」이 기입되어 있을 때, 역치는 음의 상태에 있고, 메모리 셀은 통상 온 상태이다. 플로팅 게이트에 전자가 축적되었을 때, 즉, 데이터 「0」이 기입되어 있을 때, 역치는 양으로 시프트하고, 메모리 셀은 정상적으로 온 상태이다.
바람직한 양상에서는, 셀 유닛(NU)에 접속된 글로벌 비트선(GBL0), (GBL1), …, (GBLn-1)은, 비트선 선택회로를 개재해서 페이지 버퍼/센스 회로(160)에 접속된다. 비트선 선택회로는, 판독 시나 프로그램 시, 짝수 비트선 또는 홀수 비트선을 선택하고, 선택된 짝수 비트선 또는 홀수 비트선을 페이지 버퍼/센스 회로(160)에 접속한다. 1개의 센스 회로(160)는 1쌍의 짝수 비트선 및 홀수 비트선에서 공유되고, 짝수 비트선 및 홀수 비트선이 각각 1페이지를 구성하면, 페이지 버퍼/센스 회로(160)는 1페이지 분의 센스 회로를 포함한다. 센스 회로(160)는, 판독 시, 짝수 비트선 또는 홀수 비트선의 전위를 감지하고, 프로그램 시, 짝수 비트선 또는 홀수 비트선에 기입하는 데이터를 보유한다. 열선택 회로(180)는, Y어드레스 정보(Ay)에 의거해서 비트선을 선택하고, 선택된 비트선에의 데이터의 기입, 혹은 선택된 비트선으로부터 데이터를 판독한다.
메모리 셀 어레이에는, 제조 공정 중에 물리적인 결함(단락, 오픈 등)을 지니는 결함 셀이 형성될 수 있다. 이러한 결함 셀은, 용장 메모리 영역(MR)의 용장 셀에 의해서 구제된다. 결함 셀은, 출시 전에 행해지는 테스트 등에 의해서 검출되어, 결함 셀과 그것을 구제하는 용장 셀에 관한 용장정보가 용장정보 기억부(140)에 격납된다. 용장정보 기억부(140)는, 예를 들어, 퓨즈 ROM이나 그 밖의 불휘발성 메모리로 구성된다. 용장정보 기억부(140)는, 예를 들어, 결함 셀의 결함 어드레스와 이것을 구제하는 용장 셀의 용장 어드레스를 기억한다. 결함 어드레스 및 용장 어드레스는, 결함 셀 및 용장 셀이 포함되는 메모리 블록의 어드레스, 그들의 칼럼 어드레스를 포함한다. 필요하면, 그들의 행 어드레스를 포함할 수도 있다. 또, 용장정보 기억부(140)는, 메모리 셀에 관련된 착오 정정 정보 등을 함께 격납할 수도 있다. 도 5a는 용장정보 기억부(140)의 용장정보의 일례를 나타내고 있다.
도 6은 컨트롤러(30)의 구성예를 나타낸 도면이다. 컨트롤러(30)는, 도 1에 나타낸 호스트 장치(10)와의 사이에서 데이터의 주고 받기를 가능하게 하는 호스트 인터페이스(I/F)(200)와, 플래시 메모리(40)와의 사이에서 데이터의 주고 받기를 가능하게 하는 메모리 인터페이스(I/F)(210)와, 중앙처리 장치(CPU)(220)와, 프로그램 등을 격납하는 ROM(230)과, 플래시 메모리로부터 판독된 데이터나 호스트 장치로부터 수취한 기입 데이터 등을 기억하는 RAM(240)을 포함해서 구성된다. CPU(220)는 ROM(230)에 격납된 프로그램을 실행함으로써 각 부를 제어한다.
여기서 유의해야 할 점은, 컨트롤러(30)가 플래시 메모리(40)의 용장기능의 일부를 갖추고 있다는 점이다. 이 때문에, ROM(230)에는, 도 7에 나타낸 바와 같이, 용장제어 프로그램(300)이 격납되어 있다. 용장제어 프로그램(300)은, 플래시 메모리(40)에 대해서 용장정보의 송신을 요구하는 용장정보 요구부(310)와, 수취한 용장정보를 보유하는 용장정보 보유부(320)와, 용장정보에 의거해서 플래시 메모리로부터 판독된 데이터 또는 플래시 메모리에 기입하는 데이터를 제어하는 칼럼 제어부(330)를 포함하고 있다. 용장정보 요구부(310)는, 임의의 타이밍에서 용장정보의 요구를 행할 수 있지만, 바람직한 예에서는, 해당 요구는 컨트롤러(30)의 전원 투입 시 행해진다.
도 8은 용장정보 요구부(310)의 동작을 설명하는 순서도이다. 용장정보 요구부(310)는, 컨트롤러(30)에 전원이 투입되면(S100), 용장정보 보유부(320)에 용장정보가 포함되어 있는지의 여부를 체크한다(S102). 용장정보가 이미 보유되어 있을 경우에는, 루틴은 종료한다. 용장정보가 미보유일 경우에는, 용장정보 요구부(310)는, 메모리 I/F(210)를 개재해서 플래시 메모리(40)에 대하여 용장정보의 송신을 요구하는 커맨드를 발행한다(S104). 플래시 메모리(40)의 제어부(130)는, 이 커맨드를 해독하고, 용장정보 기억부(140)가 격납하고 있는 용장정보를 컨트롤러(30)에 송신한다. 용장정보 요구부(310)는, 플래시 메모리(40)로부터 용장정보를 수취하면(S106), 용장정보 보유부(320)에 용장정보를 기억시킨다(S108). 또, 용장정보 보유부(320)가 불휘발성 메모리일 경우에는, 플래시 메모리로부터 용장정보를 취득하는 시퀸스는 전원 투입 시의 1회뿐이며, 이 경우에는, 전원이 투입될 때마다, 도 8의 흐름도의 실시는 불필요하다.
다음에, 본 실시예의 메모리 장치에 있어서, 페이지 판독이 행해질 때의 동작에 대해서 설명한다. 도 9의 흐름도에 나타낸 바와 같이, 컨트롤러(30)는 호스트 장치(10)로부터의 요구에 응답하여, 페이지 판독 커맨드 및 어드레스 정보를 플래시 메모리(40)에 송신한다(S200). 플래시 메모리(40)는 어드레스 정보에 의거해서 메모리 블록 및 페이지(행)를 선택하고, 선택된 페이지의 데이터가 페이지 버퍼(160)에 판독된다. 전술한 바와 같이, 1개의 페이지에는 메모리 영역(MM)과 용장 메모리 영역(MR)의 메모리 셀로부터 판독된 데이터가 포함된다. 데이터 레지스터(170)는 페이지 버퍼(160)로부터 전송된 페이지 데이터를 수취하고, 해당 페이지 데이터를 연속적으로 출력한다(S202).
컨트롤러(30)는 메모리 I/F(210)를 개재해서 페이지 데이터를 입력하고, 이것을 데이터 레지스터에 보유한다(S204). 다음에, 칼럼 제어부(330)는 데이터 레지스터에 보유된 페이지 데이터의 어드레스와 용장정보에 포함되는 결함 어드레스를 비교하고, 일치하는지의 여부를 판정한다(S206). 만약에 일치할 경우에는, 결함 어드레스의 결함 셀 데이터를, 동일한 페이지 데이터 내의 용장 어드레스의 용장 셀 데이터로 치환한다(S208). 다음에, 컨트롤러(30)는, 보유된 페이지 데이터 중, 용장 메모리 영역에 대응하는 데이터를 제외하고, 호스트 장치(20)에 송신해야 할 페이지 데이터를 세트한다(S210).
도 9a는 상기 페이지 판독의 동작 상태를 나타내고 있다. 플래시 메모리(40)는, 컨트롤러(30)로부터의 커맨드에 따라서, 선택된 블록의 선택된 페이지의 판독을 행하고, 이 페이지 데이터가 페이지 버퍼/센스 회로(160)를 개재해서 데이터 레지스터(170)에 전송된다. 데이터 레지스터(170)에는, 메모리 영역(MM)의 페이지 데이터와 용장 메모리 영역(MR)의 페이지 데이터가 보유된다. 여기에서, 메모리 영역(MM)에 결함 셀이 포함되어 있을 경우, 그 결함 비트(FB)의 데이터가 데이터 레지스터(170)에 보유된다. 또한, 결함 셀을 구제하기 위한 용장 셀에 대응하는 용장 비트(RB)도 또 데이터 레지스터(170)에 보유된다. 다음에, 열(칼럼) 선택 회로(180)는, 데이터 레지스터(170)에 보유되어 있는 페이지 데이터를 순차적으로 입출력 버퍼(110)에 출력시킨다. 도면에 표시한 번호는, 데이터 레지스터(170)로부터 판독되는 순번을 나타내고 있고, 여기에서는, 용장 메모리 영역(MR)의 데이터로부터 순서대로 연속적으로 판독되고, 다음에 메모리 영역(MM)의 데이터가 순서대로 연속적으로 판독된다.
플래시 메모리(40)에 있어서 판독된 페이지 데이터는, 컨트롤러(30)의 입출력 버퍼를 개재해서 차례로 데이터 레지스터(340)에 입력된다. 그 결과, 데이터 레지스터(340)에는 플래시 메모리의 데이터 레지스터(170)와 같은 어드레스의 순서로 페이지 데이터가 보유된다. 즉, 데이터 레지스터(170)일 때와 같은 어드레스 위치에 결함 비트(FB)와 용장 비트(RB)가 보유된다.
다음에, 칼럼 제어부(330)는 용장정보 보유부(320)에 보유된 결함 어드레스와 데이터 레지스터(340)의 결함 비트(FB)의 열 어드레스를 비교하여, 양자가 일치했을 경우에는, 데이터 변환부(334)는 결함 비트(FB)의 데이터를 용장 비트(RB)의 데이터로 치환한다. 이와 같이 해서, 페이지 버퍼(336) 내에 페이지 데이터가 세트되고, 페이지 버퍼(336)의 페이지 데이터가 호스트 장치(20)에 송신된다. 이 경우, 송신되는 페이지 데이터로부터는 용장 메모리 영역(MR)의 데이터가 제외된다.
또, 칼럼 제어부(330)는, 페이지 판독 커맨드를 발행하는 시점에서, 용장정보를 참조함으로써, 선택되는 메모리 블록에 결함 셀이 포함되어 있는지의 여부를 판별하는 것도 가능하다. 만일 선택된 블록 내에 결함 셀이 포함되지 않은 것으로 판정된 경우에는, 그 결과를 칼럼 제어부(330)에 통지함으로써, 칼럼 제어부(330)는 도 9에 나타낸 바와 같은 용장동작을 생략할 수 있다.
다음에, 본 실시예의 메모리 장치의 페이지 기입 동작을 도 9b를 참조해서 설명한다. 컨트롤러(30)에는, 호스트 장치(20)로부터 기입의 요구와 함께 기입 데이터가 송신된다. 기입 데이터는, 입출력 버퍼를 개재해서 페이지 버퍼(336)에 보유된다. 이때, 페이지 버퍼(336)에는, 용장 메모리 영역에 기입하는 데이터는 보유되어 있지 않다. 다음에, 칼럼 제어부(330)는, 용장정보를 참조해서(도 5a), 페이지 기입을 하는 메모리 블록에 결함 셀이 포함되어 있는지의 여부를 판정한다. 결함 셀이 포함되어 있을 경우에는, 그대로 기입할 수는 없으므로, 칼럼 제어부(330)의 어드레스 비교부(332)는 페이지 버퍼(336) 내의 결함 셀의 결함 어드레스에 일치하는 데이터(FBW)를 검색하고, 데이터 변환부(334)는 해당 데이터(FRB)를 용장 메모리 영역의 데이터(RBW)로서 덮어쓰기 또는 복사한다. 데이터 변환부(334)는, 최종적으로, 데이터 레지스터(336) 내에 용장 메모리 영역(RB)의 비트수와 일치하는 용장 비트를 부가하고, 1페이지 분의 기입 데이터를 생성한다. 컨트롤러(30)는 기입 커맨드, 어드레스와 함께 데이터 레지스터(336)에 보유된 기입 데이터를 플래시 메모리(40)에 송신한다.
기입 데이터는, 입출력 버퍼(110)를 개재해서, 순차적으로 데이터 레지스터(170)에 입력되고, 그곳에 1페이지 분의 기입 데이터가 보유된다. 다음에, 데이터 레지스터(170)에 보유된 데이터는 그대로 페이지 버퍼(160)에 전송된다. 데이터(FBW)는 결함 셀을 가지는 셀 유닛에 기입되지만, 그 용장 데이터(FRB)는 용장 메모리 영역(MR)의 셀 유닛에 기입된다.
이와 같이, 본 실시예에 따르면, 입출력 버퍼에 데이터를 전송할 때, 종래와 같이 어드레스 포인터를 이동시키는 일없이, 순차적으로 데이터를 판독하고, 컨트롤러 측에 있어서, 결함 셀과 용장 셀 데이터 변환을 행하도록 했으므로, 플래시 메모리(40)로부터의 데이터의 입출력 동작의 고속화를 도모할 수 있다. 또한, 컨트롤러 측의 제조 프로세스는, 메모리 칩 내의 주변영역보다도 미세하기 때문에, 칼럼 제어를 컨트롤러 측으로 옮김으로써 처리 속도의 향상을 도모할 수 있다. 또한, 칼럼 제어를 컨트롤러 측으로 옮김으로써, 플래시 메모리의 칼럼 제어 회로를 간이한 구성으로 할 수 있어, 주변회로의 공간 절약화를 도모할 수 있다.
상기 실시예에서는, 페이지 판독 및 페이지 기입의 예를 나타냈지만, 그 이외의 판독 또는 기입에 있어서도 적용할 수 있다. 예를 들어, 컨트롤러로부터 지정하는 열 어드레스에 따라서 일정 범위의 데이터의 판독 또는 기입을 행할 경우에도, 본 발명의 용장 스킴을 적용할 수 있다. 또, 상기 실시예에 있어서, 컨트롤러(30)에 있어서의 칼럼 제어부(330)는, 주로 소프트웨어에 의한 데이터 처리를 예시하고 있지만, 하드웨어에 의한 처리를 포함하는 것이어도 된다. 또한, 상기 실시예에서는, 도 3과 같이 메모리 블록을 일렬로 배치한 것을 예시했지만, 이것으로 한정되지 않고, 메모리 블록은, 예를 들어 워드선 선택회로(150)의 양쪽에 배치되어, 1개의 워드선에 의해서 2페이지를 선택할 수 있는 바와 같은 구성이어도 된다. 또, 페이지 버퍼 및 데이터 레지스터의 구성은, 어레이의 구성이나 데이터의 입출력의 파이프 라인 처리 등에 의해 적당히 추가, 변경될 수 있는 것이다. 또한, 상기 실시예에서는, 플래시 메모리를 예시했지만, 본 발명의 용장 스킴은, 그 이외의 불휘발성 메모리, 휘발성 메모리에도 적용할 수 있다.
본 발명의 바람직한 실시형태에 대해서 상세히 설명했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 특허청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
10: 호스트 장치 20: 메모리 장치
30: 컨트롤러 40: 플래시 메모리
100: 메모리 어레이 110: 입출력 버퍼
120: 어드레스 레지스터 130: 제어부
140: 용장정보 기억부 150: 워드선 선택회로
160: 페이지 버퍼/센스 회로 170: 데이터 레지스터
180: 열선택 회로 300: 용장제어 프로그램
310: 용장정보 요구부 320: 용장정보 보유부
330: 칼럼 제어부 332: 어드레스 비교부
334: 데이터 변환부 336: 페이지 버퍼
MM: 메모리 영역 MR: 용장 메모리 영역

Claims (15)

  1. 적어도 1개의 메모리와, 상기 메모리를 제어하는 컨트롤러와, 상기 메모리와 상기 컨트롤러를 접속하는 접속 수단을 포함하는 메모리 장치로서,
    상기 메모리는, 복수의 기억 소자를 지니는 메모리 영역과, 복수의 기억 소자를 지니는 용장 메모리 영역과, 상기 메모리 영역의 기억 소자를 위한 용장정보를 기억하는 용장정보 기억부를 구비하고,
    상기 컨트롤러는, 상기 용장정보 기억부에 기억된 용장정보에 의거해서 상기 메모리로부터 판독된 데이터 또는 상기 메모리에 기입하는 데이터를 제어하는 제어부를 구비하는 것인 메모리 장치.
  2. 제1항에 있어서, 상기 제어부는, 상기 메모리에 대해서 상기 용장정보의 전송을 요구하는 요구부와, 전송된 용장정보를 보유하는 용장정보 보유부와, 보유된 용장정보에 의거해서 상기 메모리로부터 판독된 데이터 또는 상기 메모리에 기입하는 데이터의 칼럼 제어를 행하는 칼럼 제어부를 구비하는 것인 메모리 장치.
  3. 제1항 또는 제2항에 있어서, 상기 용장정보는 상기 메모리 영역에 포함되는 물리적인 결함을 지니는 기억 소자의 칼럼 어드레스 정보를 포함하는 것인 메모리 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 메모리는, 상기 메모리 영역 및 상기 용장 메모리 영역으로부터 판독된 데이터를 연속적으로 출력하는 출력부를 포함하고,
    상기 컨트롤러의 제어부는, 상기 용장정보에 의거해서 상기 메모리 영역에 포함되는 결함이 있는 기억 소자로부터 판독된 데이터를 상기 용장 메모리 영역의 기억 소자로부터 판독된 데이터로 치환하는 것인 메모리 장치.
  5. 제4항에 있어서, 상기 출력부는 상기 메모리 영역 및 상기 용장 메모리 영역의 각 비트선을 개재해서 판독된 데이터를 보유하는 데이터 보유부를 구비하고, 상기 출력부는 상기 데이터 보유부에 보유된 데이터를 연속적으로 직렬로 출력하는 것인 메모리 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 메모리는 상기 메모리 영역 및 상기 용장 메모리 영역에 기입하는 데이터를 수취하는 입력부를 포함하고,
    상기 컨트롤러의 제어부는, 상기 용장정보에 의거해서 상기 메모리 영역에 포함되는 결함이 있는 기억 소자에 기입하는 데이터를 상기 용장 메모리 영역의 기억 소자에 기입하는 데이터로 치환하는 것인 메모리 장치.
  7. 제6항에 있어서, 상기 입력부는 상기 메모리 영역 및 상기 용장 메모리 영역의 각 비트선을 개재해서 기입하는 데이터를 보유하는 데이터 보유부를 구비하며, 상기 입력부는 상기 컨트롤러로부터의 기입 데이터를 연속적으로 직렬로 입력하고, 입력한 기입 데이터를 상기 데이터 보유부에 전송하는 것인 메모리 장치.
  8. 제2항에 있어서, 상기 요구부는, 컨트롤러에 전원이 투입되었을 때, 상기 메모리에 대해서 상기 용장정보의 전송을 요구하는 커맨드를 발행하는 것인 메모리 장치.
  9. 제2항에 있어서, 상기 용장정보 보유부는 불휘발성 메모리인 것인 메모리 장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 메모리는, 실리콘 기판 상에 복수의 NAND 스트링이 형성된 플래시 메모리 칩이고, 상기 컨트롤러는, 플래시 메모리 칩과는 다른 실리콘 기판 상에 형성된 컨트롤러 칩이며, 상기 플래시 메모리 칩 및 컨트롤러 칩은 모듈화되는 것인 메모리 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 플래시 메모리 칩 및 상기 컨트롤러 칩은 1개의 패키지 내에 수용되는 것인 메모리 장치.
  12. 플래시 메모리의 메모리 영역에 포함되는 결함을 지니는 기억 소자의 용장 방법으로서,
    컨트롤러에 전원이 투입되었을 때, 플래시 메모리에 기억되어 있는 상기 결함을 지니는 기억 소자에 관한 용장정보를 컨트롤러에 송신하고,
    플래시 메모리 메모리에 대해서 데이터의 판독 또는 데이터의 기입을 행할 때, 컨트롤러가 상기 용장정보에 의거해서 판독된 데이터 또는 기입하는 데이터를 제어하는 것인 용장 방법.
  13. 제12항에 있어서, 상기 컨트롤러는, 상기 용장정보에 의거해서 결함을 지니는 기억 소자의 데이터를 용장용의 기억 소자의 데이터로 치환하는 것인 용장 방법.
  14. 제12항 또는 제13항에 있어서, 플래시 메모리에 있어서 페이지 판독된 페이지 데이터는, 메모리 영역의 기억 소자의 데이터와 용장 메모리 영역의 기억 소자의 데이터를 포함하고, 상기 페이지 데이터는 데이터 레지스터로부터 연속적으로 판독되어, 상기 컨트롤러에 제공되는 것인 용장 방법.
  15. 제12항 또는 제13항에 있어서, 플래시 메모리에의 기입 동작에 있어서, 컨트롤러는, 상기 용장정보에 의거해서 페이지 데이터를 생성하고, 생성된 페이지 데이터를 플래시 메모리에 송신하며,
    플래시 메모리는, 페이지 데이터를 데이터 레지스터에 연속적으로 입력하고, 입력한 페이지 데이터를 각 비트선을 개재해서 메모리 영역의 기억 소자 및 용장 메모리 영역의 기억 소자에 공급하는 것인 용장 방법.
KR1020120117205A 2012-06-13 2012-10-22 메모리 장치 및 용장 방법 KR101477768B1 (ko)

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