CN111508543B - 半导体存储装置以及存储器系统 - Google Patents

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Abstract

实施方式提供一种能够提高处理能力的半导体存储装置以及存储器系统。根据实施方式，半导体存储装置包含：第1及第2平面(PBP)，分别包含存储单元阵列(20)，该存储单元阵列(20)包含至少能够保存第1及第2数据的多个存储单元；控制电路(16)；以及输入输出电路(10)。第1数据(低页)通过第1读出动作(BR)确定。第2数据(上页)通过第2读出动作(AR)及第3读出动作(CR)确定。在接收到第1读出命令的情况下，控制电路从第1平面读出第1数据，从第2平面读出第2数据。在接收到第2读出命令的情况下，控制电路从第1平面读出第2数据，从第2平面读出第1数据。

Description

半导体存储装置以及存储器系统
相关申请案
本申请案享有以日本专利申请案2019-14012号(申请日：2019年1月30日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本发明的实施方式涉及一种半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND(Not And，与非)型闪速存储器。
发明内容
实施方式提供一种能够提高处理能力的半导体存储装置。
实施方式的半导体存储装置包含：第1及第2平面，分别包含存储单元阵列，该存储单元阵列包含至少能够保存第1及第2数据的多个存储单元；控制电路，以对读出动作及写入动作进行控制的方式构成；以及输入输出电路。第1数据通过与第1读出电压对应的第1读出动作确定。第2数据通过与第2读出电压对应的第2读出动作及与第3读出电压对应的第3读出动作确定。在从外部控制器接收指示第1数据的读出的第1读出命令的情况下，控制电路从第1平面读出第1数据，从第2平面读出第2数据，输入输出电路将从第1平面读出的第1数据与从第2平面读出的第2数据依次输出。在从外部控制器接收指示第2数据的读出的第2读出命令的情况下，控制电路从第1平面读出第2数据，从第2平面读出第1数据，输入输出电路将从第2平面读出的第1数据与从第1平面读出的第2数据依次输出。
附图说明
图1是具备第1实施方式的半导体存储装置的存储器系统的框图。
图2是第1实施方式的半导体存储装置的框图。
图3是第1实施方式的半导体存储装置所具备的平面的框图。
图4是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图5是表示第1实施方式的半导体存储装置所具备的输入输出电路与寄存器的连接的框图。
图6是表示第1实施方式的半导体存储装置所具备的输入输出电路与平面的连接的框图。
图7是第1实施方式的半导体存储装置所具备的存储单元晶体管的阈值分布图。
图8是表示第1实施方式的半导体存储装置所具备的逻辑物理转换电路中的逻辑物理转换的一例的图。
图9是表示第1实施方式的半导体存储装置中的读出动作的图。
图10是表示输入至第1实施方式的半导体存储装置的读出动作的指令序列的图。
图11是表示第1实施方式的半导体存储装置中的写入动作的图。
图12是表示输入至第1实施方式的半导体存储装置的写入动作的指令序列的图。
图13是表示输入至第2实施方式的第1例的半导体存储装置的读出动作的指令序列与读出动作的顺序的图。
图14是表示输入至第2实施方式的第2例的半导体存储装置的读出动作的指令序列与读出动作的顺序的图。
具体实施方式
以下，参照附图对实施方式进行说明。在该说明时，对具有大致相同的功能及构成的构成要素标注相同符号。另外，以下所示的各实施方式为例示用来使该实施方式的技术性思想具体化的装置或方法的实施方式，且实施方式的技术性思想并非将构成零件的材质、形状、构造、配置等特定为下述材质、形状、构造、配置等。实施方式的技术性思想能够在权利要求范围内加以各种变更。
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，列举将存储单元晶体管在半导体基板上方积层而成的三维积层型NAND型闪速存储器为例进行说明。
1.1构成
1.1.1存储器系统的构成
首先，使用图1对存储器系统1的整体构成进行说明。
如图1所示，存储器系统1包含多个半导体存储装置100(100a、100b、…)及控制器200，且连接于外部的主机装置2。以下，在不限定半导体存储装置100a、100b、…的各者的情况下，表述为半导体存储装置100。控制器200与半导体存储装置100例如也可通过其等的组合构成一个半导体存储装置，作为其例可列举像SD(Secure Digital，安全数字)TM卡一样的存储卡或SSD(solid state drive，固态驱动器)等。
半导体存储装置100为能够非易失地存储数据的非易失性存储器。多个半导体存储装置100分别独立地动作。此外，存储器系统1所具备的半导体存储装置100的个数为任意，只要为1个以上即可。
控制器200响应于来自主机装置2的要求(命令)，对半导体存储装置100命令数据的读出动作、写入动作、及删除动作等。此外，控制器200的各功能可由专用电路来实现，也可通过处理器执行固件来实现。在本实施方式中，对在控制器200内设置着专用电路的情况进行说明。
控制器200包含主机接口电路210、内置存储器(RAM(Random Access Memory，随机存取存储器))220、处理器(CPU；central processing unit，中央处理器)230、缓冲存储器240、NAND接口电路250、及ECC(error checking and correcting，错误检查和纠正)电路260。
主机接口电路210利用主机总线来与主机装置2连接，掌管与主机装置2的通信。例如，主机接口电路210将从主机装置2接收的命令及数据分别传送至CPU230及缓冲存储器240。另外，主机接口电路210响应于CPU230的命令，将缓冲存储器240内的数据等传送至主机装置2。
RAM220例如为DRAM(Dynamic Random Access Memory，动态随机存取存储器)等半导体存储器，保存用来管理半导体存储装置100的固件或各种管理表格等。另外，RAM220用作CPU230的作业区域。
CPU230对控制器200整体的动作进行控制。例如，CPU230响应于从主机装置2接收的写入命令而发行写入指令，并将已发行的写入指令发送至NAND接口电路250。该动作于读出命令及删除命令的情况下也相同。另外，CPU230执行耗损平均(wear levelling)等用来管理半导体存储装置100的存储器空间的各种处理。
缓冲存储器240暂时保存控制器200从半导体存储装置100接收的读出数据或从主机装置2接收的写入数据等。
ECC电路260进行数据的错误订正(ECC：error checking and correcting)处理。具体来说，ECC电路260在数据的写入动作时基于写入数据产生奇偶校验(parity)。而且，ECC电路260在数据的读出动作时从奇偶校验产生校正子来检测错误，订正已检测出的错误。
NAND接口电路250通过NAND总线来与半导体存储装置100连接，掌管与半导体存储装置100的通信。例如，NAND接口电路250基于从CPU230接收的命令而将各种控制信号发送至半导体存储装置100。NAND接口电路250将从半导体存储装置100接收的待命/忙碌信号RBn发送至CPU230。另外，NAND接口电路250在与半导体存储装置100之间接收发送信号I/O。
待命/忙碌信号RBn为对控制器200通知半导体存储装置100是否为能够接收来自控制器200的命令的状态的信号。例如，待命/忙碌信号RBn在半导体存储装置100处于能够接收来自控制器200的命令的状态(待命状态)的情况下设为High(“H”)电平，在处于不能够接收的状态(忙碌状态)的情况下设为Low(“L”)电平。
信号I/O例如为8比特的信号，包含指令、地址、及数据等。更具体来说，例如，在写入动作时，传送至半导体存储装置100的信号I/O包含CPU230所发行的写入指令、逻辑地址、及缓冲存储器240内的写入数据。逻辑地址附加于从主机装置2要求存取(读出动作、写入动作、及删除动作等)的数据。另外，在读出动作时，传送至半导体存储装置100的信号I/O包含CPU230所发行的读出指令及逻辑地址，传送至控制器200的信号I/O包含读出数据。
1.1.2半导体存储装置的构成
其次，使用图2对半导体存储装置100的构成进行说明。此外，在图2的例中，表示了半导体存储装置100a，但其它半导体存储装置100也相同。另外，利用箭头线表示各区块间的连接的一部分，但各区块间的连接并不限定于此。
如图2所示，半导体存储装置100例如包含偶数个的多个物理平面PBP(PBP0、PBP1、PBP2、PBP3、…)、输入输出电路10、逻辑控制电路11、寄存器模块12、定序器模块16、电压产生电路17、待命/忙碌电路18、及CG驱动器模块19。
物理平面PBP以包含多个存储单元晶体管(未图示)的区块(未图示)为单位，进行写入动作、读出动作、及删除动作等。例如，各物理平面PBP具有相同的构成。
在本实施方式中，半导体存储装置100包含2个以上的偶数个的物理平面PBP。以下，也将第偶数个的物理平面PBP(PBP0、PBP2、…)表述为物理平面PBP(2N)，也将第奇数个的物理平面PBP(PBP1、PBP3、…)表述为物理平面PBP(2N+1)。变数N为0以上的整数，表示逻辑平面PBL的编号。逻辑平面PBL为在主机装置2及控制器200中进行写入动作、读出动作、及删除动作等的控制单元的单位。在半导体存储装置100内，与第N个的逻辑平面PBL(N)对应地设置着2个物理平面PBP(2N)及PBP(2N+1)。例如，逻辑平面PBL(N)中的存储器容量与物理平面PBP(2N)及物理平面PBP(2N+1)的存储器容量的和相等。
在本实施方式中，半导体存储装置100如果从控制器200接收与1个逻辑平面PBL(N)对应的写入命令或读出命令，那么使用2个物理平面PBP(2N)及PBP(2N+1)，执行写入动作或读出动作。更具体来说，例如，在从控制器200接收逻辑平面PBL0(N＝0)中的数据长度2X(X为任意的整数)的写入数据的写入命令的情况下，半导体存储装置100将数据进行2分割，对2个物理平面PBP0及PBP1分别写入数据长度X的数据。同样地，例如，在从控制器200接收逻辑平面PBL1(N＝1)中的读出命令的情况下，半导体存储装置100从2个物理平面PBP2及PBP3分别读出数据长度X的数据，合计后将数据长度2X的读出数据发送至控制器200。
输入输出电路10在与控制器200之间，例如对8比特的信号I/O0～I/O7(以下，也表述为I/O[7：0])的输入输出进行控制。输入输出电路10包含逻辑物理转换模块10a及数据输入输出电路10b。
逻辑物理转换模块10a如果从控制器200接收与逻辑平面PBL(N)对应的逻辑地址ADD及逻辑指令CMD，那么分别转换为与物理平面PBP(2N)及PBP(2N+1)对应的物理地址ADD及物理指令CMD，发送至寄存器模块12。
另外，逻辑物理转换模块10a如果从寄存器模块12接收与物理平面PBP(2N)及PBP(2N+1)对应的物理状态信息STS，那么转换为与逻辑平面PBL(N)对应的逻辑状态信息STS，发送至控制器200。状态信息STS例如包含用来对控制器200通知动作是否正常结束的信息。
以下，在逻辑物理转换电路31中，使将逻辑地址ADD转换为物理地址ADD的动作、将逻辑指令CMD转换为物理指令CMD的动作、或将物理状态信息STS转换为逻辑状态信息STS的动作表述为逻辑物理转换动作。
数据输入输出电路10b如果在写入动作中从控制器200接收与逻辑平面PBL(N)对应的写入数据DAT(数据长度2X)，那么分割为数据长度X的数据，分别发送至2个物理平面PBP(2N)及PBP(2N+1)。另外，数据输入输出电路10b在读出动作中，将由2个物理平面PBP(2N)及PB(2N+1)读出的数据长度X的2个读出数据DAT设为1个数据长度2X的数据，连续地发送至控制器200。
逻辑控制电路11从控制器200接收控制信号。控制信号例如包含芯片使能信号CEn、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、及读出使能信号REn。而且，逻辑控制电路11根据所接收的信号，对输入输出电路10及定序器模块16进行控制。
芯片使能信号CEn为用来使半导体存储装置100使能的信号，例如由“L”电平确立。指令锁存使能信号CLE为表示信号I/O为指令CMD的信号，例如由“H”电平确立。地址锁存使能信号ALE为表示信号I/O为地址ADD的信号，例如由“H”电平确立。写入使能信号WEn为用来将所接收的信号向半导体存储装置100内取入的信号，每当从控制器200接收指令CMD、地址ADD、及数据DAT等时，例如由“L”电平确立。因此，每当WEn被触发时，将信号I/O取入至半导体存储装置100。读出使能信号REn为控制器200用来从半导体存储装置100读出数据DAT的信号。读出使能信号REn例如由“L”电平确立。
寄存器模块12包含第1状态寄存器13a、第2状态寄存器13b、第1地址寄存器14a、第2地址寄存器14b、第1指令寄存器15a、及第2指令寄存器15b。
第1状态寄存器13a例如在物理平面PBP(2N)中的数据的写入动作、读出动作、及删除动作等中，暂时保存从定序器模块16接收的第1物理状态信息STS。而且，第1状态寄存器13a将所保存的第1物理状态信息STS传送至输入输出电路10。
第2状态寄存器13b例如在物理平面PBP(2N+1)中的数据的写入动作、读出动作、及删除动作等中，暂时保存从定序器模块16接收的第2物理状态信息STS。而且，第2状态寄存器13b将所保存的第2物理状态信息STS传送至输入输出电路10。
第1地址寄存器14a暂时保存从输入输出电路10接收的例如与物理平面PBP(2N)对应的第1物理地址ADD。第1物理地址ADD例如包含平面地址PA、区块地址BA、及列地址CA。第1地址寄存器14a例如将平面地址PA发送至CG驱动器模块19，将区块地址BA及列地址CA传送至对应的物理平面PBP(2N)。
第2地址寄存器14b暂时保存从输入输出电路10接收的例如与物理平面PBP(2N+1)对应的第2物理地址ADD。第2物理地址ADD例如包含平面地址PA、区块地址BA、及列地址CA。第2地址寄存器14b例如将平面地址PA发送至CG驱动器模块19，将区块地址BA及列地址CA传送至对应的物理平面PBP(2N+1)。
第1指令寄存器15a暂时保存从输入输出电路10接收的例如与物理平面PBP(2N)对应的第1物理指令CMD。第1指令寄存器15a将第1物理指令CMD传送至定序器模块16。
第2指令寄存器15b暂时保存从输入输出电路10接收的例如与物理平面PBP(2N+1)对应的第2物理指令CMD。第2指令寄存器15b将第2物理指令CMD传送至定序器模块16。
定序器模块16根据从控制器200接收的写入命令、读出命令、及删除命令等，对半导体存储装置100整体的动作进行控制。定序器模块16包含第1定序器16a及第2定序器16b。
第1定序器16a根据第1指令寄存器15a所保存的第1物理指令CMD，例如，对第1状态寄存器13a、待命/忙碌电路18、电压产生电路17、CG驱动器模块19、及物理平面PBP(2N)等进行控制，执行物理平面PBP(2N)中的写入动作、读出动作、及删除动作等。
第2定序器16b根据第2指令寄存器15b所保存的第2物理指令CMD，例如，对第2状态寄存器13b、待命/忙碌电路18、电压产生电路17、CG驱动器模块19、及物理平面PBP(2N+1)等进行控制，执行物理平面PBP(2N+1)中的写入动作、读出动作、及删除动作等。
电压产生电路17根据定序器模块16的控制，产生写入动作、读出动作、及删除动作所需要的电压，将该已经产生的电压供给至例如CG驱动器模块19及物理平面PBP等。
待命/忙碌电路18根据定序器模块16的控制，将待命/忙碌信号RBn发送至控制器200。
CG驱动器模块基于从第1地址寄存器14a及第2地址寄存器14b接收的平面地址PA，将从电压产生电路17供给的电压施加至所对应的物理平面PB(2N)及PB(2N+1)。
1.1.3物理平面的构成
其次，使用图3，对物理平面PB的构成进行说明。此外，在图3的例中，表示了物理平面PBP0，但其它物理平面PBP也为相同的构成。
如图3所示，物理平面PBP包含存储单元阵列20、行解码器21、感测放大器22、数据寄存器23、及列解码器24。
存储单元阵列20具备包含与字线及位线建立关联的多个非易失性的存储单元晶体管(以下，也表述为存储单元)的多个区块BLK(BLK0、BLK1、…)。各区块BLK例如利用能够相互识别的区块地址BA来加以区别。
区块BLK例如成为数据的删除单位，同一的区块BLK内的数据被一起删除。各区块BLK例如具备4个串单元SU(SU0～SU3)。各串单元SU具备多个NAND串NS。此外，存储单元阵列20内的区块BLK数、1个区块BLK内的串单元SU数、及1个串单元SU内的NAND串NS的个数能够任意地设定。
行解码器21在各区块BLK中，连接于沿着行方向配置的配线(例如，字线及选择栅极线)。而且，行解码器21对基于区块地址BA所选择的区块BLK的配线施加写入动作、读出动作、及删除动作所需要的电压。
感测放大器22在读出动作时，将从存储单元阵列20读出的数据感测。而且，感测放大器22将读出数据发送至数据寄存器23。另外，感测放大器22在写入动作时，将从数据寄存器接收的写入数据发送至存储单元阵列20。
数据寄存器23具备多个锁存电路。锁存电路保存写入数据及读出数据。例如，在写入动作中，数据寄存器23暂时保存从输入输出电路10接收的写入数据，并发送至感测放大器22。另外，例如，在读出动作中，数据寄存器23暂时保存从感测放大器22接收的读出数据，并发送至输入输出电路10。
列解码器24例如在写入动作、读出动作、及删除动作时，将列地址CA解码，根据解码结果选择数据寄存器23内的锁存电路。
1.1.4存储单元阵列的电路构成
其次，使用图4，对存储单元阵列20的电路构成进行说明。在图4的例中，表示了区块BLK0的电路图，但其它区块BLK也为相同的构成。
如图4所示，区块BLK0例如包含4个串单元SU(SU0～SU3)。而且，各串单元SU包含多个NAND串NS。NAND串NS的各者例如包含96个存储单元晶体管MT0～MT95、以及选择晶体管ST1及ST2。以下，在不限定存储单元晶体管MT0～MT95的各者的情况下，表述为存储单元晶体管MT。存储单元晶体管MT具备控制栅极及电荷蓄积层，且非易失地保存数据。
此外，存储单元晶体管MT可为电荷蓄积层使用绝缘膜的MONOS型，也可为电荷蓄积层使用导电层的FG型。另外，存储单元晶体管MT的个数并不限定为96个，也可为8个、16个、32个、48个、64个、或128个等，其数量并不限定。因此，选择晶体管ST1及ST2的个数为任意，只要分别为1个以上即可。
1个NAND串NS内的存储单元晶体管MT串联连接于选择晶体管ST1的源极与选择晶体管ST2的漏极之间。更具体来说，存储单元晶体管MT0～MT95串联连接着其电流路径。而且，存储单元晶体管MT95的漏极连接于选择晶体管ST1的源极，存储单元晶体管MT0的源极连接于选择晶体管ST2的漏极。
串单元SU0～SU3的各者中的选择晶体管ST1的栅极分别经由选择栅极线SGD0～SGD3连接于行解码器21。以下，在不限定选择栅极线SGD0～SGD3的各者的情况下，表述为选择栅极线SGD。
串单元SU0～SU3的各者中的选择晶体管ST2的栅极经由选择栅极线SGS连接于行解码器21。此外，串单元SU0～SU3的各者中的选择晶体管ST2的栅极也可分别经由选择栅极线SGS0～SGS3连接于行解码器21。
处于区块BLK内的存储单元晶体管MT0～MT95的控制栅极分别连接于字线WL0～WL95。字线WL0～WL95连接于行解码器21。以下，在不限定字线WL0～WL95的各者的情况下，表述为字线WL。
处于串单元SU内的各NAND串NS的选择晶体管ST1的漏极分别连接于不同的位线BL0～BL(L－1)(L为2以上的整数)。以下，在不限定位线BL0～BL(L－1)的各者的情况下，表述为位线BL。各位线BL连接于感测放大器22。各位线BL共通连接于在多个区块BLK间处于各串单元SU内的1个NAND串NS。
多个区块BLK的多个选择晶体管ST2的源极共通连接于源极线SL。
串单元SU为连接于不同的位线BL且连接于同一的选择栅极线SGD的NAND串NS的集合体。另外，区块BLK为使字线WL共通的多个串单元SU的集合体。而且，存储单元阵列20为使位线BL共通的多个区块BLK的集合体。
写入动作及读出动作对连接于任一个串单元SU中的任一条字线WL的存储单元晶体管MT一起进行。以下，将在写入动作及读出动作时一起选择的存储单元晶体管MT的群表述为「存储单元群MCG」。而且，在1个存储单元群MCG中，将写入至存储单元晶体管MT的各者或读出的1比特的数据的集合表述为「页」。因此，在使2比特数据存储在1个存储单元晶体管MT的情况下，在连接于1条字线WL的存储单元群MCG，存储2页量的数据。在以下的说明中，对1个存储单元晶体管MT能够保存2比特的数据的情况进行说明。
在本实施方式中，逻辑平面PBL(N)中的1页包括物理平面PBP中的2页，也就是说，物理平面PBP(2N)中的1页与物理平面PBP(2N+1)中的1页。以下，为了简化说明，对逻辑平面PBL中的区块BLK数、串单元SU数、及字线WL的条数与物理平面PBP中的区块BLK数、串单元SU数、及字线WL的条数相同，且逻辑平面PBL中的位线BL的条数(也就是说数据长度)为物理平面PBP中的位线BL的条数的2倍的情况进行说明。
此外，存储单元晶体管MT能够保存的数据的比特数并不限定为2比特，只要为多比特，也就是说，2比特以上，则能够应用本实施方式。
另外，存储单元阵列20的构成也可为其它构成。关于存储单元阵列20的构成，例如，记载在“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILESEMICONDUCTOR MEMORY)”的2009年3月19日申请的美国专利申请案12/407,403号。另外，记载在“三维积层非易失性半导体存储器(THREE DIMENSIONAL STACKED NONVOLATILESEMICONDUCTOR MEMORY)”的2009年3月18日申请的美国专利申请案12/406,524号、“非易失性半导体存储装置及其制造方法(NON-VOLATILE SEMICONDUCTOR STORAGE DEVICE ANDMETHOD OF MANUFACTURING THE SAME)”的2010年3月25日申请的美国专利申请案12/679,991号、“半导体存储器及其制造方法(SEMICONDUCTOR MEMORY AND METHOD FORMANUFACTURING SAME)”的2009年3月23日申请的美国专利申请案12/532,030号。这些专利申请案的整体在本申请案说明书中通过参照来引用。
1.1.5逻辑物理转换模块的构成
其次，使用图5，对逻辑物理转换模块10a的构成进行说明。
如图5所示，逻辑物理转换模块10a包含或门(OR)电路30及逻辑物理转换电路31。
或门电路30的第1输入端子连接于第1状态寄存器13a，第2输入端子连接于第2状态寄存器13b。或门电路30进行从第1状态寄存器13a接收的与物理平面PBP(2N)对应的第1物理状态信息STS及与物理平面PBP(2N+1)对应的第2物理状态信息STS的或运算，并将其结果作为与逻辑平面PBL(N)对应的逻辑状态信息STS输出。
更具体来说，例如，当在1个物理平面PBP中动作正常结束的情况下，物理状态信息设为“L”电平，在动作未正常结束的情况下，物理状态信息设为“H”电平。于是，例如，当在物理平面PBP(2N)及PBP(2N+1)中动作正常结束的情况下，第1及第2物理状态信息STS设为“L”电平。在该情况下，或门电路30将“L”电平的逻辑状态信息STS输出。
另外，例如，当在物理平面PBP(2N)中动作正常结束，且在物理平面PBP(2N+1)中动作未正常结束的情况下，第1物理状态信息STS设为“L”电平，第2物理状态信息STS设为“H”电平。在该情况下，或门电路30将“H”电平的逻辑状态信息STS输出。
另外，例如，当在物理平面PBP(2N)及PBP(2N+1)中动作未正常结束的情况下，第1及第2物理状态信息STS设为“H”电平。在该情况下，或门电路30将“H”电平的逻辑状态信息STS输出。
逻辑物理转换电路31将从控制器200接收的与逻辑平面PBL(N)对应的逻辑地址ADD转换为与物理平面PBP(2N)对应的第1物理地址ADD及与物理平面PBP(2N+1)对应的第2物理地址ADD，并分别发送至第1地址寄存器14a及第2地址寄存器14b。另外，逻辑物理转换电路31将从控制器200接收的与逻辑平面PBL(N)对应的逻辑指令CMD转换为与物理平面PBP(2N)对应的第1物理指令CMD及与物理平面PBP(2N+1)对应的第2物理指令CMD，并分别发送至第1指令寄存器15a及第2指令寄存器15b。
1.1.6数据输入输出电路的构成
其次，使用图6，对数据输入输出电路10b的构成进行说明。
如图6所示，数据输入输出电路10b包含FIFO(first in first out，先进先出)形式的缓冲电路(以下，表述为「FIFO」)32、第0复用器33、第1复用器34、第2复用器35、及地址计数器36。
FIFO32在从控制器200接收的信号I/O[7：0]为数据DAT的情况下，将信号I/O[7：0]依次发送至第0复用器33。另外，FIFO32将从第0复用器33接收的数据DAT作为信号I/O[7：0]依次输出。
FIFO32例如包含与信号I/O[7：0]对应的8个位移寄存器单元(未图示)。例如，各位移寄存器单元包含串联连接的多个触发器，根据内部时钟信号，将输入数据依次输出。
第0复用器33具有8个输入输出端子T1、8个输入输出端子T2、及8个输入输出端子T3。第0复用器33的8个输入输出端子T1经由8条信号线，与FIFO32分别连接。第0复用器33的8个输入输出端子T2经由8条信号线，与第1复用器34分别连接。另外，第0复用器33的8个输入输出端子T3经由8条信号线，与第2复用器35分别连接。基于逻辑控制电路11的控制信号，在第0复用器33内，电连接着输入输出端子T1、输入输出端子T2或输入输出端子T3。
第1复用器34基于地址计数器36的控制信号，将第0复用器33与物理平面PBP(2N)内的数据寄存器23连接。此外，在物理平面PBP(2N)内，数据寄存器23经由多条信号线，与感测放大器22连接。
第1复用器34具有8个输入输出端子T4及多个输入输出端子T5。第1复用器34的8个输入输出端子T4与第0复用器33的8个输入输出端子T2分别连接。第1复用器34的多个输入输出端子T5经由多条信号线，分别连接于物理平面PBP(2N)内的数据寄存器23。在第1复用器34内，基于地址计数器36中的计数数(计数信号)从多个输入输出端子T5依次选择每8个输入输出端子T5，将已选择的8个输入输出端子T5与8个输入输出端子T4分别电连接。
第2复用器35基于地址计数器36的控制信号，将第0复用器33与物理平面PBP(2N+1)内的数据寄存器23连接。另外，物理平面PBP(2N+1)内的数据寄存器23经由多条信号线，连接于物理平面PBP(2N+1)内的感测放大器22。
第2复用器35具有8个输入输出端子T6及多个输入输出端子T7。第2复用器35的8个输入输出端子T6与第0复用器33的8个输入输出端子T3分别连接。第2复用器35的多个输入输出端子T7经由多条信号线，分别连接于物理平面PBP(2N+1)内的数据寄存器23。在第2复用器35内，基于地址计数器36中的计数数从多个输入输出端子T7依次选择每8个输入输出端子T7，将已选择的8个输入输出端子T7与8个输入输出端子T6分别电连接。
地址计数器36基于列地址CA，进行计数，将计数数也就是说计数信号输出至第1复用器34及第2复用器35。
在本实施方式中，例如，在从与偶数字线WL对应的存储单元群MCG读出数据的情况下，数据输入输出电路10b将物理平面PBP(2N)的数据输出之后，将物理平面PBP(2N+1)的数据输出。更具体来说，第0复用器33首先将输入输出端子T1与输入输出端子T2电连接。在该状态下，在第1复用器34中，输入输出端子T4与基于从地址计数器36接收的计数数依次选择的输入输出端子T5电连接。由此，将物理平面PBP(2N)的数据输出。其次，第0复用器33将输入输出端子T1与输入输出端子T3电连接。在该状态下，在第2复用器35中，将输入输出端子T6与基于从地址计数器36接收的计数数依次选择的输入输出端子T7电连接。由此，将物理平面PBP(2N+1)的数据输出。
另外，例如，在从与奇数字线WL对应的存储单元群MCG读出数据的情况下，数据输入输出电路10b将物理平面PBP(2N+1)的数据输出之后，将物理平面PBP(2N)的数据输出。
1.2存储单元晶体管MT的阈值分布
其次，使用图7对存储单元晶体管MT的阈值分布进行说明。图7表示各存储单元晶体管MT所能取得的数据、阈值分布、及读出动作时所使用的电压。
如图7所示，在存储单元晶体管MT保存2比特的数据的情况下，其阈值电压的分布分为4个。将该4个阈值分布从阈值电压较低者依次表述为“Er”电平、“A”电平、“B”电平、及“C”电平。
另外，图7所示的电压VA、VB、及VC分别用于写入动作时的“Er”电平、“A”电平、“B”电平、及“C”电平的验证。电压VREAD为在读出动作时施加至非选择字线WL的电压。如果对栅极(字线WL)施加电压VREAD那么存储单元晶体管MT无论所保存的数据如何均成为接通状态。这些电压值的关系为VA＜VB＜VC＜VREAD。
所述阈值分布中“Er”电平相当于存储单元晶体管MT的删除状态。“Er”电平中的阈值电压小于电压VA。“A”电平中的阈值电压为电压VA以上且小于电压VB。“B”电平中的阈值电压为电压VB以上且小于电压VC。“C”电平中的阈值电压为电压VC以上且小于电压READ。
在本实施方式中的读出动作中，为了简化说明，以将验证电压用作读出电压的情况作为一例进行说明。以下，将使用电压VA、VB、及VC的读出动作的情况分别表述为读出动作AR、BR、及CR。读出动作AR判定存储单元晶体管MT的阈值电压是否小于电压VA。读出动作BR判定存储单元晶体管MT的阈值电压是否小于电压VB。读出动作CR判定存储单元晶体管MT的阈值电压是否小于电压VC。
另外，所述4个阈值分布通过写入包括低(Lower)比特及上(Upper)的2比特(2页)数据来形成。而且，4个阈值分布分别与不同的2比特的数据对应。在本实施方式中，相对于各电平中所包含的存储单元晶体管MT，对“低比特/上比特”按照以下所示的方式分配数据。
“Er”电平中所包含的存储单元晶体管MT保存“11”数据。“A”电平中所包含的存储单元晶体管MT保存“01”数据。“B”电平中所包含的存储单元晶体管MT保存“00”数据。“C”电平中所包含的存储单元晶体管MT保存“10”数据。在将这样分配的数据读出的情况下，上比特通过读出动作AR及CR确定。低比特通过读出动作BR确定。因此，上比特及低比特的值分别通过2次及1次的读出动作确定。
1.3逻辑物理转换电路中的逻辑物理转换动作的一例
其次，使用图8对逻辑物理转换电路31中的逻辑物理转换动作的一例进行说明。图8的例表示基于命令数据长度2X的数据的读出动作的指令序列，执行逻辑物理转换动作的情况。
首先，对读出动作的指令序列进行说明。
如图8所示，首先，控制器200对半导体存储装置100发送指定逻辑平面PBL(N)的低页的指令“01h”或指定上页的指令“02h”。
其次，控制器200对半导体存储装置100发送通知执行读出动作的指令“00h”。
其次，控制器200对半导体存储装置100依次发送逻辑地址“ADD1”～“ADD6”。此外，在图8的例中，以6个循环表示地址ADD，循环数能够根据半导体存储装置100的个数、存储单元阵列20的构成及1页的数据长度等任意地设定。
其次，控制器200对半导体存储装置100发送命令读出动作的执行的指令“30h”。半导体存储装置100响应于指令“30h”而开始读出动作。以下，也将与读出动作对应的指令的组合表述为读出命令的指令组。
其次，对逻辑地址“ADD1”～“ADD6”的构成进行说明。
1个循环的地址ADD包含与信号I/O0～I/O7对应的8比特的信息。以下，将地址“ADD1”中的信号I/O0～I/O7分别表述为信号A0～A7。同样地，将地址“ADD2”中的信号I/O0～I/O7分别表述为信号A8～A15。将地址“ADD3”中的信号I/O0～I/O7分别表述为信号A16～A23。将地址“ADD4”中的信号I/O0～I/O7分别表述为信号A24～A31。将地址“ADD5”中的信号I/O0～I/O7分别表述为信号A32～A39。将地址“ADD6”中的信号I/O0～I/O7分别表述为信号A40～A47。
在图8的例中，逻辑地址“ADD1”～“ADD6”中的信号A0～A12表示与数据长度2X对应的列地址CA，也就是说位线BL。信号A16及A17表示成为对象的串单元SU。信号A18～A24表示成为对象的字线WL。信号A25～A28表示平面地址PA，也就是说成为对象的逻辑平面PBL(N)。信号A29～A38表示成为对象的区块BLK。信号A39～A41表示成为对象的芯片，也就是说半导体存储装置100。信号A13～A15及A42～A47未使用。此外，分配至信号A0～A47的信息能够根据半导体存储装置100的个数、存储单元阵列20的构成、及1页的数据长度等任意地设定。
其次，对逻辑物理转换电路31中的逻辑物理转换动作进行说明。
逻辑物理转换电路31如果接收与逻辑平面PBL(N)对应的6个循环的逻辑地址“ADD1”～“ADD6”，那么转换为与物理平面PBP(2N)对应的6个循环的物理地址“ADD1”～“ADD6”、及与物理平面PBP(2N+1)对应的6个循环的物理地址“ADD1”～“ADD6”。
更具体来说，在将与逻辑平面PBL(N)对应的6个循环的逻辑地址“ADD1”～“ADD6”转换为与物理平面PBP(2N)对应的6个循环的物理地址“ADD1”～“ADD6”的情况下，逻辑物理转换电路31将在逻辑地址ADD中与数据长度2X的列地址CA对应的信号A0～A12转换为与数据长度X的列地址CA对应的信号A0～A11。逻辑物理转换电路31将在逻辑地址ADD中与逻辑平面PBL(N)对应的信号A25～A28转换为与物理平面PBP(2N)对应的信号A25～A28。
物理地址ADD中的信号A16～A24及信号A29～A41与逻辑地址ADD中的信号A16～A24及信号A29～A41相同。此外，例如，在逻辑平面PBL中的区块BLK、串单元SU、及字线WL的构成与物理平面PBP中的区块BLK、串单元SU、及字线WL的构成不同的情况下，物理地址ADD的信号A16～A24及信号A29～A41也可与逻辑地址ADD的信号A16～A24及信号A29～A41不同。
逻辑物理转换电路31在地址转换后，对第1地址寄存器14a发送与物理平面PBP(2N)对应的物理地址“ADD1”～“ADD6”。
另外，逻辑物理转换电路31对第1指令寄存器15a发送与物理平面PBP(2N)对应的指令CMD。此时，逻辑物理转换电路31不将基于指令“01h”及“02h”的信息，也就是说，关于低页及上页的信息反转。由此，在读出命令的指令组包含与逻辑平面PBL(N)的低页对应的指令“01h”的情况下，在物理平面PBP(2N)中，执行低页的读出动作。同样地，在读出命令的指令组包含与逻辑平面PBL(N)的上页对应的指令“02h”的情况下，在物理平面PBP(2N)中，执行上页的读出动作。
另外，在将与逻辑平面PBL(N)对应的6个循环的逻辑地址“ADD1”～“ADD6”转换为与物理平面PBP(2N+1)对应的6个循环的物理地址“ADD1”～“ADD6”的情况下，逻辑物理转换电路31将在逻辑地址ADD中与数据长度2X的列地址CA对应的信号A0～A12转换为与数据长度X的列地址CA对应的信号A0～A11。逻辑物理转换电路31将在逻辑地址ADD中与逻辑平面PBL(N)对应的信号A25～A28转换为与物理平面PBP(2N+1)对应的信号A25～A28。
另外，与物理平面PBP(2N)同样地，物理地址ADD中的信号A16～A24及信号A29～A41与逻辑地址ADD中的信号A16～A24及信号A29～A41相同。
逻辑物理转换电路31在地址转换后，对第2地址寄存器14b发送与物理平面PBP(2N+1)对应的物理地址“ADD1”～“ADD6”。
另外，逻辑物理转换电路31对第2指令寄存器15b发送与物理平面PBP(2N+1)对应的指令CMD。此时，逻辑物理转换电路31将基于指令“01h”及“02h”的信息，也就是说，关于低页及上页的信息反转。由此，在读出命令的指令组包含与逻辑平面PBL(N)的低页对应的指令“01h”的情况下，在物理平面PBP(2N+1)中，执行上页的读出动作。同样地，在读出命令的指令组包含与逻辑平面PBL(N)的上页对应的指令“02h”的情况下，在物理平面PBP(2N+1)中，执行低页的读出动作。
1.4读出动作
其次，对读出动作进行说明。
1.4.1读出页与数据的读出顺序的关系
首先，使用图9，对读出页与数据的读出顺序的关系进行说明。
如图9所示，半导体存储装置100在读出动作中，在一个物理平面PBP中读出低页的数据，在另一个物理平面PBP中，读出上页的数据。
例如，当在逻辑平面PBL(N)中低页为读出对象的情况下，在物理平面PBP(2N)中，选择低页作为读出对象，在物理平面PBP(2N+1)中，选择上页作为读出对象。而且，将存储在物理平面PBP(2N)及PBP(2N+1)的各数据寄存器23的读出数据按照物理平面PBP(2N)、物理平面(2N+1)的顺序输出。
相对于此，例如，当在逻辑平面PBL(N)中上页为读出对象的情况下，在物理平面PBP(2N)中，选择上页作为读出对象，在物理平面PBP(2N+1)中，选择低页作为读出对象。而且，将存储在物理平面PBP(2N)及PBP(2N+1)的各数据寄存器23的读出数据按照物理平面PBP(2N+1)、物理平面(2N)的顺序输出。
更具体来说，例如，当在读出命令的指令组中指定逻辑平面PBL(N)的字线WL0的低页的情况下，在物理平面PBP(2N)及PBP(2N+1)中选择字线WL0(以下，也表述为选择字线WL)。在物理平面PBP(2N)中，执行字线WL0的低页的读出动作，将所读出的数据存储在数据寄存器23。另外，在物理平面PBP(2N+1)中，执行字线WL0的上页的读出动作，将所读出的数据存储在数据寄存器23。数据输入输出电路10b在将物理平面PBP(2N)的数据输出之后，将物理平面PBP(2N+1)的数据输出。
另外，例如，当在读出命令的指令组中指定逻辑平面PBL(N)的字线WL0的上页的情况下，在物理平面PBP(2N)中，执行选择字线WL0的上页的读出动作，将所读出的数据存储在数据寄存器23。另外，在物理平面PBP(2N+1)中，执行选择字线WL0的低页的读出动作，将所读出的数据存储在数据寄存器23。数据输入输出电路10b在将物理平面PBP(2N)的数据输出之后，将物理平面PBP(2N+1)的数据输出。
当在读出命令的指令组中指定逻辑平面PBL(N)的字线WL1～95的低页或上页的情况下，也与选择字线WL0的低页或上页的情况相同。
1.4.2指令序列与读出动作的时序
其次，使用图10，对指令序列与读出动作的时序进行说明。此外，在图10的例中，为了简化说明，将地址ADD利用1个循环来表述。
如图10所示，定序器模块16如果接收读出命令的指令组(指令“01h”或“02h”、指令“00h”、地址ADD、指令“30h”)，那么将信号RBn设为“L”电平，开始低页的读出动作与上页的读出动作。更具体来说，在读出命令的指令组包含指令“01h”的情况下，第1定序器16a在物理平面PBP(2N)中开始低页的读出动作，第2定序器16b在物理平面PBP(2N+1)中开始上页的读出动作。另外，在读出命令的指令组包含指令“02h”的情况下，第1定序器16a在物理平面PBP(2N)中开始上页的读出动作，第2定序器16b在物理平面PBP(2N+1)中开始低页的读出动作。
由于低页通过读出动作BR确定，上页通过读出动作AR及CR确定，所以低页的读出动作先结束。
定序器模块16如果将低页的读出数据存储在数据寄存器23，结束读出动作BR，那么将信号RBn设为“H”电平。由此，半导体存储装置100成为能够对控制器200输出数据的状态。
控制器200如果接收“H”电平的信号RBn，那么对半导体存储装置100命令数据的输出。更具体来说，控制器200首先对半导体存储装置100发送指定低页的指令“01h”或指定上页的指令“02h”。
其次，控制器200对半导体存储装置100发送通知执行数据的输出动作的指令“05h”。
其次，控制器200对半导体存储装置100发送逻辑地址ADD。
其次，控制器200对半导体存储装置100发送命令数据的输出动作的执行的指令“E0h”。以下，也将与数据的输出动作对应的指令的组合表述为输出命令的指令组。此外，在无逻辑地址ADD的变更的情况下，输出命令的指令组也可省略。
数据输入输出电路10b根据从控制器200接收的信号REn开始低页的数据“Dout(L)”的输出。
定序器模块16在将数据“Dout(L)”输出的期间，结束上页的读出动作。
数据输入输出电路10b如果结束数据“Dout(L)”的输出动作，那么连续地执行上页的数据“Dout(U)”的输出。
更具体来说，在与逻辑平面PBL(N)的低页对应的读出动作的情况下，如果物理平面PBP(2N)的低页的读出动作结束，那么开始数据的输出动作。另外，在与逻辑平面PBL(N)的上页对应的读出动作的情况下，如果物理平面PBP(2N+1)的低页的读出动作结束，那么开始数据的输出动作。也就是说，无论逻辑平面PBL(N)的低页或上页如何，如果任一个物理平面PBP的低页的读出动作结束，那么半导体存储装置100开始数据的输出动作。
由于物理平面PBP中的1页的数据长度为逻辑平面PBL中的1页的数据长度的1/2，所以半导体存储装置100中的低页的读出动作的期间例如比读出逻辑平面PBL的1页的数据的期间短。
1.5写入动作
其次，对写入动作进行说明。以下，对将低页与上页一起写入的情况进行说明。
1.5.1数据的写入顺序
首先，使用图11，对数据的写入顺序进行说明。在本实施方式中，由于与所述读出动作对应，所以在将输入数据(写入数据)分割后写入至物理平面PBP(2N)及PBP(2N+1)时，设为在偶数字线WL与奇数字线WL不同的页(低页或上页)。
如图11所示，在数据长度2X的低页的输入数据中，将数据的前半部分(数据长度X)表述为数据D1，将数据的后半部分(数据长度X)表述为数据D2。同样地，在数据长度2X的上页的输入数据中，将数据的前半部分(数据长度X)表述为数据D3，将数据的后半部分(数据长度X)表述为数据D4。
例如，在将输入数据写入至偶数字线WL的情况下，定序器模块16将数据长度2X的低页的输入数据中数据D1写入至物理平面PBP(2N)的低页，将数据D2写入至物理平面PBP(2N+1)的上页。另外，定序器模块16将数据长度2X的上页的输入数据中数据D3写入至物理平面PBP(2N)的上页，将数据D4写入至物理平面PBP(2N+1)的低页。
另外，例如，在将输入数据写入至奇数字线WL的情况下，定序器模块16将数据长度2X的低页的输入数据中数据D1写入至物理平面PBP(2N+1)的低页，将数据D2写入至物理平面PBP(2N)的上页。另外，定序器模块16将数据长度2X的上页的输入数据中数据D3写入至物理平面PBP(2N+1)的上页，将数据D4写入至物理平面PBP(2N)的低页。
也就是说，半导体存储装置100将逻辑平面PBL的1页的数据作为低页的数据存储在一个物理平面PBP，作为上页的数据存储在另一个物理平面PBP。
1.5.2指令序列
其次，使用图12，对指令序列进行说明。此外，在图12的例中，为了简化说明，将地址ADD利用1个循环表述。
如图12所示，首先，控制器200对半导体存储装置100发送指定低页的指令“01h”。
其次，控制器200对半导体存储装置100发送通知执行写入动作的指令“80h”。
其次，控制器200对半导体存储装置100发送逻辑地址ADD。
其次，控制器200对半导体存储装置100发送数据长度2X的低页的数据，也就是说，数据D1及D2(图12的参照符号“Din(D1)”及“Din(D2)”)。
其次，控制器200对半导体存储装置100发送指令“1Ah”。定序器模块16如果接收指令“1Ah”，那么将待命忙碌信号RBn设为“L”电平。在物理平面PBP(2N)及PBP(2N+1)内，将保存在各数据寄存器23的数据D1及D2分别传送至所对应的感测放大器22。
如果数据D1及D2向感测放大器22的传送结束，那么定序器模块16将待命忙碌信号RBn设为“H”电平。
其次，控制器200对半导体存储装置100发送指定上页的指令“02h”。
其次，控制器200对半导体存储装置100依次发送指令“80h”及逻辑地址ADD。
其次，控制器200对半导体存储装置100发送数据长度2X的上页的数据，也就是说，数据D3及D4(图12的参照符号“Din(D3)”及“Din(D4)”)。
其次，控制器200对半导体存储装置100发送命令写入动作的执行的指令“10h”。定序器模块16如果接收指令“10h”，那么将信号RBn设为“L”电平。在物理平面PBP(2N)及PBP(2N+1)内，将保存在各数据寄存器23的数据D3及D4分别传送至所对应的感测放大器22之后，执行写入动作。
如果写入动作结束，那么定序器模块16将信号RBn设为“H”电平。
1.6本实施方式的效果
如果为本实施方式的构成，那么能够提供能够提高处理能力的半导体存储装置。对本效果进行详细叙述。
例如，半导体存储装置在读出低页的数据的情况下，通过1次读出动作BR确定数据，在读出上页的数据的情况下，通过第2次读出动作AR及CR确定数据。因此，存在上页的读出动作比低页的读出动作处理时间变长的倾向。
相对于此，如果为本实施方式的构成，那么半导体存储装置100包含与1个逻辑平面PBL(N)对应的2个物理平面PBP(2N)及PBP(2N+1)，将逻辑平面PBL(N)的1页的数据分割，能够存储在2个物理平面PBP(2N)及PBP(2N+1)。另外，半导体存储装置100在将数据存储在2个物理平面PBP(2N)及PBP(2N+1)时，能够作为低页的数据存储在一个物理平面PBP，作为上页的数据存储在另一个物理平面PBP。由此，半导体存储装置100无论逻辑平面PBL的低页或上页如何，如果一个物理平面PBP的低页的读出动作结束，那么能够开始数据的输出动作，在将低页的数据输出的期间，使另一个物理平面PBP中的上页的读出动作结束，能够连续地将上页的数据输出。因此，在与逻辑平面PBL的上页对应的读出动作中，能够使从读出动作的开始至数据的输出开始为止的期间变短。因此，能够提高半导体存储装置100的处理能力。
进而，如果为本实施方式的构成，那么能够使1个物理平面PBP中的1页的数据长度为1个逻辑平面PBL中的1页的数据长度的1/2。因此，能够使物理平面PBP中的低页的读出动作的期间比逻辑平面PBL中的低页的读出动作的期间短。因此，在与逻辑平面PBL的低页对应的读出动作中，能够使从读出动作的开始至数据的输出开始为止的期间变短。因此，能够提高半导体存储装置100的处理能力。
2.第2实施方式
其次，对第2实施方式进行说明。在第2实施方式中，关于连续地执行多个读出命令的情况，表示2个例。以下，以与第1实施方式不同的方面为中心进行说明。
2.1第1例
首先，使用图13，对第1例进行说明。图13的例表示接收3个读出命令的情况。此外，在图13的例中，为了简化说明，将数据的输出命令的指令组省略。
如图13所示，首先，控制器200对半导体存储装置100发送第1读出命令的指令组(指令“01h”、指令“00h”、地址ADD、指令“30h”)。
定序器模块16如果接收第1读出命令的指令组，那么将信号RBn设为“L”电平，执行与第1读出命令对应的读出动作。更具体来说，第1定序器16a在物理平面PBP(2N)中，执行与低页对应的读出动作BR。第2定序器16b在物理平面PBP(2N+1)中，执行与上页对应的读出动作AR及CR。
定序器模块16(第1定序器16a)在物理平面PBP(2N)中，如果读出动作BR结束，那么将信号RBn设为“H”电平。
控制器200如果接收“H”电平的信号RBn，那么对半导体存储装置100发送第2读出命令的指令组(指令“02h”、指令“00h”、地址ADD、指令“31h”)。指令“31h”为在执行过程中的读出命令(第1读出命令)结束之后，以执行包含指令“31h”的读出命令的指令组的方式预约的指令。
此外，包含指令“31h”的读出命令的指令组无论执行过程中的读出命令是与逻辑平面PBL的低页对应的读出命令还是与上页对应的读出命令，可为与逻辑平面PBL的低页对应的读出动作的预约，也可为与逻辑平面PBL的上页对应的读出动作的预约。
定序器模块16如果接收第2读出命令的指令组，那么将信号RBn设为“L”电平，将第2读出命令的指令组存储在寄存器模块12。
定序器模块16如果指令组向寄存器模块12的存储结束，那么将信号RBn设为“H”电平。
控制器200如果接收“H”电平的信号RBn，那么使数据输入输出电路10b开始与第1读出命令对应的数据的输出动作。
在数据输入输出电路10b将与第1读出命令对应的低页的数据“Dout(L)”输出的期间，如果与第1读出命令对应的读出动作CR(物理平面PBP(2N+1)中的上页的读出动作)结束，那么定序器模块16开始与所预约的第2读出命令对应的读出动作。更具体来说，第1定序器16a在物理平面PBP(2N)中，执行与上页对应的读出动作AR及CR。第2定序器16b在物理平面PBP(2N+1)中，执行与低页对应的读出动作BR。
在执行读出动作AR及BR的期间，如果与第1读出命令对应的低页的数据“Dout(L)”的输出动作结束，那么数据输入输出电路10b继续执行与第1读出命令对应的上页的数据“Dout(U)”的输出动作。
如果与第1读出命令对应的数据的输出动作结束，那么控制器200对半导体存储装置100发送第3读出命令的指令组(指令“01h”、指令“00h”、地址ADD、指令“31h”)。
定序器模块16如果接收第3读出命令的指令组，那么将信号RBn设为“L”电平。
如果与第2读出命令对应的读出动作BR结束，那么定序器模块16(第2定序器16b)将信号RBn设为”H”电平。
控制器200如果接收“H”电平的信号RBn，那么使数据输入输出电路10b开始与第2读出命令对应的数据的输出动作。
定序器模块16在数据输入输出电路10b将与第2读出命令对应的低页的数据“Dout(L)”输出的期间，如果与第2读出命令对应的读出动作CR结束，那么开始与所预约的第3读出命令对应的读出动作。更具体来说，第1定序器16a在物理平面PBP(2N)中，执行与低页对应的读出动作BR。第2定序器16b在物理平面PBP(2N+1)中，执行与上页对应的读出动作AR及CR。
在执行与第3读出命令对应的读出动作AR及BR的期间，如果与第2读出命令对应的低页的数据“Dout(L)”的输出动作结束，那么数据输入输出电路10b继续执行与第2读出命令对应的上页的数据“Dout(U)”的输出动作。
如果与第2读出命令对应的数据的输出动作结束，那么定序器模块16将信号RBn设为“L”电平。
如果与第3读出命令对应的读出动作BR结束，那么定序器模块16(第1定序器16a)将信号RBn设为“H”电平。
控制器200如果接收“H”电平的信号RBn，那么使数据输入输出电路10b开始与第3读出命令对应的数据的输出动作。
在数据输入输出电路10b将与第3读出命令对应的低页的数据“Dout(L)”输出的期间，与第3读出命令对应的读出动作CR结束。
如果与第3读出命令对应的低页的数据“Dout(L)”的输出动作结束，那么数据输入输出电路10b继续执行与第3读出命令对应的上页的数据“Dout(U)”的输出动作。
2.2第2例
首先，使用图14，对第2例进行说明。图14的例表示接收3个读出命令的情况。此外，在图14的例中，为了简化说明，将数据的输出命令的指令组省略。
如图14所示，首先，控制器200对半导体存储装置100发送第1读出命令的指令组(指令“01h”、指令“00h”、地址ADD、指令“30h”)。
定序器模块16如果接收第1读出命令的指令组，那么将信号RBn设为“L”电平，执行与第1读出命令对应的读出动作。更具体来说，第1定序器16a在物理平面PBP(2N)中，执行与低页对应的读出动作BR。第2定序器16b在物理平面PBP(2N+1)中，执行与上页对应的读出动作AR及CR。
定序器模块16(第1定序器16a)在物理平面PBP(2N)中，如果读出动作BR结束，那么将信号RBn设为“H”电平。
控制器200如果接收“H”电平的信号RBn，那么对半导体存储装置100发送第2读出命令的指令组(指令“02h”、指令“00h”、地址ADD、指令“3Ch”)。指令“3Ch”为在任一个物理平面PBP中，在执行过程中的读出动作BR结束之后，以执行与包含指令“3Ch”的读出命令的指令组对应的读出动作的方式预约的指令。
此外，在发送包含指令“3Ch”的读出命令的指令组的情况下，与该指令组对应的逻辑平面PBL的页(低页或上页)以与执行过程中的读出命令对应的逻辑平面PBL的页不同的方式设定。更具体来说，例如，在执行过程中的读出命令为与逻辑平面PBL的低页对应的读出动作的情况下，预约与逻辑平面PBL的上页对应的读出动作。另外，例如，在执行过程中的读出命令为与逻辑平面PBL的上页对应的读出动作的情况下，预约与逻辑平面PBL的低页对应的读出动作。
定序器模块16如果接收第2读出命令的指令组，那么将信号RBn设为“L”电平，将第2读出命令的指令组存储在寄存器模块12。
如果指令组向寄存器模块12的存储结束，那么定序器模块16将信号RBn设为“H”电平。
定序器模块16(第1定序器16a)在与第1读出命令对应的读出动作BR结束的物理平面PBP(2N)中，开始与所预约的第2读出命令对应的读出动作。更具体来说，第1定序器16a在物理平面PBP(2N)中，执行与上页对应的读出动作AR及CR。
控制器200如果接收“H”电平的信号RBn，那么使数据输入输出电路10b开始与第1读出命令对应的数据的输出动作。
定序器模块16(第2定序器16b)在数据输入输出电路10b将与第1读出命令对应的低页的数据“Dout(L)”输出的期间，如果与第1读出命令对应的读出动作CR(物理平面PBP(2N+1)中的上页的读出动作)结束，那么在物理平面PBP(2N+1)中，开始与所预约的第2读出命令对应的读出动作。更具体来说，第2定序器16b在物理平面PBP(2N+1)中，执行与低页对应的读出动作BR。
这样，在本例中，在与第偶数个读出命令对应的读出动作中，与上页对应的读出动作比与低页对应的读出动作先开始。此外，在第偶数个读出命令中，由于使与上页对应的读出动作的结束的时序和与低页对应的读出动作的结束的时序一致，所以定序器模块16也可在开始与上页对应的读出动作AR之后，预先设定的期间经过后开始与低页对应的读出动作BR。
如果与第1读出命令对应的低页的数据“Dout(L)”的输出动作结束，那么数据输入输出电路10b继续执行与第1读出命令对应的上页的数据“Dout(U)”的输出动作。
如果与第1读出命令对应的数据的输出动作结束，那么控制器200对半导体存储装置100发送第3读出命令的指令组(指令“01h”、指令“00h”、地址ADD、指令“31h”)。
定序器模块16如果接收第3读出命令的指令组，那么将信号RBn设为“L”电平。
如果与第2读出命令对应的读出动作BR结束，那么定序器模块16(第2定序器16b)将信号RBn设为“H”电平。
定序器模块16开始与所预约的第3读出命令对应的读出动作。更具体来说，第1定序器16a在物理平面PBP(2N)中，执行与低页对应的读出动作BR。第2定序器16b在物理平面PBP(2N+1)中，执行与上页对应的读出动作AR及CR。
控制器200如果接收“H”电平的信号RBn，那么使数据输入输出电路10b开始与第2读出命令对应的数据的输出动作。
数据输入输出电路10b执行与第2读出命令对应的低页的数据“Dout(L)”及上页的数据“Dout(U)”的输出动作。
如果与第2读出命令对应的数据的输出动作结束，那么定序器模块16将信号RBn设为“L”电平。
如果确认与第3读出命令对应的读出动作BR结束，那么定序器模块16(第1定序器16a)将信号RBn设为“H”电平。
控制器200如果接收“H”电平的信号RBn，那么使数据输入输出电路10b开始与第3读出命令对应的数据的输出动作。
在数据输入输出电路10b将与第3读出命令对应的低页的数据“Dout(L)”输出的期间，与第3读出命令对应的读出动作CR结束。
如果与第3读出命令对应的低页的数据“Dout(L)”的输出动作结束，那么数据输入输出电路10b继续执行与第3读出命令对应的上页的数据“Dout(U)”的输出动作。
2.3本实施方式的效果
如果为本实施方式的构成，那么可获得与第1实施方式相同的效果。
进而，如果为本实施方式的第2例的构成，那么由于能够将与第奇数个读出命令对应的读出动作CR及与第偶数个读出命令对应的读出动作AR并行地执行，所以在连续地执行多个读出命令的情况下，能够使整体的处理时间变短。
3.变化例等
所述实施方式的半导体存储装置包含：第1及第2平面(PBP(2N)与PBP(2N+1)，分别包含存储单元阵列(20)，该存储单元阵列(20)包含至少能够保存第1及第2数据的多个存储单元；控制电路(16)，以对读出动作及写入动作进行控制的方式构成；以及输入输出电路(10)。第1数据(低页)通过与第1读出电压(VB)对应的第1读出动作(BR)确定。第2数据(上页)通过与第2读出电压(VA)对应的第2读出动作(AR)及与第3读出电压(VC)对应的第3读出动作(CR)确定。在从外部控制器(200)接收指示第1数据的读出的第1读出命令的情况下，控制电路从第1平面读出第1数据，从第2平面读出第2数据，输入输出电路将从第1平面读出的第1数据与从第2平面读出的第2数据依次输出。在从外部控制器(200)接收指示第2数据的读出的第2读出命令的情况下，控制电路从第1平面读出第2数据，从第2平面读出第1数据，输入输出电路将从第2平面读出的第1数据与从第1平面读出的第2数据依次输出。
通过应用所述实施方式，能够提供能够提高处理能力的半导体存储装置。
此外，实施方式并不限定于所述说明的方式，能够进行各种变化。
例如，存储单元晶体管MT也能够保存3比特以上的数据。
进而，在所述实施方式中，对物理平面PBP(2N)及物理平面(2N+1)包含分别不同的行解码器21的情况进行了说明，但物理平面PBP(2N)及物理平面(2N+1)也可共有1个行解码器21。
进而，在所述实施方式中，对将1个逻辑平面PBL的数据存储在1个半导体存储装置100内的2个物理平面PBP内的情况进行了说明，但也可存储在2个半导体存储装置的物理平面PBP内。
进而，1个逻辑平面PBL的数据也可存储在1个半导体存储装置100内的3个以上的物理平面PBP内。
进而，在所述实施方式中，半导体存储装置并不限定为三维积层型NAND型闪速存储器。也可为平面NAND型闪速存储器，也能够应用于具有能够保存2比特以上的数据的存储单元的非易失性存储器。
进而，所述实施方式中的「连接」也包含在之间介置例如晶体管或电阻等其它元件而间接地连接的状态。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些新颖的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明与其均等的范围中。
[符号的说明]
1 存储器系统
2 主机装置
10 输入输出电路
10a 逻辑物理转换模块
10b 数据输入输出电路
11 逻辑控制电路
12 寄存器模块
13a 第1状态寄存器
13b 第2状态寄存器
14a 第1地址寄存器
14b 第2地址寄存器
15a 第1指令寄存器
15b 第2指令寄存器
16 定序器模块
16a 第1定序器
16b 第2定序器
17 电压产生电路
18 待命/忙碌电路
19 CG驱动器模块
20 存储单元阵列
21 行解码器
22 感测放大器
23 数据寄存器
24 列解码器
30 或门电路
31 逻辑物理转换电路
32 FIFO
33 第0复用器
34 第1复用器
35 第2复用器
36 地址计数器
100 半导体存储装置
200 控制器
210 主机接口电路
220 内置存储器
230 处理器
240 缓冲存储器
250 NAND接口电路
260 ECC电路

Claims (8)

1.一种半导体存储装置，具备：
第1平面，包含：包括至少能够保存第1数据及第2数据的多个存储单元的存储单元阵列；
第2平面，包含：包括至少能够保存第3数据及第4数据的多个存储单元的存储单元阵列；
控制电路，构成为控制：对于所述第1平面及所述第2平面的读出动作及写入动作；以及
输入输出电路，连接于所述第1平面及所述第2平面；且
在所述第1平面，
所述第1数据通过与第1读出电压对应的第1读出动作确定，
所述第2数据通过与第2读出电压对应的第2读出动作及与第3读出电压对应的第3读出动作确定，
在所述第2平面，
所述第3数据通过与第4读出电压对应的第4读出动作确定，
所述第4数据通过与第5读出电压对应的第5读出动作及与第6读出电压对应的第6读出动作确定，
在从外部控制器接收指示读出第1数据组的第1读出命令的情况下，所述控制电路从所述第1平面读出所述第1数据，从所述第2平面读出所述第4数据，所述输入输出电路将从所述第1平面读出的所述第1数据与从所述第2平面读出的所述第4数据依次输出，
在从所述外部控制器接收指示读出第2数据组的第2读出命令的情况下，所述控制电路从所述第1平面读出所述第2数据，从所述第2平面读出所述第3数据，所述输入输出电路将从所述第2平面读出的所述第3数据与从所述第1平面读出的所述第2数据依次输出。
2.根据权利要求1所述的半导体存储装置，其中
所述输入输出电路是：
在接收到所述第1读出命令的情形下，在所述第1平面的所述第1读出动作结束之后，且所述第2平面的所述第6读出动作结束之前，开始输出从所述第1平面读出的所述第1数据；
在接收到所述第2读出命令的情形下，在所述第2平面的所述第4读出动作结束之后，且所述第1平面的所述第3读出动作结束之前，开始输出从所述第2平面读出的所述第3数据。
3.根据权利要求1所述的半导体存储装置，其中
所述控制电路是：在执行所述第1读出命令中接收到所述第2读出命令的情况下，在与所述第1读出命令对应的所述第3读出动作结束之前，开始与所述第2读出命令对应的所述第4读出动作。
4.根据权利要求1所述的半导体存储装置，其中
所述控制电路是：在从所述外部控制器接收到写入命令的情况下，将所述第1数据写入至所述第1平面，并且将所述第4数据写入至所述第2平面，或者将所述第2数据写入至所述第1平面并且将所述第3数据写入至所述第2平面。
5.根据权利要求1至4中任一项所述的半导体存储装置，其中
所述第1平面包含：
行解码器，连接有连接于所述多个存储单元的栅极的字线；
感测放大器，分别连接有连接于所述多个存储单元的多条位线；以及
数据寄存器，连接于所述感测放大器。
6.根据权利要求1至4中任一项所述的半导体存储装置，其还具备：
第1地址寄存器，连接于所述输入输出电路及所述第1平面；以及
第2地址寄存器，连接于所述输入输出电路及所述第2平面；且
所述输入输出电路是：在从所述外部控制器输入有第1地址的情况下，将所述第1地址转换为与所述第1平面对应的第2地址及与所述第2平面对应的第3地址之后，将所述第2地址发送至所述第1地址寄存器，将所述第3地址发送至所述第2地址寄存器。
7.根据权利要求1至4中任一项所述的半导体存储装置，其中
所述输入输出电路是：当从所述外部控制器输入有写入数据时，将所述写入数据的第1部分发送至所述第1平面，将所述写入数据的第2部分发送至所述第2平面。
8.一种存储器系统，其具备：
根据权利要求1的所述半导体存储装置；以及
控制器；且
所述控制器发送：
指示读出所述第1数据组的所述第1读出命令，以及
指示读出所述第2数据组的所述第2读出命令；
所述半导体存储装置是：
若接收到所述第1读出命令，则
从所述第1平面读出所述第1数据，
从所述第2平面读出所述第4数据，且
将所述第1数据与上述第4数据从所述输入输出电路依次输出；
若接收到所述第2读出命令，则
从所述第2平面读出所述第3数据，
从所述第1平面读出所述第2数据，且
将所述第3数据与所述第2数据从所述输入输出电路依次输出。
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