KR101685636B1 - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

반도체 메모리 장치 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 목적은 향상된 데이터 독출 성능을 가지는 반도체 메모리 장치 및 그것의 동작방법을 제공함에 있다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 섹터 단위로 엑세스되는 복수의 메모리 셀들을 포함하는 페이지, 그리고 상기 복수의 메모리 셀들에 연결된 짝수 비트 라인들 및 홀수 비트 라인들을 포함하는 플래시 메모리; 및 상기 플래시 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 플래시 메모리는 읽기 동작 시에, 상기 컨트롤러로부터 수신된 적어도 하나의 섹터에 대응하는 읽기 주소에 기반하여 짝수 센싱(even sensing) 및 홀수 센싱(odd sensing)의 순서를 판별하고, 상기 판별된 순서에 따라 상기 짝수 센싱 및 홀수 센싱을 수행하도록 구성되고, 상기 짝수 센싱 시에 상기 플래시 메모리는 상기 짝수 비트 라인들에 연결된 메모리 셀들의 데이터를 센싱하고, 상기 홀수 센싱 시에 상기 플래시 메모리는 상기 홀수 비트 라인들에 연결된 메모리 셀들의 데이터를 센싱하도록 구성된다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICES AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 플래시 메모리와 램을 포함하는 반도체 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(volatile memory device)와 불휘발성 메모리 장치(non-volatile memory device)로 나뉜다. 휘발성 메모리 장치는 다시 다이내믹 랜덤 액세스 메모리(dynamic random access memory, DRAM)와 스태틱 랜덤 액세스 메모리(static random access memory, SRAM)로 나뉠 수 있다. 휘발성 반도체 메모리 장치는 데이터를 읽고 쓰는 속도가 불휘발성 메모리 장치에 비해 빠른 장점이 있다. 그러나, 휘발성 반도체 메모리 장치는 외부 전원 공급이 끊기면 저장된 데이터가 사라져 버리는 단점이 있다.
불휘발성 메모리 장치는 마스크 롬(mask read-only memory, MROM), 프로그램 가능한 롬(programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(electrically erasable programmable read-only memory,EEPROM)등으로 나뉜다. 불휘발성 메모리 장치는 외부 전원 공급이 중단되더라도 저장된 데이터를 보존하는 장점이 있다. 그러나 불휘발성 메모리 장치는 데이터를 읽고 쓰는 속도가 휘발성 메모리 장치에 비해 느린 단점이 있다.
MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시 메모리 장치는 기존의 EEPROM에 비해 집적도가 높아 대용량 보조 기억 장치로의 응용에 매우 유리하다. 특히, 낸드 플래시 메모리 장치는 NOR 플래시 메모리 장치에 비해 집적도가 매우 높다. 높은 집적도를 갖는 낸드형 플래시 메모리 장치의 요구와 더불어, 플래시 메모리를 포함하는 메모리 시스템의 요구가 모바일 시스템 및 각종 어플리케이션의 개발에 따라 증가된다.
본 발명의 목적은 향상된 데이터 독출 성능을 가지는 반도체 메모리 장치 및 그것의 동작방법을 제공함에 있다.
상술한 과제를 해결하기 위하여, 본 발명의 실시 예에 따른 반도체 메모리 장치는 섹터 단위로 엑세스되는 복수의 메모리 셀들을 포함하는 페이지, 그리고 상기 복수의 메모리 셀들에 연결된 짝수 비트 라인들 및 홀수 비트 라인들을 포함하는 플래시 메모리; 및 상기 플래시 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고, 상기 플래시 메모리는 읽기 동작 시에, 상기 컨트롤러로부터 수신된 적어도 하나의 섹터에 대응하는 읽기 주소에 기반하여 짝수 센싱(even sensing) 및 홀수 센싱(odd sensing)의 순서를 판별하고, 상기 판별된 순서에 따라 상기 짝수 센싱 및 홀수 센싱을 수행하도록 구성되고, 상기 짝수 센싱 시에, 상기 플래시 메모리는 상기 짝수 비트 라인들에 연결된 메모리 셀들의 데이터를 센싱하고, 상기 홀수 센싱 시에, 상기 플래시 메모리는 상기 홀수 비트 라인들에 연결된 메모리 셀들의 데이터를 센싱하도록 구성된다.
다른 실시 예로서, 상기 짝수 비트 라인들에 연결된 메모리 셀들은 제 1 섹터 그룹에 대응하고, 상기 홀수 비트 라인들에 연결된 메모리 셀들은 제 2 섹터 그룹에 대응하되, 상기 제 1 섹터 그룹은 적어도 하나의 섹터를 포함하고, 상기 제 2 섹터 그룹은 적어도 하나의 섹터를 포함할 수 있다.
다른 실시 예로서, 상기 플래시 메모리는 상기 읽기 주소와 대응되는 섹터들 중 상기 제 1 및 제 2 섹터 그룹들에 포함된 섹터들의 개수를 비교하고, 비교 결과에 따라 상기 짝수 센싱 및 상기 홀수 센싱의 순서를 판별하도록 구성될 수 있다.
다른 실시 예로서, 상기 플래시 메모리는 상기 읽기 주소와 대응되는 섹터들 중 상기 제 1 섹터 그룹보다 상기 제 2 섹터 그룹에 포함된 섹터들의 개수가 많을 때, 상기 홀수 센싱 및 상기 짝수 센싱을 순차적으로 수행하고, 상기 읽기 주소와 대응되는 섹터들 중 상기 제 2 섹터 그룹보다 상기 제 1 섹터 그룹에 포함된 섹터들의 개수가 많을 때, 상기 짝수 센싱 및 상기 홀수 센싱을 순차적으로 수행하도록 구성될 수 있다.
다른 실시 예로서, 상기 반도체 메모리 장치는 램(RAM,Random Acess Memory)을 더 포함하고, 상기 램은 상기 짝수 센싱 및 상기 홀수 센싱된 데이터를 수신하도록 구성될 수 있다.
다른 실시 예로서, 상기 플래시 메모리는 상기 짝수 센싱을 먼저 수행할 때, 상기 홀수 센싱이 수행되는 동안 상기 짝수 센싱된 데이터 중 상기 읽기 주소와 대응되는 섹터들의 데이터를 상기 램에 전송하도록 구성될 수 있다.
다른 실시 예로서, 상기 플래시 메모리는 상기 홀수 센싱을 먼저 수행할 때, 상기 짝수 센싱이 수행되는 동안 상기 홀수 센싱된 데이터 중 상기 읽기 주소와 대응되는 섹터들의 데이터를 상기 램에 전송하도록 구성될 수 있다.
다른 실시 예로서, 상기 플래시 메모리 및 상기 메모리 컨트롤러는 반도체 드라이브(SSD, Solid State Drive)를 형성할 수 있다.
다른 실시 예로서, 상기 플래시 메모리 및 상기 메모리 컨트롤러는 메모리 카드를 형성할 수 있다.
다른 실시 예로서, 상기 플래시 메모리는 상기 짝수 및 홀수 비트 라인들에 연결되는 읽기 및 쓰기 회로; 및 상기 읽기 및 쓰기 회로를 제어하고, 상기 읽기 주소에 기반하여 짝수 라인 선택 신호 및 홀수 라인 선택 신호를 발생하는 제어 로직을 더 포함할 수 있다.
다른 실시 예로서, 상기 짝수 비트 라인들에 연결된 메모리 셀들은 적어도 하나의 섹터를 포함하는 제 1 섹터 그룹에 대응하고, 상기 홀수 비트 라인들에 연결된 메모리 셀들은 적어도 하나의 섹터를 포함하는 제 2 섹터 그룹에 대응하고, 상기 제어 로직은 상기 읽기 주소와 대응되는 섹터들 중 상기 제 1 섹터 그룹보다 상기 제 2 섹터 그룹에 포함된 섹터들의 개수가 많을 때, 상기 홀수 라인 선택 신호 및 상기 짝수 라인 선택 신호를 순차적으로 발생하고, 상기 읽기 주소와 대응되는 섹터들 중 상기 제 2 섹터 그룹보다 상기 제 1 섹터 그룹에 포함된 섹터들의 개수가 많을 때, 상기 짝수 라인 선택 신호 및 상기 홀수 라인 선택 신호를 순차적으로 발생할 수 있다.
다른 실시 예로서, 상기 읽기 및 쓰기 회로는 상기 짝수 라인 선택 신호에 응답하여 상기 짝수 센싱을 수행하고, 상기 홀수 라인 선택 신호에 응답하여 상기 홀수 센싱을 수행할 수 있다.
다른 실시 예로서, 상기 읽기 및 쓰기 회로는 상기 짝수 비트 라인들 및 상기 홀수 비트 라인들에 각각 연결되는 복수의 페이지 버퍼들을 포함하되, 상기 짝수 센싱 및 상기 홀수 센싱 시에 센싱된 데이터를 상기 복수의 페이지 버퍼들에 저장할 수 있다.
다른 실시 예로서, 상기 반도체 메모리 장치는 램(RAM,Random Acess Memory)을 더 포함하고, 상기 짝수 센싱 및 상기 홀수 센싱 중에서 나중에 수행되는 센싱 동작 동안, 상기 읽기 및 쓰기 회로는 상기 복수의 페이지 버퍼들에 저장된 데이터 중 상기 읽기 주소에 대응되는 데이터를 상기 램에 전송할 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치의 동작 방법에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법에 있어서, 상기 반도체 메모리 장치는 섹터 단위로 엑세스되는 복수의 메모리 셀들을 포함하는 페이지 및 상기 복수의 메모리 셀들과 연결되는 짝수 비트 라인들 및 홀수 비트 라인들을 포함하고, 상기 반도체 메모리 장치의 동작 방법은 적어도 하나의 섹터에 대응하는 읽기 주소를 수신하는 단계; 상기 읽기 주소에 기반하여, 짝수 센싱 및 홀수 센싱의 순서를 판별하는 단계; 및 상기 판별된 순서에 따라, 짝수 센싱 및 홀수 센싱을 수행하는 단계를 포함하고, 상기 짝수 센싱 시에 상기 짝수 비트 라인들에 연결된 메모리 셀들의 데이터가 센싱되고, 상기 홀수 센싱 시에 상기 홀수 비트 라인들에 연결된 메모리 셀들의 데이터가 센싱된다.
다른 실시 예로서, 상기 짝수 비트 라인들에 연결된 메모리 셀들은 적어도 하나의 섹터를 포함하는 제 1 섹터 그룹에 대응하고, 상기 홀수 비트 라인들에 연결된 메모리 셀들은 적어도 하나의 섹터를 포함하는 제 2 섹터 그룹에 대응하고, 상기 짝수 센싱 및 홀수 센싱의 순서를 판별하는 단계는 상기 읽기 주소에 대응되는 섹터들 중 상기 제 1 섹터 그룹과 상기 제 2 섹터 그룹에 포함된 섹터들의 개수를 비교하고, 비교 결과에 기반하여 상기 짝수 센싱 및 상기 홀수 센싱의 순서를 판별하는 단계를 포함할 수 있다.
다른 실시 예로서, 상기 짝수 센싱 및 홀수 센싱의 순서를 판별하는 단계는 상기 읽기 주소에 대응되는 섹터들 중 상기 제 1 섹터 그룹보다 상기 제 2 섹터 그룹에 포함된 섹터들의 개수가 많을 때, 상기 홀수 센싱 및 상기 짝수 센싱을 순차적으로 수행하고, 상기 읽기 주소에 대응되는 섹터들 중 상기 제 2 섹터 그룹보다 상기 제 1 섹터 그룹에 포함된 섹터들의 개수가 많을 때, 상기 짝수 센싱 및 상기 홀수 센싱을 순차적으로 수행하는 단계를 포함할 수 있다.
다른 실시 예로서, 상기 반도체 메모리 장치는 램(RAM,Random Access Memory)을 더 포함하고, 반도체 메모리 장치의 동작 방법은 상기 짝수 센싱 및 홀수 센싱을 수행하는 단계는 상기 짝수 센싱 및 상기 홀수 센싱 중에서 나중에 수행되는 센싱 동안, 먼저 센싱된 데이터 중 상기 읽기 주소에 대응하는 데이터를 상기 램에 전송하는 단계를 포함할 수 있다.
다른 실시 예로서, 반도체 메모리 장치의 동작 방법은 외부로부터 클럭 신호를 수신하는 단계; 및 상기 클럭 신호에 응답하여 상기 램에 전송된 데이터를 외부로 출력하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 플래시 메모리는 섹터 어드레스에 기반하여 짝수 센싱 및 홀수 센싱의 순서를 결정한다. 그리고 플래시 메모리에 저장된 데이터를 센싱하는 동작과 센싱된 데이터를 램에 전송하는 동작이 병렬적으로 수행된다. 따라서, 향상된 데이터 독출 성능을 가지는 반도체 메모리 장치 및 그것의 동작방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 본 발명의 제 1 실시 예에 따른 도 1의 제 1 페이지의 섹터 구성을 보여주는 블록도이다.
도 3은 도 2의 제 0 내지 제 3 섹터들에 대응하는 메모리 셀들을 보여주는 블록도이다.
도 4는 도 2의 제 1 페이지에 저장된 데이터의 전송 과정을 보여주는 타이밍도이다.
도 5는 본 발명의 제 2 실시 예에 따른 도 1의 제 1 페이지의 섹터 구성을 보여주는 블록도이다.
도 6는 도 5의 제 1 페이지에 저장된 데이터의 읽기 과정을 보여주는 타이밍도이다.
도 7은 도 1의 플래시 메모리에 저장된 데이터를 램에 전송하는 방법을 보여주는 순서도이다.
도 8은 도 1의 반도체 메모리 장치에 오류 정정 블록을 포함된 반도체 메모리 장치를 보여주는 블록도이다.
도 9는 도 1의 반도체 메모리 장치를 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다.
반도체 메모리 장치(100)는 플래시 메모리(200), 램(Random Access memory,300), 및 메모리 컨트롤러(400)를 포함한다. 예시적으로, 반도체 메모리 장치(100)는 원 낸드(One NAND)를 포함할 수 있다.
플래시 메모리(200)는 메모리 컨트롤러(400)의 제어에 응답하여 동작하도록 구성된다. 플래시 메모리(200)는 메모리 컨트롤러(400)로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신한다. 예를 들면, 어드레스(ADDR)는 블록 어드레스, 페이지 어드레스, 섹터 어드레스를 포함할 수 있다. 예를 들면, 어드레스(ADDR)는 물리 어드레스(physical address)일 수 있다. 플래시 메모리(200)는 제어 신호(CTRL)에 응답하여 어드레스(ADDR)에 대응되는 데이터를 램(300)에 전송(Transfer)한다.
램(300)은 메모리 컨트롤러(400)의 제어에 응답하여 동작하도록 구성된다. 램(300)은 플래시 메모리(200)에 저장될 데이터 또는 플래시 메모리(200)로부터 전송된 데이터를 저장한다. 예시적으로, 램(300)에 전송된 데이터는 호스트(미도시)로부터 수신되는 클럭 신호(미도시)에 응답하여 호스트에 독출될 수 있을 것이다. 플래시 메모리(200)에서, 전원이 꺼져도 데이터가 지워지지 않는다. 반면, 램(300)에서, 전원이 꺼지면 데이터가 소멸된다. 램(300)은 DRAM, SRAM 등을 이용하여 구현될 수 있다.
메모리 컨트롤러(400)는 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 메모리 컨트롤러(400)는 플래시 메모리(200) 및 램(300)을 제어하도록 구성된다. 예시적으로, 호스트(미도시)로부터의 요청에 응답하여, 메모리 컨트롤러(400)는 플래시 메모리(200)를 액세스하도록 구성된다. 예를 들면, 메모리 컨트롤러(400)는 플래시 메모리(200)의 센싱 동작, 그리고 플래시 메모리(200)와 램(300) 사이의 데이터의 전송 동작을 제어하도록 구성된다. 메모리 컨트롤러(400)는 플래시 메모리(200) 및 램(300)을 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
플래시 메모리(200)는 메모리 셀 어레이(210), 행 디코더(220), 섹터 디코더(230), 읽기 및 쓰기 회로(240), 및 제어 로직(250)을 포함한다.
메모리 셀 어레이(210)는 제 0 내지 m-1 워드 라인들(WL0~WLm-1)을 통해 행 디코더(220)에 연결되고, 제 0 내지 제 n-1 비트 라인들(BL0~BLn-1)을 통해 읽기 및 쓰기 회로(240)에 연결된다.
메모리 셀 어레이(210)는 복수의 메모리 블록들(미도시)을 포함한다. 각 메모리 블록은 복수의 페이지들을 포함한다. 각 페이지는 복수의 메모리 셀들을 포함한다. 행 방향으로 배열되는 메모리 셀들은 제 0 내지 제 m-1 워드 라인들(WL0~WLm-1)에 연결된다. 메모리 셀들이 SLC(Single Level Cell)인 경우, 하나의 워드 라인에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 메모리 셀들이 MLC(Multi Level Cell)인 경우, 하나의 워드 라인에 연결된 메모리 셀들은 복수의 페이지들을 구성할 수 있다. 열 방향으로 배열되는 메모리 셀들은 제 0 내지 제 n-1 비트 라인들(BL0~BLn-1)에 연결된다. 도 1을 참조하면, 제 0 내지 제 n-1 비트 라인들(BL0~BLn-1)은 짝수 비트 라인들(even bit lines)과 홀수 비트 라인들(odd bit lines)을 포함한다.
각 페이지에 포함된 복수의 메모리 셀들은 섹터 단위로 엑세스된다. 각 섹터는 짝수 비트 라인들과 연결된 메모리 셀들에 대응하거나, 또는 홀수 비트 라인들과 연결된 메모리 셀들에 대응한다. 예시적으로, 미리 정해진 기준에 따라 각 섹터는 짝수 비트 라인들과 연결된 메모리 셀들, 또는 홀수 비트 라인들과 연결된 메모리 셀들에 대응할 것이다. 이는 도 2 및 도 3을 참조하여 상세히 설명된다.
행 디코더(220)는 제 0 내지 제 m-1 워드 라인들(WL0~WLm-1)을 통해 메모리 셀 어레이(210)에 연결된다. 행 디코더(220)는 제어 로직(250)의 제어에 응답하여 동작하도록 구성된다. 행 디코더(220)는 플래시 메모리(300)에 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 그리고, 행 디코더(220)는 플래시 메모리(300)에 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 행 디코더(220)는 디코딩된 블록 어드레스 및 디코딩된 행 어드레스에 기반하여 하나의 페이지를 선택할 수 있다. 예시적으로, 행 디코더(220)는 어드레스 버퍼를 포함할 수 있다.
섹터 디코더(230)는 읽기 및 쓰기 회로(240)에 연결된다. 섹터 디코더(230)는 제어 로직(250)의 제어에 응답하여 동작한다. 섹터 디코더(230)는 플래시 메모리(300)에 수신된 어드레스(ADDR) 중 섹터 어드레스를 디코딩하도록 구성된다. 예시적으로, 섹터 어드레스는 시작 섹터 주소와 섹터의 개수를 포함할 수 있다. 디코딩된 섹터 어드레스(SS)는 읽기 및 쓰기 회로(240)에 전송된다. 예시적으로, 섹터 디코더(230)는 어드레스 버퍼를 포함할 수 있다.
읽기 및 쓰기 회로(240)는 제 0 내지 제 n-1 비트 라인들(BL0~BLn-1)을 통해 메모리 셀 어레이(210)에 연결된다. 예시적으로, 읽기 및 쓰기 회로(240)는 복수의 페이지 버퍼들(PB0~PBn-1)을 포함할 수 있다. 그리고 복수의 페이지 버퍼들(PB0~PBn-1)은 각각 제 0 내지 제 n-1 비트 라인들(BL0~BLn-1)에 연결된다.
읽기 및 쓰기 회로(240)는 제어 로직(250)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(240)는 짝수 비트 라인 선택 신호(EBS) 및 홀수 비트 라인 선택 신호(OBS)를 비트 라인 선택 회로(260)로부터 수신한다. 읽기 및 쓰기 회로(240)는 짝수 비트 라인 선택 신호(EBS)에 응답하여 짝수 비트 라인들과 연결된 메모리 셀들의 데이터를 센싱한다(이하, 짝수 센싱(even sensing)). 읽기 및 쓰기 회로(240)는 홀수 비트 라인 선택 신호(OBS)에 응답하여 홀수 비트 라인들과 연결된 메모리 셀들의 데이터를 센싱한다(이하, 홀수 센싱(odd sensing)). 읽기 및 쓰기 회로(240)는 짝수 센싱 및 홀수 센싱을 수행하여 한 페이지의 데이터를 센싱할 것이다. 도 1을 참조하면, 읽기 및 쓰기 회로(240)가 한 페이지의 데이터를 센싱할 때, 센싱 시간(tS)이 소요될 것이다.
읽기 및 쓰기 회로(240)는 디코딩된 섹터 어드레스(SS)를 수신한다. 디코딩된 섹터 어드레스(SS)에 기반하여, 읽기 및 쓰기 회로(240)는 센싱된 페이지의 데이터를 램(300)에 전송한다. 읽기 및 쓰기 회로(240)는 센싱된 페이지의 데이터 중 섹터 어드레스에 대응하는 섹터들의 데이터를 램(300)에 전송한다. 그리고 램(300)에 전송되는 섹터들의 개수가 더 많을수록, 더 많은 전송 시간이 소요될 것이다. 예시적으로, 읽기 및 쓰기 회로(230)는 섹터 선택 회로를 포함할 수 있다. 도 1을 참조하면, 센싱된 데이터가 램(300)에 전송될 때, 전송 시간(tT)이 소요된다.
제어 로직(250)은 행 디코더(220), 섹터 디코더(230), 및 읽기 및 쓰기 회로(240)에 연결된다. 제어 로직(250)은 플래시 메모리(200)의 제반 동작을 제어하도록 구성된다. 제어 로직(250)은 메모리 컨트롤러(400)로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다.
본 발명의 실시 예에 따르면, 제어 로직(250)은 비트 라인 선택 회로(260)를 포함한다. 비트 라인 선택 회로(260)는 어드레스(ADDR) 중 섹터 어드레스에 기반하여 짝수 센싱(even sensing) 및 홀수 센싱(odd sensing)의 순서를 결정한다. 짝수 센싱이 먼저 수행된 후에 홀수 센싱이 수행될 때, 비트 라인 선택 회로(260)는 짝수 비트 라인 선택 신호(EBS)를 발생한 후에 홀수 비트 라인 선택 신호(OBS)를 발생할 것이다. 홀수 센싱이 먼저 수행된 후에 짝수 센싱이 수행될 때, 비트 라인 선택 회로(260)는 홀수 비트 라인 선택 신호(OBS)를 먼저 발생한 후에 짝수 비트 라인 선택 신호(EBS)를 발생할 것이다.
짝수 센싱이 먼저 수행되는 경우, 홀수 센싱이 수행되는 동안에, 읽기 및 쓰기 회로(240)는 짝수 센싱된 데이터 중 섹터 어드레스에 대응하는 데이터를 램에 전송한다. 홀수 센싱이 먼저 수행되는 경우, 짝수 센싱이 수행되는 동안에, 읽기 및 쓰기 회로(240)는 홀수 센싱된 데이터 중 섹터 어드레스에 대응하는 데이터를 램에 전송한다.
반도체 메모리 장치(100)는 메모리 카드를 구성할 수 있다. 예시적으로, 플래시 메모리(200) 및 메모리 컨트롤러(400)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 반도체 메모리 장치(100)는 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성한다.
반도체 메모리 장치(100)는 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 예시적으로, 플래시 메모리(200) 및 메모리 컨트롤러(400)는 하나의 반도체 장치로 집적되어, 반도체 드라이브(SSD)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 반도체 메모리 장치(100)가 반도체 드라이브(SSD)로 이용되는 경우, 반도체 메모리 장치(100)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 반도체 메모리 장치(100)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP (portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 반도체 메모리 장치(100)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(100)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장된다.
도 2는 본 발명의 제 1 실시 예에 따른 도 1의 제 1 페이지(page1)의 섹터 구성을 보여주는 블록도이다. 이하, 도 2를 참조하여 제 1 페이지(page1)의 구성이 설명되나, 메모리 셀 어레이(210)에 포함된 다른 페이지들도 제 1 페이지(page1)과 마찬가지로 구성될 것이다.
도 1 및 도 2를 참조하면, 제 1 페이지(page1)는 제 1 섹터 그룹(SG1) 및 제 2 섹터 그룹(SG2)에 대응한다. 제 1 섹터 그룹(SG1)은 짝수 비트 라인들(도 1 참조)과 연결된 메모리 셀들에 대응한다. 제 2 섹터 그룹(SG2)은 홀수 비트 라인들(도 2 참조)과 연결된 메모리 셀들에 대응한다. 따라서, 짝수 센싱 시에 제 1 섹터 그룹(SG1)과 대응되는 메모리 셀들이 센싱된다. 그리고 홀수 센싱 시에 제 2 섹터 그룹(SG2)과 대응되는 메모리 셀들이 센싱된다.
제 1 섹터 그룹(SG1)은 복수의 섹터들을 포함할 수 있다. 제 2 섹터 그룹(SG2)은 복수의 섹터들을 포함할 수 있다. 각 섹터는 짝수 비트 라인들과 연결된 메모리 셀들, 또는 홀수 비트 라인들과 연결된 메모리 셀들에 대응할 것이다. 도 2에서, 제 1 섹터 그룹(SG1)은 제 0 및 제 1 섹터들(S0,S1)을 포함한다. 제 2 섹터 그룹(SG2)은 제 2 및 제 3 섹터들(SG2,SG3)을 포함한다.
읽기 동작 시에, 짝수 센싱 및 홀수 센싱이 수행되어 제 1 페이지(page1)의 데이터가 센싱된다. 센싱된 제 1 페이지(page1)의 데이터 중 섹터 어드레스와 대응하는 섹터들(이하, 선택된 섹터들)의 데이터가 램(300)에 전송된다.
본 발명의 실시 예에 따르면, 읽기 동작 시에, 비트 라인 선택 회로(260)는 섹터 어드레스에 기반하여 짝수 센싱과 홀수 센싱의 순서를 결정한다. 그리고 비트 라인 선택 회로(260)는 결정된 순서에 따라 짝수 비트 라인 선택 신호(EBS) 및 홀수 비트 라인 선택 신호(OBS)를 발생할 것이다.
본 발명의 실시 예에 따르면, 비트 라인 선택 회로(260)는 선택된 섹터들 중 제 1 섹터 그룹(SG1)에 포함된 섹터들 및 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수를 비교한다. 그리고 비교 결과에 따라 짝수 비트 라인 선택 신호(EBS) 및 홀수 비트 라인 선택 신호(OBS)를 발생할 것이다.
제 1 센싱과 제 2 센싱이 순차적으로 수행되어 한 페이지가 센싱된다고 가정한다. 결정된 순서에 따라, 제 1 센싱 및 제 2 센싱은 각각 짝수 센싱 및 홀수 센싱에 대응될 수 있다. 결정된 순서에 따라, 제 1 센싱 및 제 2 센싱은 각각 홀수 센싱 및 짝수 센싱에 대응될 수 있다. 제 2 센싱이 수행되는 동안, 제 1 센싱 시에 센싱된 데이터는 램(300)으로 전송될 것이다.
예시적으로, 선택된 섹터들 중 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수가 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수보다 많을 때, 비트 라인 선택 회로(260)는 짝수 비트 라인 선택 신호(EBS)를 먼저 발생한다. 그리고 홀수 비트 라인 선택 신호(OBS)가 발생된다.
예시적으로, 선택된 섹터들 중 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수가 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수보다 많을 때, 비트 라인 선택 회로(260)는 홀수 비트 라인 선택 신호(OBS)를 먼저 발생한다. 그리고 짝수 비트 라인 선택 신호(EBS)가 발생될 것이다.
예시적으로, 선택된 섹터들 중 제 1 섹터 그룹(SG1) 및 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수가 서로 같은 같을 때, 미리 정해진 순서에 따라 짝수 및 홀수 비트 라인 선택 신호들(EBS,OBS)이 발생될 수 있다. 예를 들면, 짝수 비트 라인 선택 신호(EBS)가 먼저 발생될 수 있을 것이다. 예를 들면, 홀수 비트 라인 선택 신호(OBS)가 먼저 발생될 수 있을 것이다.
읽기 및 쓰기 회로(240)는 짝수 비트 라인 선택 신호(EBS) 및 홀수 비트 라인 선택 신호(OBS)에 응답하여, 짝수 센싱 및 홀수 센싱을 수행할 것이다.
섹터 어드레스가 제 1 내지 제 3 섹터들(S1~S3)에 대응된다고 가정한다(ⓐ). 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수는 2개이고, 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수는 1개이다. 즉, 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수가 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수보다 많다. 이 경우, 비트 라인 선택 회로(260)는 홀수 라인 선택 신호(OBS) 및 짝수 라인 선택 신호(OBS)를 읽기 및 쓰기 회로(240)에 순차적으로 전송할 것이다.
도 2에서, 제 1 페이지(page1)는 예시적으로 4개의 섹터들에 대응하는 것으로 도시된다. 그러나, 제 1 페이지(page1)가 복수의 섹터들에 대응하는 경우, 본 발명의 기술적 사상은 마찬가지로 적용될 것이다. 복수의 섹터들은 제 1 섹터 그룹(SG1) 또는 제 2 섹터 그룹(SG2)로 구분될 것이다. 그리고 비트 라인 선택 회로(260)는 선택된 섹터들 중 제 1 섹터 그룹(SG1)에 포함된 섹터들 및 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수를 비교할 것이다. 그리고, 비트 라인 선택 회로(260)는 비교 결과에 따라 짝수 비트 라인 선택 신호(EBS) 및 홀수 비트 라인 선택 신호(OBS)를 발생할 것이다.
도 3은 도 2의 제 0 내지 제 3 섹터들(S0~S3)에 대응하는 메모리 셀들을 보여주는 블록도이다. 즉, 제 0 내지 제 11 메모리 셀들(MC0~MC11)은 제 1 페이지(page1,도 2 참조)에 포함된다.
도 3을 참조하면, 제 0, 제 4, 제 8 메모리 셀들(MC0,MC4,MC8)은 제 0 섹터(S0)에 대응한다. 제 2, 제 6, 제 10 메모리 셀들(MC2,MC6,MC10)은 제 1 섹터(S1)에 대응한다. 제 1, 제 5, 제 9 메모리 셀들(MC1,MC5,MC9)은 제 2 섹터(S2)에 대응한다. 그리고 제 3, 제 7, 제 11 메모리 셀들(MC3,MC7,MC11)은 제 3 섹터(S3)에 대응한다. 제 0 내지 제 11 메모리 셀들(MC0~MC11)을 제외한 제 1 페이지(page1)의 메모리 셀들도 마찬가지 방법으로 제 0 내지 제 3 섹터들(S0~S3)에 각각 대응할 것이다.
즉, k는 0 내지 n/4 사이의 정수라고 가정하면, 제 4k 메모리 셀은 제 0 섹터(S0)에 대응할 수 있다. 제 4k+1 메모리 셀은 제 1 섹터(S1)에 대응할 수 있다. 제 4k+2 메모리 셀은 제 2 섹터(S2)에 대응할 수 있다. 그리고 제 4k+3 메모리 셀은 제 3 섹터(S3)에 대응할 수 있다.
도 3은 제 1 페이지(page1)에 대응하는 섹터들의 구성을 예시적으로 보여준다. 제 1 페이지(page1)의 각 섹터는 미리 정해진 기준에 따라 짝수 비트 라인들(도 1 참조)과 연결된 메모리 셀들, 또는 홀수 비트 라인들(도 1 참조)과 연결된 메모리 셀들에 대응할 것이다.
도 4는 도 2의 제 1 페이지(page1)에 저장된 데이터의 전송 과정을 보여주는 타이밍도이다. 도 4는 예시적으로 제 1 페이지(page1)의 제 0 내지 제 2 섹터(S0~S2)가 전송되는 경우를 보여준다.
도 1, 도 2 및 도 4를 참조하면, 플래시 메모리(200)에서, 짝수 센싱이 수행된다. 즉, 짝수 비트 라인 선택 신호(EBS)에 응답하여, 읽기 및 쓰기 회로(240)는 짝수 센싱을 수행할 것이다. 짝수 센싱이 수행되면, 짝수 비트 라인과 연결된 메모리 셀들의 데이터가 센싱될 것이다. 즉, 제 1 섹터 그룹(SG1)에 대응하는 메모리 셀들의 데이터가 읽기 및 쓰기 회로(240)에 저장될 것이다. 예시적으로, 제 0 및 제 1 섹터들(S0,S1)의 데이터가 센싱될 것이다. 따라서, 제 0 및 제 1 섹터들(S0,S1)의 데이터가 읽기 및 쓰기 회로(240)에 저장된다.
짝수 센싱이 수행된 후, 홀수 센싱이 수행된다. 즉, 홀수 비트 라인 선택 신호(OBS)에 응답하여, 읽기 및 쓰기 회로(240)는 홀수 센싱을 수행할 것이다. 홀수 센싱이 수행되면, 제 2 섹터 그룹(SG2)에 대응되는 메모리 셀들의 데이터가 읽기 및 쓰기 회로에 저장될 것이다. 예시적으로, 읽기 및 쓰기 회로(240)에 제 2 및 제 3 섹터들(S2,S3)의 데이터가 저장된다.
홀수 센싱이 수행되는 동안, 짝수 센싱된 데이터 중 선택된 섹터들의 데이터는 램(300)에 전송된다. 도 4에서, 홀수 센싱이 수행되는 동안, 제 0 및 제 1 섹터들(S0,S1)의 데이터는 램(300)에 전송된다(①). 구체적으로 설명하면, 홀수 센싱이 수행되는 동안, 읽기 및 쓰기 회로(240)는 디코딩된 섹터 어드레스(SS)에 기반하여 섹터 어드레스와 대응하는 제 0 및 제 1 섹터들(S0,S1)의 데이터를 램(300)에 전송할 것이다. 즉, 홀수 센싱이 수행되는 동안, 짝수 센싱된 데이터 중 선택된 섹터들의 데이터는 램(300)에 전송된다.
홀수 센싱된 데이터 중 선택된 섹터들의 데이터가 램(300)에 전송된다. 도 4에서, 홀수 센싱이 수행되고, 제 2 섹터(S2)의 데이터가 램(300)에 전송된다(②).
본 발명의 실시 예에 따르면, 읽기 동작 시에, 제 1 및 제 2 섹터 그룹들(SG1,SG2) 중 선택된 섹터들을 더 많이 포함하는 섹터 그룹이 판별되고, 판별된 섹터 그룹에 포함된 섹터들의 데이터가 첫 번째로 센싱된다. 그리고, 두 번째로 수행되는 센싱 동작과 병렬적으로, 첫 번째로 센싱된 데이터 중 선택된 섹터들의 데이터가 램(300)에 전송된다. 첫 번째로 센싱된 데이터 중 선택된 섹터들의 데이터 전송 시간이 두 번째로 센싱된 데이터 중 선택된 섹터들의 데이터 전송 시간보다 클 것이다. 본 발명의 실시 예와 같이, 첫 번째로 센싱된 데이터의 전송 시간과 두 번째 센싱 시간이 중첩(overlap)되면, 반도체 메모리 장치(100)의 읽기 속도는 향상된다.
예시적으로, 도 4에서, 제 0 및 제 1 섹터들(S0,S1)의 데이터 전송 시간(t1)은 제 2 섹터(S2)의 데이터 전송 시간(t2)보다 길다. 제 0 및 제 1 섹터들(S0,S1)의 데이터 전송 시간(t1)이 센싱 시간(tS)과 중첩되면, 제 2 섹터(S2)의 데이터 전송 시간(t2)이 센싱 시간(tS)과 중첩될 때보다 플래시 메모리에 저장된 데이터의 읽기시간이 단축된다. 본 발명의 실시 예와 같이 센싱 시간(tS)과 전송 시간(tT)이 중첩(overlapping)되면, 반도체 메모리 장치(100)의 읽기 속도가 향상된다.
도 5는 본 발명의 제 2 실시 예에 따른 도 1의 제 1 페이지(page1)의 섹터 구성을 보여주는 블록도이다. 짝수 비트 라인들과 연결된 메모리 셀들은 제 1 섹터 그룹(SG1)에 대응한다. 홀수 비트 라인들과 연결된 메모리 셀들은 제 2 섹터 그룹(SG2)에 대응한다.
도 5에서, 제 1 페이지(page1)는 예시적으로 8개의 섹터들에 대응하는 것으로 도시된다. 그러나, 제 1 페이지(page1)는 복수의 섹터들에 대응할 수 있다. 그리고 미리 정해진 기준에 따라, 각 섹터는 제 1 섹터 그룹(SG1) 또는 제 2 섹터 그룹(SG2)에 포함될 것이다.
도 1 및 도 5를 참조하면, 제 1 페이지(page1)는 제 0 내지 제 7 섹터들(S0~S7)을 포함한다. 제 0 내지 제 3 섹터들은 제 1 섹터 그룹(SG1)으로 구분된다. 그리고 제 4 내지 제 7 섹터들은 제 2 섹터 그룹(SG2)으로 구분된다. 제 1 섹터 그룹(SG1)에 대응되는 메모리 셀들의 데이터는 짝수 센싱을 통해 읽기 및 쓰기 회로(240)에 센싱될 것이다. 제 2 섹터 그룹(SG2)에 대응되는 메모리 셀들의 데이터는 홀수 센싱을 통해 읽기 및 쓰기 회로(240)에 센싱될 것이다.
본 발명의 실시 예에 따르면, 비트 라인 선택 회로(260)는 선택된 섹터들 중 제 1 섹터 그룹(SG1)에 포함된 섹터들 및 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수를 비교한다. 그리고, 비교 결과에 따라 짝수 센싱 및 홀수 센싱의 순서가 결정된다.
예시적으로, 섹터 어드레스는 시작 섹터 주소 정보와 섹터들의 개수 정보를 포함할 수 있다. 예를 들면, 시작 섹터는 제 3 섹터(S3)이고, 섹터들의 개수는 4개라는 정보가 섹터 어드레스에 포함될 수 있다. 이 경우, 섹터 어드레스는 제 3 및 제 6 섹터들(S3~S6)에 대응될 것이다(ⓑ). 예를 들면, 시작 섹터는 제 7 섹터(S3)이고, 섹터들의 개수는 5개라는 정보가 섹터 어드레스에 포함될 수 있다. 이 경우, 섹터 어드레스는 제 0 및 제 3 섹터들(S0~S3), 그리고 제 7 섹터(S7)에 대응될 것이다.
섹터 어드레스가 제 3 내지 제 6 섹터들(S3~S6)에 대응된다고 가정한다(ⓑ). 선택된 섹터들 중 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수(3개)가 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수(1개)보다 많다. 따라서, 홀수 센싱이 첫 번째로 수행될 것이다. 홀수 센싱이 수행된 후, 짝수 센싱이 수행될 것이다. 짝수 센싱이 수행되는 동안, 제 4 내지 제 6 섹터들(S4~S6)의 데이터가 램(300)에 전송될 것이다.
섹터 어드레스가 제 0 내지 제 4 섹터들(S0~S4)에 대응된다고 가정한다(ⓒ). 섹터 어드레스와 대응되는 섹터들 중 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수(4개)가 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수(1개)보다 많다. 따라서, 짝수 센싱이 첫 번째로 수행될 것이다. 그리고 홀수 센싱이 수행되는 동안, 제 0 내지 제 3 섹터들(S0~S3)의 데이터가 램(300)에 전송될 것이다.
도 6는 도 5의 제 1 페이지(page1)에 저장된 데이터의 읽기 과정을 보여주는 타이밍도이다. 도 6는 예시적으로 제 3 내지 제 6 섹터(S3~S6)의 데이터가 읽어지는 경우(ⓑ)를 보여준다.
도 1, 도 5 및 도 6을 참조하면, 비트 라인 선택 회로(260)는 어드레스(ADDR) 중 섹터 어드레스에 기반하여, 홀수 센싱이 먼저 수행되도록 읽기 및 쓰기 회로(240)를 제어할 것이다. 섹터 어드레스에 대응하는 섹터들 중 제 1 섹터 그룹(SG1)에 포함되는 섹터들의 개수가 제 2 섹터 그룹(SG2)에 포함되는 섹터들의 개수보다 많으므로, 홀수 센싱이 먼저 수행된다.
홀수 센싱이 수행된 후, 짝수 센싱이 수행된다. 그리고 짝수 센싱이 수행되는 동안, 홀수 센싱된 데이터 중 선택된 섹터들의 데이터가 램(300)에 전송된다. 도 6에서, 짝수 센싱이 수행되는 동안, 제 4 내지 제 6 섹터들(S4~S6)의 데이터가 램(300)에 전송된다(③).
짝수 센싱이 수행된 후, 짝수 센싱된 데이터 중 선택된 섹터들의 데이터가 램(300)에 전송된다. 제 3 섹터(S3)의 데이터가 램(300)에 전송될 것이다(④).
도 6에서, 제 4 및 제 6 섹터들(S4~S6)의 데이터 전송 시간(t3)은 제 3 섹터(S3)의 데이터 전송 시간(t4)보다 길다. 제 3 섹터(S3)의 데이터 전송 시간(t4)이 센싱 시간(tS)와 중첩될 때보다 제 4 및 제 6 섹터들(S4~S6)의 데이터 전송 시간(t3)이 센싱 시간(tS)와 중첩될 때, 플래시 메모리에 저장된 데이터의 읽기시간이 단축된다. 본 발명의 실시 예와 같이 센싱 시간(tS)과 전송 시간(tT)이 중첩(overlapping)되면, 반도체 메모리 장치(100)의 읽기 속도가 향상된다.
도 7은 도 1의 플래시 메모리(200)에 저장된 데이터를 램(300)에 전송하는 방법을 보여주는 순서도이다.
삭제
도 1, 도 5 및 도 7을 참조하면, S110단계에서, 메모리 컨트롤러(400)로부터 플래시 메모리(200)에 어드레스(ADDR)가 수신된다. 수신된 어드레스(ADDR)는 섹터 어드레스를 포함할 것이다. 예시적으로 섹터 어드레스는 시작 섹터 주소 정보 및 섹터들의 개수 정보를 포함할 수 있다.
S120단계는 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수와 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수를 계산하는 단계이다. 비트 라인 선택 회로(260)는 섹터 어드레스에 기반하여 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수와 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수를 계산할 것이다.
S130단계는 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수와 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수를 비교하는 단계이다. S120단계에서 계산된 결과에 기반하여, 비트 라인 선택 회로(260)는 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수와 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수를 비교할 것이다. 비교 결과, 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수가 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수보다 큰 경우, S140단계가 수행될 것이다. 비교 결과, 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수가 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수보다 크지 않은 경우, S150단계가 수행될 것이다. 도 7에서, 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수와 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수가 같은 경우, S150단계가 수행된다. 그러나, 제 1 섹터 그룹(SG1)에 포함된 섹터들의 개수와 제 2 섹터 그룹(SG2)에 포함된 섹터들의 개수가 같은 경우 S140단계가 수행될 수도 있다.
S140단계에서, 짝수 센싱 단계(S141), 홀수 센싱 및 짝수 전송(even transfer) 단계(142) 그리고 홀수 전송(odd transfer) 단계(S143)가 수행된다.
S141단계는 짝수 센싱이 수행되는 단계이다. 짝수 센싱이 수행되면, 제 1 섹터 그룹(SG1)에 포함된 섹터들의 데이터가 센싱될 것이다. 비트 라인 선택 회로(260)는 짝수 비트 라인 선택 신호(EBS)를 읽기 및 쓰기 회로(240)에 전송한다. 짝수 비트 라인 선택 신호(EBS)에 응답하여, 읽기 및 쓰기 회로(240)에서 짝수 센싱이 수행될 것이다.
S142단계는 홀수 센싱 및 짝수 전송을 수행하는 단계이다. 홀수 센싱이 수행되면, 제 2 섹터 그룹(SG2)에 포함된 섹터들의 데이터가 센싱될 것이다. 비트 라인 선택 회로(260)는 홀수 비트 라인 선택 신호(OBS)를 읽기 및 쓰기 회로(240)에 전송한다. 홀수 비트 라인 선택 신호(OBS)에 응답하여, 읽기 및 쓰기 회로(240)에서 홀수 센싱이 수행된다.
홀수 센싱이 수행되는 동안, 짝수 전송이 수행될 것이다. 즉, 짝수 센싱된 데이터 중 선택된 섹터들의 데이터가 램(300)에 전송된다(even transfer). 짝수 전송은 디코딩된 섹터 어드레스(SS)에 기반하여 수행될 것이다.
S143단계는 홀수 전송을 수행하는 단계이다. 즉, 홀수 센싱된 데이터 중 선택된 섹터들의 데이터가 램(300)에 전송될 것이다(odd transfer). 홀수 전송은 디코딩된 섹터 어드레스(SS)에 기반하여 수행될 것이다.
S150단계에서, 홀수 센싱 단계(S151), 짝수 센싱 및 홀수 전송 단계(S152), 및 짝수 전송 단계(S153)가 수행된다.
S151단계는 홀수 센싱을 수행하는 단계이다. 비트 라인 선택 회로(260)는 홀수 비트 라인 선택 신호(OBS)를 읽기 및 쓰기 회로(240)에 전송한다. 홀수 비트 라인 선택 신호(OBS)에 응답하여, 읽기 및 쓰기 회로(240)는 홀수 센싱을 수행할 것이다.
S152단계는 짝수 센싱 및 홀수 전송을 수행하는 단계이다. 비트 라인 선택 회로(260)는 짝수 비트 라인 선택 신호(EBS)를 읽기 및 쓰기 회로(240)에 전송한다. 그리고 짝수 비트 라인 선택 신호(EBS)에 응답하여, 읽기 및 쓰기 회로(240)는 짝수 센싱을 수행할 것이다.
짝수 센싱이 수행되는 동안, 홀수 전송이 수행된다. 즉, 짝수 센싱이 수행되는 동안, 홀수 센싱된 데이터 중 선택된 섹터들의 데이터가 램(300)에 전송될 것이다. 홀수 전송은 열 디코더(230)로부터 수신된 디코딩된 섹터 어드레스(SS)에 기반하여 수행될 것이다.
S153단계는 짝수 전송을 수행하는 단계이다. 즉, 디코딩된 섹터 어드레스(SS)에 기반하여, 짝수 센싱된 데이터 중 선택된 섹터들의 데이터가 램(300)에 전송될 것이다.
도 8은 도 1의 반도체 메모리 장치(100)에 오류 정정 블록(1410)을 포함된 반도체 메모리 장치(1000)를 보여주는 블록도이다. 도 8을 참조하면, 반도체 메모리 장치(1000)는 플래시 메모리(200), 램(Random Access memory,300), 및 메모리 컨트롤러(400)를 포함한다. 메모리 컨트롤러(400)에 오류 정정 블록(410)이 포함되는 것을 제외하면, 반도체 메모리 장치(1000)는 도 1의 반도체 메모리 장치(100)와 마찬가지로 구성될 것이다.
메모리 컨트롤러(1400)은 오류 정정 블록(1410)을 추가적으로 포함하도록 구성될 수 있다. 예시적으로, 오류 정정 블록은 플래시 메모리(200)로부터 센싱된 데이터를 수신할 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 수신된 데이터의 오류를 검출하고, 정정할 수 있다. 그리고 정정된 데이터는 램(300)에 전송될 것이다. 본 발명의 실시 예와 같이 센싱 시간(tS)과 전송 시간(tT)이 중첩(overlap)되면, 반도체 메모리 장치(100)에 저장된 데이터 읽기 속도가 향상된 컴퓨팅 시스템(3000)이 제공될 것이다.
도 9는 도 1의 반도체 메모리 장치(100)를 포함하는 컴퓨팅 시스템(3000)을 보여주는 블록도이다. 도 9에서, 컴퓨팅 시스템(3000)은 도 1의 반도체 메모리 장치(100)를 포함하는 것으로 도시되나, 컴퓨팅 시스템(3000)은 도 8의 반도체 메모리 장치(1000)를 포함할 수 있을 것이다.
도 9를 참조하면, 컴퓨팅 시스템(3000)은 반도체 메모리 장치(100), 중앙 처리 장치(3100), 램(3200), 사용자 인터페이스(3300), 전원(3400), 그리고 시스템 버스(3500)를 포함한다.
반도체 메모리 장치(100)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 반도체 메모리 장치(100)에 저장된다.
도 9에서, 도 1를 참조하여 설명된 반도체 메모리 장치(100)가 제공되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(100)는 도 8을 참조하여 설명된 메모리 시스템(1000)으로 대체될 수 있다. 본 발명의 실시 예와 같이 센싱 시간(tS)과 전송 시간(tT)이 중첩(overlap)되면, 반도체 메모리 장치(100)에 저장된 데이터 읽기 속도가 향상된 컴퓨팅 시스템(3000)이 제공될 것이다.
본 발명의 실시 예에 따르면, 읽기 동작 시에, 플래시 메모리(200)는 섹터 어드레스에 기반하여 짝수 센싱과 홀수 센싱의 순서를 결정하고, 결정된 순서에 따라 짝수 센싱 및 홀수 센싱을 수행한다. 그리고 센싱 동작과 전송 동작이 병렬적으로 수행된다. 따라서, 향상된 데이터 독출 성능을 가지는 반도체 메모리 장치 및 그것의 동작방법이 제공된다.
한편, 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 반도체 메모리 장치
200: 플래시 메모리
210: 메모리 셀 어레이
220: 행 디코더
230: 열 디코더
240: 읽기 및 쓰기 회로
250: 제어 로직
260: 비트 라인 선택 회로
300: 램
400: 메모리 컨트롤러

Claims (10)

  1. 섹터 단위로 엑세스되는 복수의 메모리 셀들을 포함하는 페이지, 그리고 상기 복수의 메모리 셀들에 연결된 짝수 비트 라인들 및 홀수 비트 라인들을 포함하는 플래시 메모리; 및
    상기 플래시 메모리를 제어하도록 구성되는 메모리 컨트롤러를 포함하고,
    상기 플래시 메모리는
    읽기 동작 시에, 상기 메모리 컨트롤러로부터 수신된 적어도 하나의 섹터에 대응하는 읽기 주소에 기반하여 짝수 센싱(even sensing) 및 홀수 센싱(odd sensing)의 순서를 판별하고, 상기 판별된 순서에 따라 상기 짝수 센싱 및 홀수 센싱을 수행하도록 구성되고,
    상기 짝수 센싱 시에, 상기 플래시 메모리는 상기 짝수 비트 라인들에 연결된 메모리 셀들의 데이터를 센싱하고,
    상기 홀수 센싱 시에, 상기 플래시 메모리는 상기 홀수 비트 라인들에 연결된 메모리 셀들의 데이터를 센싱하도록 구성되며,
    상기 짝수 비트 라인들에 연결된 메모리 셀들은 제 1 섹터 그룹에 대응하고, 상기 홀수 비트 라인들에 연결된 메모리 셀들은 제 2 섹터 그룹에 대응하되,
    상기 플래시 메모리는 상기 읽기 주소와 대응되는 섹터들 중 상기 제 1 및 제 2 섹터 그룹들에 포함된 섹터들의 개수를 비교하고, 상기 비교 결과에 따라 상기 짝수 센싱 및 상기 홀수 센싱의 순서를 판별하도록 구성되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 섹터 그룹은 적어도 하나의 섹터를 포함하고, 상기 제 2 섹터 그룹은 적어도 하나의 섹터를 포함하는 반도체 메모리 장치.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 플래시 메모리는 상기 읽기 주소와 대응되는 섹터들 중 상기 제 1 섹터 그룹보다 상기 제 2 섹터 그룹에 포함된 섹터들의 개수가 많을 때, 상기 홀수 센싱 및 상기 짝수 센싱을 순차적으로 수행하고,
    상기 읽기 주소와 대응되는 섹터들 중 상기 제 2 섹터 그룹보다 상기 제 1 섹터 그룹에 포함된 섹터들의 개수가 많을 때, 상기 짝수 센싱 및 상기 홀수 센싱을 순차적으로 수행하도록 구성되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 반도체 메모리 장치는 램(RAM,Random Acess Memory)을 더 포함하고,
    상기 플래시 메모리는 상기 짝수 센싱 및 상기 홀수 센싱된 데이터를 상기 램에 전송하도록 구성되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 플래시 메모리는
    상기 짝수 센싱을 먼저 수행할 때, 상기 홀수 센싱이 수행되는 동안 상기 짝수 센싱된 데이터 중 상기 읽기 주소와 대응되는 섹터들의 데이터를 상기 램에 전송하도록 구성되는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 플래시 메모리는
    상기 홀수 센싱을 먼저 수행할 때, 상기 짝수 센싱이 수행되는 동안 상기 홀수 센싱된 데이터 중 상기 읽기 주소와 대응되는 섹터들의 데이터를 상기 램에 전송하도록 구성되는 반도체 메모리 장치.
  8. 반도체 메모리 장치의 동작 방법에 있어서:
    상기 반도체 메모리 장치는
    섹터 단위로 엑세스되는 복수의 메모리 셀들을 포함하는 페이지 및 상기 복수의 메모리 셀들과 연결되는 짝수 비트 라인들 및 홀수 비트 라인들을 포함하고,
    상기 반도체 메모리 장치의 동작 방법은
    적어도 하나의 섹터에 대응하는 읽기 주소를 수신하는 단계;
    상기 읽기 주소에 기반하여, 짝수 센싱 및 홀수 센싱의 순서를 판별하는 단계; 및
    상기 판별된 순서에 따라, 짝수 센싱 및 홀수 센싱을 수행하는 단계를 포함하고,
    상기 짝수 센싱 시에 상기 짝수 비트 라인들에 연결된 메모리 셀들의 데이터가 센싱되고, 상기 홀수 센싱 시에 상기 홀수 비트 라인들에 연결된 메모리 셀들의 데이터가 센싱되며,
    상기 짝수 비트 라인들에 연결된 메모리 셀들은 적어도 하나의 섹터를 포함하는 제 1 섹터 그룹에 대응하고, 상기 홀수 비트 라인들에 연결된 메모리 셀들은 적어도 하나의 섹터를 포함하는 제 2 섹터 그룹에 대응하되,
    상기 짝수 센싱 및 홀수 센싱의 순서를 판별하는 단계는, 상기 읽기 주소에 대응되는 섹터들 중 상기 제 1 및 제 2 섹터 그룹들에 포함된 섹터들의 개수를 비교하는 것, 그리고 상기 비교 결과에 기반하여 상기 짝수 센싱 및 상기 홀수 센싱의 순서를 판별하는 것을 포함하는 반도체 메모리 장치의 동작 방법.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 짝수 센싱 및 홀수 센싱의 순서를 판별하는 단계는
    상기 읽기 주소에 대응되는 섹터들 중 상기 제 1 섹터 그룹보다 상기 제 2 섹터 그룹에 포함된 섹터들의 개수가 많을 때 상기 홀수 센싱 및 상기 짝수 센싱을 순차적으로 수행하고,
    상기 읽기 주소에 대응되는 섹터들 중 상기 제 2 섹터 그룹보다 상기 제 1 섹터 그룹에 포함된 섹터들의 개수가 많을 때 상기 짝수 센싱 및 상기 홀수 센싱을 순차적으로 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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