JP4050548B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4050548B2 JP4050548B2 JP2002115923A JP2002115923A JP4050548B2 JP 4050548 B2 JP4050548 B2 JP 4050548B2 JP 2002115923 A JP2002115923 A JP 2002115923A JP 2002115923 A JP2002115923 A JP 2002115923A JP 4050548 B2 JP4050548 B2 JP 4050548B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- unit
- buffer
- write
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/106—Data output latches
Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ部とそのバッファ部を有する半導体記憶装置、特に不揮発性メモリ部とバッファ部を利用したインタリーブ動作による高速アクセス化に関し、例えばフラッシュメモリに適用して有効な技術に関する。
【０００２】
【従来の技術】
特開平１１−８５６０９号公報には、不揮発性メモリ部とそのバッファ部を有するフラッシュメモリについて記載がある。これによれば、メモリ部は８ビット又は１６ビット単位でしかリード・ライトできないのに対し、ホスト装置とは５１２バイトのような単数もしくは複数セクタ単位でデータのやり取りを行なう必要があるため、バッファ部を設け、このバッファ部をフラッシュメモリに対する消去、書き込み、読み出し等のコマンドを実行するときに暗黙的に利用する。
【０００３】
特開２００１−２８４２８号公報及び公開されていない特願２００１−３９１２２９号出願にはフラッシュメモリの素子分離にアシストゲート（ＡＧ）を用いたフラッシュメモリについて記載がある。 フラッシュメモリセルの素子分離にアシストゲート（ＡＧ）を用いると、ソースとドレインを共通化することができる。この場合、書き込み動作や読み出し動作でソースとドレインの位置を適宜入れ替えるため、メモリセルのワード線を共有して多数並設されたメモリセルに対して動作対象は少なくとも１個置きとすることが必要になる。要するに、隣接するメモリセルはソース・ドレインに接続されるソース線・ビット線を共有するから、隣同士を並列動作させると誤動作を生じてしまうからである。したがって、ワード線を共有する上述のようなフラッシュメモリセルに対する書き込みや読み出し動作は、偶数番目のフラッシュメモリセルと奇数番目のフラッシュメモリセルとで別々に行なわなければならない。
【０００４】
【発明が解決しようとする課題】
この点について本発明者が検討したところ以下の問題点を見出した。連続的に書き込みや読み出しを行なう場合に、１本のワード線に接続するメモリセルに対して、偶数番目のメモリセルの記憶情報をメモリ部からバッファ部に読み出し、バッファ部の情報を外部に出力する動作を行ない、その後、奇数番目のメモリセルの記憶情報をメモリ部からバッファ部に読み出し、バッファ部の情報を外部に出力する動作を行なうことになる。ワード線１本分の記憶情報を一時的に蓄えることができるバッファ部があって、偶数番目と奇数番目で動作を完全に分けなければならない。書き込み動作の場合も事情は全く同じで、それは、アクセス動作の高速化を妨げる原因になる。この問題点は、４値のフラッシュメモリにおける偶数番目と奇数番目のメモリセルに対するアクセスの分離という事情に起因するだけでなく、２値のフラッシュメモリにおけるメモリセルの選択規模とバッファ部の記憶容量との制約事情からも全く同じ問題を生ずる。
【０００５】
本発明の目的は、不揮発性メモリ部に対する書き込み及び読み出しアクセスの高速化を実現できる半導体記憶装置を提供することにある。
【０００６】
本発明の更に別の目的は、外部と不揮発性メモリ部との間のデータ転送のオーバーヘッドを低減することができる半導体記憶装置を提供することにある。
【０００７】
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕《アクセス単位の２倍のバッファサイズ》第１の観点による本発明の半導体記憶装置は、複数のメモリバンクと制御部を有し、前記メモリバンクは記憶情報を書換え可能な複数の不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を夫々格納可能な２個のバッファ部とを有する。前記制御部は、アクセス動作の指示に応答して、メモリバンクの一方のバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して当該メモリバンクの他方のバッファ部と外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。不揮発性メモリ部は例えばフラッシュメモリ部により構成される。
【００１０】
上記より、読み出し動作では不揮発性メモリ部から読み出したデータを一方のバッファ部に転送する動作と、先に他方のバッファ部に転送されている読み出しデータを外部に出力する動作とが並列化されるから、不揮発性メモリ部から読み出したデータをバッファ部に転送してそのデータを当該バッファ部から外部に出力する直列的な動作を順番に行なう場合に比べて読み出し動作の高速化が実現される。書き込み動作の場合も同様であり、書き込みデータを外部から一方のバッファ部に転送する動作と、既に他方データバッファ部に転送されている書き込みデータを不揮発性メモリ部に転送する動作とが並列化されるから、書き込みデータを外部からバッファ部に転送してその書き込みデータを不揮発性メモリ部に転送する直列的な動作を順番に行なう場合に比べて書き込み動作の高速化が実現される。
【００１１】
本発明の具体的な態様として、不揮発性メモリ部はマトリクス配置された複数のメモリセルを有し、前記複数のメモリセルは所定数毎にワード線を共有し、前記制御部は、書き込み又は読み出しアクセス動作においてワード線を共有するメモリセルの一部と残りを夫々別々にアクセス動作の対象にする。例えばワード線を共有するメモリセルに対して偶数番目のメモリセルと奇数番目のメモリセルを別々に書き込みアクセス動作及び読み出しアクセス動作の対象とする。
【００１２】
このとき、前記制御部は、読み出しアクセス動作の指示に応答して、前記複数の不揮発性メモリ部を並列にデータ読み出し動作させて夫々の不揮発性メモリ部に対応する一方のバッファ部に読み出しデータを並列転送させる動作と、他方のバッファ部を順次選択してそれら保有する読み出しデータを外部に出力させる動作とを並列化可能である。また、前記制御部は、書き込みアクセス動作の指示に応答して、一方のバッファ部を順次選択して外部からの書き込みデータを転送する動作と、前記複数のバッファ部から対応する不揮発性メモリ部に並列に書き込みデータを転送して書き込む動作とを並列化可能である。
【００１３】
〔２〕《アクセス単位に等しいバッファサイズ》第２の観点による本発明の半導体記憶装置は、複数のメモリバンクと制御部を有し、前記メモリバンクは記憶情報を書換え可能な複数の不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を格納可能な１個のバッファ部とを有する。前記制御部は、アクセス対象に指示された一のメモリバンクの動作に当該一と他の２個のメモリバンクのバッファ部を利用可能とし、一のメモリバンクのアクセス時、当該一のメモリバンクのバッファ部は不揮発性メモリ部又は外部との間でデータ転送を行ない、これに並行して前記他のメモリバンクのバッファ部は当該一のメモリバンクの不揮発性メモリ部又は外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。
【００１４】
上記より、複数ページにわたる読み出しデータを読み出しアクセスするとき、不揮発性メモリ部から一のバッファ部へのデータ転送動作と、既に他のバッファ部に転送されているデータの外部出力動作とが並列化される。また、複数ページにわたる書き込みデータを書き込みアクセスするとき、外部から一のバッファ部へのデータ転送動作と、既に他のバッファ部に転送されている書き込みデータを不揮発性メモリ部へ転送する動作とが並列化される。したがって、書き込み及び読み出しアクセスの高速化を実現することができる。
【００１５】
本発明の具体的な態様として、前記インタリーブ動作において、前記不揮発性メモリ部において書き込み読み出し単位の情報量を単位ブロックとするとき、単位ブロックのアドレス割り当てはメモリバンク内で２連続とするのがよい。
【００１６】
〔３〕《アクセス単位に等しいバッファサイズ》第３の観点による本発明の半導体記憶装置は、複数のメモリバンクと制御部を有し、前記メモリバンクは記憶情報を書換え可能な複数の不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を格納可能な１個のバッファ部とを有する。前記制御部は、アクセス動作の指示に応答して、一のメモリバンクのバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して他のメモリバンクのバッファ部と外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。
【００１７】
上記より、複数ページにわたる読み出しデータを読み出しアクセスするとき、不揮発性メモリ部から一のバッファ部へのデータ転送動作と、既に他のバッファ部に転送されているデータの外部出力動作とが並列化される。また、複数ページにわたる書き込みデータを書き込みアクセスすとき、外部から一のバッファ部へのデータ転送動作と、既に他のバッファ部に転送されている書き込みデータを不揮発性メモリ部へ転送する動作とが並列化される。したがって、書き込み及び読み出しアクセスの高速化を実現することができる。
【００１８】
本発明の具体的な態様として、前記インタリーブ動作において、前記不揮発性メモリ部において書き込み読み出し単位の情報量を単位ブロックとするとき、単位ブロックのアドレス割り当てはメモリバンク内で非連続とするのがよい。
【００１９】
【発明の実施の形態】
本発明に係る半導体記憶装置の一例であるフラッシュメモリにおけるメモリセルアレイの構成を最初に説明する。
【００２０】
図９にはフラッシュメモリセルの断面構造が例示される。これに示される不揮発性メモリセルＭＣは、半導体領域（ウェル領域）１００上に、ソース電極１０８、ドレイン電極１０９及びチャネル領域が形成され、ソース電極１０８寄りがアシストＭＯＳトランジスタ部Ｑａとして構成され、ドレイン電極１０９寄りがメモリＭＯＳトランジスタ部Ｑｍとして構成される。アシストＭＯＳトランジスタ部Ｑａはチャネル領域上にゲート酸化膜１０４を介してアシストゲート１０６を有する。メモリＭＯＳトランジスタ部Ｑｍはチャネル領域上にゲート酸化膜１０２を介してフローティングゲート１０７とコントロールゲートとしてのメモリゲート電極１０３を有する。
【００２１】
図１０にはフラッシュメモリセルアレイ（単にメモリセルアレイとも称する）が例示される。代表的に示された不揮発性メモリセルＭＣ１１〜ＭＣ１４、ＭＣｎ１〜ＭＣｎ４がマトリクス配置され、同一行に配置された不揮発性メモリセルＭＣ１１〜ＭＣ１４のメモリゲート電極１０３にワード線ＷＬ１が接続され、同一行に配置された不揮発性メモリセルＭＣｎ１〜ＭＣｎ４のメモリゲート電極１０３にワード線ＷＬｎが接続される。同一行の不揮発性メモリセルＭＣ１１〜ＭＣ１４は隣接するもの同士がソース電極１０８とドレイン電極１０９を介して直列接続され、同様に同一行の不揮発性メモリセルＭＣｎ１〜ＭＣｎ４は隣接するもの同士がソース電極１０８とドレイン電極１０９を介して直列接続され、それら直列接続ノードには列単位でデータ線ＤＬ１、ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５が接続される。
【００２２】
前記データ線ＤＬ１〜ＤＬ５の一端にはメモリセルのソース選択ＭＯＳトランジスタＱＳ０，ＱＳ１が設けられ、他端にはメモリセルのドレイン選択ＭＯＳトランジスタＱＤ０、ＱＤ１が設けられる。前記ＭＯＳトランジスタＱＳ０は奇数番目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３のソース電極１０８を対応するビット線ＢＬ１，ＢＬ２、…に個別接続し、前記ＭＯＳトランジスタＱＳ１は偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４のソース電極１０８を対応するビット線ＢＬ１，ＢＬ２、…に個別接続し、それらＭＯＳトランジスタＱＳ０，ＱＳ１は書き込み／読み出し動作において制御信号ＳＳ０，ＳＳ１により択一的にオン動作される。前記ＭＯＳトランジスタＱＤ０は奇数番目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３のドレイン電極１０９をコモンデータ線ＣＤＬに共通接続し、前記ＭＯＳトランジスタＱＤ１は偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４のドレイン電極１０９をコモンデータ線ＣＤＬに共通接続、それらＭＯＳトランジスタＱＤ０，ＱＤ１は書き込み／読み出し動作において制御信号ＳＤ０，ＳＤ１により択一的にオン動作される。
【００２３】
奇数番目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３のアシストゲート１０６は制御信号ＡＧ０でスイッチ制御され、偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４のアシストゲート１０６は制御信号ＡＧ１でスイッチ制御され、書き込み／読み出し動作において何れか一方がオン動作される。尚、フラッシュメモリセルアレイは実際には大規模であるがここでは簡単のために一部の構成を例示している。
【００２４】
前不揮発性メモリセルの記憶データはフローティングゲート１０７に蓄えられた電荷量に応じてメモリセルの閾値電圧が変化することを利用する。このとき、メモリセルの閾値電圧は記憶データの値に応じて所望の範囲に制限され、その閾値電圧分布をメモリ閾値分布と呼ぶ。例えば、この例では不揮発性メモリセルは１個で２ビットの情報記憶を行い、記憶情報の“０１，００，１０，１１”データに対応する４種類のメモリ閾値電圧分布が決められている。すなわち、一つのメモリセルの情報記憶状態は、第４閾値電圧（Ｖｔｈ４）状態としての消去状態（“１１”）、第１閾値電圧（Ｖｔｈ１）状態としての第１の書き込み状態（“１０”）、第２閾値電圧（Ｖｔｈ２）状態としての第２の書き込み状態（“００”）、第３閾値電圧（Ｖｔｈ３）状態としての第３の書き込み状態（“０１”）の中から選ばれる。特に制限されないが、閾値電圧は、Ｖｔｈ４＜Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３の関係を有する。全部で４通りの情報記憶状態は、２ビットのデータによって決定される状態とされる。上記メモリ閾値分布を得るには、消去の後の書き込み動作時にワード線に印加する書き込み電圧を相互に異なる３種類の電圧に設定し、これらの３種類の電圧を順次切り替えて、３回に分けて書き込み動作を行なう。
【００２５】
先ず、メモリセルに対する消去動作は図９に例示されるようにワード線（メモリゲート電極）ＷＬｎに−１６Ｖを印加し、アシストゲート１０６に２Ｖを印加し、ソース電極１０８、ドレイン電極１０９及びウェル領域１００に０Ｖを印加してＦＮトンネルによりフローティングゲート１０７からウェル領域１００に電子を放出させることで行なう。消去動作はメモリセルの偶数番目と奇数番目に拘わりなくワード線単位で行なうことができる。
【００２６】
書き込み動作は、図１１のように選択されたワード線を共有するメモリセルの内の奇数番目のメモリセルを対象とする奇数番目書き込み動作と、図１２のように選択されたワード線を共有するメモリセルの内の偶数番目のメモリセルを対象とする偶数番目書き込み動作とに分けられる。
【００２７】
奇数番目書き込み動作では図１１に示されるように、選択レベルの制御信号ＳＳ０，ＳＤ０，ＡＧ０によって奇数番目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３のソース電極１０８をビット線ＢＬ１，ＢＬ２に、ドレイン電極１０９をコモンデータ線ＣＤＬに接続する。偶数番目書き込み動作では図１２に示されるように、選択レベルの制御信号ＳＳ１，ＳＤ１，ＡＧ１によって偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４のソース電極１０８をビット線ＢＬ１，ＢＬ２に、ドレイン電極１０９をコモンデータ線ＣＤＬに接続する。例えば、図１１において、ワード線ＷＬ１に書込み選択電圧、例えば１５Ｖが印加され、コモンデータ線ＣＤＬには５Ｖが印加され、書き込み選択のビット線には０Ｖ、書き込み非選択のビット線には０．８Ｖが印加される。このとき、制御信号ＡＧ０，ＡＧ１の選択レベルは前記非選択ビット線の電圧０．８Ｖよりも低い電圧例えば０．６Ｖにされる。したがって、書き込み選択メモリセルではアシストＭＯＳトランジスタ部Ｑａがオン状態になってドレイン電流が流れ、これによってアシストＭＯＳトランジスタ部ＱａとメモリＭＯＳトランジスタ部との境界部分でホットエレクトロンが発生し、これがフローティングゲートに注入されて閾値電圧に変化を生ずる。書き込み非選択メモリセルではアシストＭＯＳトランジスタ部Ｑａがオフ状態のままなのでホットエレクトロンが発生せず書き込みが阻止される。
【００２８】
前記３種類の書き込み閾値電圧制御は、そのような高電圧状態の時間制御、更にはワード線に印加する高電圧のレベル制御によって行なうことができる。ビット線に０Ｖを印加するか、０．８Ｖを印加するかは、後述のセンスラッチ回路ＳＬにラッチさせる書き込み制御情報の論理値で決定される。例えばセンスラッチ回路ＳＬのラッチデータが論理値“１”で書き込み非選択、論理値“０”で書き込み選択となるように制御される。書き込み動作時にセンスラッチＳＬに“１”または“０”の何れをセットするかは、書き込みを行なうべき書き込み閾値電圧状態に応じて制御部ＣＮＴがバッファメモリ上の書き込みデータに従って決定する。
【００２９】
記憶情報の読み出しは、ワード線に印加するワード線選択レベルとしての電圧を、３種類設定し、３種類のワード線選択レベルを順次変更しながら最大３回の読出し動作を行い、個々の読み出し動作でメモリセルから読み出される２値（１ビット）の値に基づいて２ビットの記憶情報を判定する。
【００３０】
読み出し動作においても、図１３のように選択されたワード線を共有するメモリセルの内の奇数番目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３を対象とする奇数番目読み出し動作と、図１４のように選択されたワード線を共有するメモリセルの内の偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４を対象とする偶数番目読み出し動作とに分けられる。
【００３１】
奇数番目読み出し動作では図１３に示されるように、選択レベルの制御信号ＳＳ１，ＳＤ１，ＡＧ０によって奇数番目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３のドレイン電極１０９をビット線ＢＬ１，ＢＬ２に、ソース電極をコモンデータ線ＣＤＬに接続する。偶数番目読み出し動作では図１４に示されるように、選択レベルの制御信号ＳＳ０，ＳＤ０，ＡＧ１によって偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４のドレイン電極１０９をビット線ＢＬ１，ＢＬ２に、ソース電極１０８をコモンデータ線ＣＤＬに接続する。例えば、図１３において、ワード線ＷＬ１に読み出し選択電圧、例えば１．５Ｖ〜３．５Ｖが印加され、コモンデータ線ＣＤＬには０Ｖが印加され、ビット線は０．８Ｖにプリチャージされる。このとき、ワード線選択レベルがメモリセルの閾値電圧に対して高ければドレイン電流が流れる。ドレイン電流の変化はビット線ＢＬ１，ＢＬ２に設けられたセンスアンプで検出する。
【００３２】
このように、上記不揮発性メモリセルとメモリセルアレイの構成を採用する場合には、書き込み及び読み出し動作はワード線を共有するメモリセルに対して奇数番目と偶数番目で別々に行なうことが必要である。消去はワード線単位で行なうことができる。
【００３３】
図１５には本発明に係る半導体記憶装置の一例であるフラッシュメモリの平面的なレイアウト構成が示される。同図に示されるフラッシュメモリ１は、特に制限されないが、公知のＭＯＳ集積回路製造方法によって単結晶シリコンのような1個の半導体基板（チップ）に形成される。
【００３４】
フラッシュメモリ１は、例えば４個のメモリバンクＢＮＫ０〜ＢＮＫ３と制御部ＣＮＴを有する。前記メモリバンクＢＮＫ０〜ＢＮＫ３は、不揮発性メモリ部としてのフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３と、バッファ部としてのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３とを有する。一つのフラッシュメモリアレイに対応してバッファメモリは左右に２分割されて配置される。便宜上右側のバッファメモリにはサフィックス（Ｒ）を付し、左側のバッファメモリにはサフィックス（Ｌ）を付す。
【００３５】
フラッシュメモリ１の外部入出力端子ｉ／ｏ０〜ｉ／ｏ７は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。フラッシュメモリ１は外部制御信号例えばストローブ信号として、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、チップイネーブル信号ＣＥｂ、リードイネーブル信号ＲＥｂ、ライトイネーブル信号ＷＥｂを入力し、レディー・ビジー信号Ｒ／Ｂｂを出力する。前記チップイネーブル信号ＣＥｂはフラッシュメモリ１にチップ選択状態を示し、リードイネーブル信号ＲＥｂは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からのリード動作を指示し、ライトイネーブル信号ＷＥｂは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からのライト動作を指示する。コマンドラッチイネーブル信号ＣＬＥは外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７にコマンドが供給されることを意味し、アドレスラッチイネーブル信号ＡＬＥは外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７にアドレス信号が供給されることを意味する。前記レディー・ビジー信号Ｒ／ＢｂはフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３の何れかに対して消去、書き込み、又は読み出し動作中であること（ビジー状態）をローレベル（Ｌ）によって示す。フラッシュメモリアレイ（ＦＡＲＹ０〜ＦＡＲＹ３）毎に対するビジー状態またはレディー状態はステータス情報を読み出すことによって外部から認識可能にされている。
【００３６】
前記制御部ＣＮＴは、前記ストローブ信号の状態に応じて外部との信号インタフェース機能などを制御し、また、入力されたコマンドに従って内部動作を制御する。
【００３７】
前記それぞれのフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３は、マトリクス配置された多数の不揮発性メモリセルを有する。この不揮発性メモリセルは、特に制限されないが、図９で説明したフラッシュメモリセルとされる。図１５では１個の不揮発性メモリセルＭＣと１本のデータ線ＤＬが代表的に図示され、データ線ＤＬの一端は図示を省略するセレクタ等を介してスタティックラッチ回路で構成されるセンスランチＳＬが接続される。
【００３８】
図１５のフラッシュメモリ１では記憶情報の５１２バイトを１セクタと呼ぶ。書き込みおよび読み出しの情報記憶単位は２０４８バイト（＝４セクタ）であり、この単位を１ページと呼ぶ。１０２４バイトを１キロバイトとも記す。１ページはページアドレスで指定される。フラッシュメモリはフィールド素子分離のため、消去の情報記憶単位は書き込み単位の２倍（＝４０９６バイト）とされ、これを1ブロックと呼ぶ。消去モードにおける偶数ページアドレスの指定がブロックの指定とされる。
【００３９】
前述の通り、フラッシュメモリ１において不揮発性メモリセルは１個で２ビットの情報記憶を行なう。これに従って、各フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３において、ワード線１本に２０４８バイト個の不揮発性メモリセルが接続され、ページアドレス情報は対応するワード線１本に接続する偶数番目又は奇数番目の１０２４バイト個のメモリセルを指定し、ページアドレス情報で指定された１０２４バイト個のメモリセルに一対一対応するように１０２４バイト個のセンスラッチＳＬが並設される。ページアドレス情報はメモリバンク全体の中でページアドレスを指定し、その最下位ビットはページアドレスの偶数または奇数を指定し、その上位側はワード線を指定し、最上位２ビットはメモリバンクを指定する。ワード線の選択は図示を省略するワード線選択デコーダが行い、偶数ページまたは奇数ページ単位によるデータ線の選択は前記スイッチＭＯＳトランジスタＱＳ０，ＱＳ１，ＱＤ０，ＱＤ１等から成る図示を省略する偶奇データ線セレクタが行い、この偶奇データ線セレクタで選択された１０２４バイト本のデータ線ＤＬが１０２４バイト個のセンスラッチＳＬに接続される。消去モードでは偶数ページアドレスがブロックアドレス（１ワード線２ページ分アドレス）とみなされる。
【００４０】
前記フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に対する消去、書き込み及び読み出しの制御は前記制御部ＣＮＴが行なう。この時のデータ線やワード線に対する電圧印加状態は前記図９〜図１４で説明したようにされる。
【００４１】
バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は、例えばＳＲＡＭ（Static Random Access Memory）によって構成され、外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７に２値で入力される書き込みデータ及び外部入出力端子ｉ／ｏ０〜ｉ／ｏ７から出力する２値の読み出しデータを一時的に保存する。メモリバンク毎にバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は左右に２分割されており、メモリバンク毎のバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は、例えば、左右夫々に、対応するそれぞれのフラッシュメモリアレイにおける書き込み単位および読み出し単位に等しい記憶容量を備える。例えば、フラッシュメモリ１の場合、書き込み情報単位および読み出し情報単位が１ページ（＝２Ｋバイト）であるから、オンチップバッファとしてのそれぞれのバッファメモリＢＭＲＹ０（Ｌ），ＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｌ），ＢＭＲＹ３（Ｒ）は、２Ｋバイトの記憶容量を有する。バッファメモリＢＭＲＹｉ（Ｌ）又はＢＭＲＹｉ（Ｒ）は外部入出力端子ｉ／ｏ０〜ｉ／ｏ７とインタフェースされ、左側のバッファメモリＢＭＲＹｉ（Ｌ）はページアドレス情報が奇数ページであることき選択され、右側のバッファメモリＢＭＲＹｉ（Ｒ）はページアドレス情報が偶数ページアドレスを示すときに選択される。
【００４２】
図１６にはフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３、バッファメモリＢＭＲＹ０（Ｌ），ＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｌ），ＢＭＲＹ３（Ｒ）、及び入出力端子ｉ／ｏ０〜ｉ／ｏ７の接続関係が概略的に示されており、右側のバッファメモリＢＭＲＹｉ（Ｒ）又は左側のバッファメモリＢＭＲＹｉ（Ｌ）と出力端子ｉ／ｏ０〜ｉ／ｏ７との接続は概念的に示されるようにセレクタＳＥＬ（Ｒ）、ＳＥＬ（Ｌ）によって択一的に選択される。
【００４３】
前述の如く、バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は各メモリバンクに１組配置され、同一メモリバンクに配置されたバッファメモリは同一フラッシュメモリアレイに優先的に対応されて利用される。動作モードによっては優先的に対応されないバッファメモリを利用する場合もある。その制御はコマンドとアドレス信号に従って前記制御部ＣＮＴが制御する。
【００４４】
フラッシュメモリアレイとバッファメモリとの間のデータ入出力は８ビット、または１６ビット単位で行われる。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３において８ビット単位のセンスラッチＳＬの選択は図示を省略するセンスラッチ選択回路で行なう。バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は８ビット単位でアクセス可能にされる。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３とバッファメモリＢＭＲＹ０〜ＢＭＲＹ３との間のデータ転送、並びにバッファメモリＢＭＲＹ０〜ＢＭＲＹ３に対するアクセス制御は、外部から与えられるコマンド及びアクセスアドレス情報などに基づいて制御部ＣＮＴが行なう。
【００４５】
《アクセス単位の２倍のバッファメモリサイズ》先ず、メモリバンクのバッファメモリサイズがアクセス単位の２倍である構成におけるインタリーブ動作について説明する。
【００４６】
図１にはフラッシュメモリ１の４バンク並列インタリーブ読み出し動作形態が例示される。外部から４バンク並列インタリーブ読み出し動作が指示されると、フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に対する読み出しは奇数ページと偶数ページで交互に４バンク並列で行われ、例えば図１では、読み出されたデータは偶数ページ用のバッファメモリＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｒ）に格納される。これに並行して、先に奇数ページ用のバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）に格納されている読み出しデータが、バッファメモリ毎に順次外部に出力される。出力順序は図１において▲１▼▲２▼▲３▼▲４▼の順番とされる。図２には前インタリーブ読み出し動作の制御手順が例示される。この制御は前記制御部ＣＮＴが行なう。選択ページとは外部出力の選択ページであることを意味し、Ｉ／Ｏ出力とは外部出力を意味する。
【００４７】
図３には前記４バンク並列インタリーブ読み出し動作のタイミングチャートが例示される。インタリーブ読み出しコマンドコードに続けてカラムアドレス及びローアドレスが入力される。カラムアドレスはページ内先頭アドレスとされ、ローアドレスはページアドレスの初期値とされる。制御部ＣＮＴはこのコマンドを解読することにより、各フラッシュメモリアレイのＦＡＲＹ０〜ＦＡＲＹ３の選択ページアドレスに対する読み出しを行なって例えばバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）に転送し、転送されたデータをバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）から読み出す。この読み出しに並行して、各フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３の次のページアドレスに対する読み出しを行なって例えばバッファメモリＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｒ）に転送する。以下フラッシュメモリアレイの読み出しデータをバッファメモリに格納する動作と、バッファメモリの記憶情報を外部に出力する動作とが並列的に行われる。特に制限されないが、このインタリーブ動作は制御信号ＣＥｂにてチップ非選択にされるまで継続される。
【００４８】
図４にはフラッシュメモリ１の４バンク並列インタリーブ読み出し動作と従来の読み出し動作との比較例が示される。フラッシュメモリアレイの読み出しデータをバッファメモリに格納する動作と、バッファメモリに記憶情報を外部に出力する動作との並列化により、従来に比べて読み出し動作時間を短縮することができる。
【００４９】
図５にはフラッシュメモリ１の４バンク並列インタリーブ書き込み動作形態が例示される。外部から４バンク並列インタリーブ書き込み動作が指示されると、外部からの書き込みデータがページアドレスの偶数又は奇数アドレスに応じて順次バッファメモリ格納される。例えば図５では奇数ページのバッファメモリＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｒ）に格納される。格納の順序は図５において▲１▼▲２▼▲３▼▲４▼の順番とされる。これに並行して既に偶数ページのバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）に既に格納されている書き込みデータをフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に書き込みされる。書き込みは４個のフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に対して並列に行われる。図６には前記インタリーブ書き込み動作の制御手順が例示される。この制御は前記制御部ＣＮＴが行なう。選択ページとは外部からの書き込みデータ入力の選択ページであることを意味する。
【００５０】
図７には前記４バンク並列インタリーブ書き込み動作のタイミングチャートが例示される。インタリーブ書込みコマンドコードに続けてカラムアドレス及びローアドレスが入力され、その後に、メモリバンクＢＮＫ０の書き込みデータと書き込み待機コマンド、メモリバンクＢＮＫ１の書き込みデータと書き込み待機コマンド、メモリバンクＢＮＫ２の書き込みデータと書き込み待機コマンド、及びメモリバンクＢＮＫ３の書き込みデータと書き込み開始コマンドが入力される。順次外部から入力される書込みデータは偶数ページのバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）又は奇数ページのバッファメモリＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｒ）の一方に格納される。書き込み開始コマンドを受取ることにより、前記各メモリバンクＢＮＫ０〜ＢＮＫ３で一方のバッファメモリＢＭＲＹに格納されている書込みデータを４バンク並列に対応するフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に書き込む。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３への書き込みに並行して、偶数ページのバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）又は奇数ページのバッファメモリＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｒ）の他方には、前記と同じように、次のページアドレスの書き込みデータが順次直列的に格納される。以下同様にして、書き込みデータを外部からバッファメモリに格納する動作と、バッファメモリに格納した書き込みデータをフラッシュメモリアレイに書き込む動作とが並列的に行われる。特に制限されないが、このインタリーブ動作は制御信号ＣＥｂにてチップ非選択にされるまで継続される。
【００５１】
図８にはフラッシュメモリ１の４バンク並列インタリーブ書き込み動作と従来の書き込み動作との比較例が示される。書き込みデータを外部からバッファメモリに格納する動作と、バッファメモリに格納した書き込みデータをフラッシュメモリアレイに書き込む動作との並列化により、従来に比べて書き込み動作時間を短縮することができる。
【００５２】
《アクセス単位と同じバッファメモリサイズ》次に、メモリバンクのバッファメモリサイズがアクセス単位に等しい構成におけるインタリーブ動作について説明する。要するに、夫々のバッファメモリＢＭＲＹ０〜ＢＭＲＹ３の記憶容量が上記の半分とされる場合である。
【００５３】
この場合には、図１５のフラッシュメモリ１において、メモリバンク毎のバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は、対応するそれぞれのフラッシュメモリアレイにおける書き込み単位および読み出し単位に等しい記憶容量を備える。例えば、フラッシュメモリ１に適用する場合、書き込み情報単位および読み出し情報単位が１ページ（＝２Ｋバイト）であるから、オンチップバッファとしてのそれぞれのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は２Ｋバイトの記憶容量を有する。換言すれば、左右に分割された夫々のバッファメモリＢＭＲＹｉ（Ｌ）、ＢＭＲＹｉ（Ｒ）は１Ｋバイトの記憶容量を有する。
【００５４】
図１７にはフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３、バッファメモリＢＭＲＹ０（Ｌ），ＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｌ），ＢＭＲＹ３（Ｒ）、及び入出力端子ｉ／ｏ０〜ｉ／ｏ７の接続関係が概略的に示されている。フラッシュメモリ１に対する読み出し動作において、ページアドレス情報に基づいて選択されたフラッシュメモリアレイＦＡＲＹｉの記憶情報を一時的に保持するバッファメモリＢＭＲＹｉは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７とインタフェースされており、左側のバッファメモリアレイＢＭＲＹｉ(Ｌ)には、選択ページ内のカラムアドレスが偶数のデータが保持され、右側のバッファメモリＢＭＲＹｉ（Ｒ）には選択ページ内のカラムアドレスが奇数のデータが保持される。また、フラッシュメモリ１に対する書き込み動作において、外部入出力端子に与えられる書き込みデータはページアドレス情報等に基づいて選択された一つのバッファメモリＢＭＲＹｉのうちの左側のバッファメモリＢＭＲＹｉ（Ｌ）にカラムアドレスが偶数のデータが一時的に保持され右側のバッファメモリＢＭＲＹｉ（Ｒ）にはカラムアドレスが奇数のデータが一時的に保持される。
【００５５】
図１８には４バンクで各バンク毎にアクセス単位（書き込み読み出しの単位）に等しい記憶容量の１個のバッファメモリを持つ場合におけるインタリーブアクセスのためのメモリバンクに対するページアドレスのマッピング例が示される。同図に例示されるように同一メモリバンクには連続ページアドレスはマッピングされない。４ページ置きにページアドレスがマッピングされる。
【００５６】
図１９には図１８のページアドレスマッピングにおけるインタリーブ読み出し動作態様が例示される。動作▲１▼では、フラッシュメモリアレイＦＡＲＹ０，ＦＡＲＹ１から記憶情報を読み出し、読み出した記憶情報をバッファメモリＢＭＲＹ０、ＢＭＲＹ１に転送する。動作▲２▼では、先にバッファメモリＢＭＲＹ０、ＢＭＲＹ１に転送された読み出しデータを外部に出力し、これに並行して、フラッシュメモリアレイＦＡＲＹ２，ＦＡＲＹ３から記憶情報を読み出してその読み出し記憶情報をバッファメモリＢＭＲＹ２、ＢＭＲＹ３に転送する。動作▲２▼における処理の並列化により読み出し動作の高速化が実現される。ｉ／ｏからの外部出力は直列的に行われ、バッファメモリＢＭＲＹ０、ＢＭＲＹ１の順番に行なわれる。
【００５７】
図２０には図１８のページアドレスマッピングにおけるインタリーブ書き込み動作態様が例示される。動作▲１▼では、外部から書込みデータがバッファメモリＢＭＲＹ０、ＢＭＲＹ１に入力される。ｉ／ｏからの入力は直列的に行われ、バッファメモリＢＭＲＹ０、ＢＭＲＹ１の順番に行なわれる。動作▲２▼では先にバッファメモリＢＭＲＹ０、ＢＭＲＹ１に転送された書き込みデータをフラッシュメモリアレイＦＡＲＹ０，ＦＡＲＹ１に書込む。これに並行して、次の書込みデータを外部からバッファメモリＢＭＲＹ２、ＢＭＲＹ３に入力する。動作▲２▼における処理の並列化により書き込み動作の高速化が実現される。
【００５８】
図２１には２メモリバンクを一単位として各メモリバンク毎にアクセス単位（書き込み読み出しの単位）に等しい記憶容量の１個のバッファメモリを持つ場合におけるインタリーブアクセスのためのメモリバンクに対するページアドレスのマッピング例が示される。同図に例示されるように同一メモリバンクには連続ページアドレスをマッピングする。図１５への適用を考慮する場合には、メモリバンクＢＮＫ０とＢＮＫ１を一単位とし、メモリバンクＢＮＫ２とＢＮＫ３を更に別の一単位とし、各単位で同様にアクセス動作させればよい。ここでは、理解を容易化するために一単位だけに着目してその構成及び作用を以下で説明する。
【００５９】
図２２には図２１のページアドレスマッピングにおけるインタリーブ読み出し動作態様が例示される。動作▲１▼では、フラッシュメモリアレイＦＡＲＹ０から記憶情報を読み出し、読み出した記憶情報を同一メモリンバンクＢＮＫ０のバッファメモリＢＭＲＹ０に転送する。動作▲２▼では、先にバッファメモリＢＭＲＹ０に転送された読み出しデータを外部に出力し、これに並行して、フラッシュメモリアレイＦＡＲＹ０から次のページアドレスの記憶情報を読み出してその読み出し記憶情報を隣のメモリバンクＢＮＫ１のバッファメモリＢＭＲＹ１に転送する。動作▲３▼では、先にバッファメモリＢＭＲＹ１に転送された読み出しデータを外部に出力し、これに並行して、フラッシュメモリアレイＦＡＲＹ１から次のページアドレスの記憶情報を読み出してその読み出し記憶情報を隣のメモリバンクＢＮＫ０のバッファメモリＢＭＲＹ０に転送する。動作▲４▼では、先にバッファメモリＢＭＲＹ０に転送された読み出しデータを外部に出力し、これに並行して、フラッシュメモリアレイＦＡＲＹ１から次のページアドレスの記憶情報を読み出してその読み出し記憶情報を同じメモリバンクＢＮＫ１のバッファメモリＢＭＲＹ１に転送する。必要に応じて以下同様の処理を繰返す。夫々の動作▲２▼、▲３▼、▲４▼における処理の並列化により読み出し動作の高速化が実現される。特に図示はしないが、図１５への適用を考慮して図２１の２単位分の構成を並列させる場合には、ｉ／ｏからの外部出力はページアドレスの若い順に直列的に行なえばよい。
【００６０】
図２３には図２１のページアドレスマッピングにおけるインタリーブ書き込み動作態様が例示される。動作▲１▼では、外部から書込みデータがバッファメモリＢＭＲＹ０に入力される。動作▲２▼では先にバッファメモリＢＭＲＹ０に転送された書き込みデータをフラッシュメモリアレイＦＡＲＹ０に書込む。これに並行して、次の書込みデータを外部からバッファメモリＢＭＲＹ１に入力する。動作▲３▼では先にバッファメモリＢＭＲＹ１に転送された書き込みデータを隣のメモリバンクのフラッシュメモリアレイＦＡＲＹ０に書込む。これに並行して、次の書込みデータを外部からバッファメモリＢＭＲＹ０に入力する。動作▲４▼では先にバッファメモリＢＭＲＹ０に転送された書き込みデータを隣のメモリバンクのフラッシュメモリアレイＦＡＲＹ１に書込む。これに並行して、次の書込みデータを外部からバッファメモリＢＭＲＹ１に入力する。必要に応じて以下同様の処理を繰返す。夫々の動作▲２▼、▲３▼、▲４▼における処理の並列化により書き込み動作の高速化が実現される。特に図示はしないが、図１５への適用を考慮して図２１の２単位分の構成を並列させる場合には、ｉ／ｏからの外部入力はページアドレスの若い順に直列的に行なえばよい。
【００６１】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【００６２】
例えば、バッファメモリにはバイト単位アクセスを行なうＳＲＡＭを用いてページ単位のデータを直列的に転送するシリアル転送方式を採用しているが、フラッシュメモリアレイとの間ではページ単位のデータを内部転送可能なパラレル転送方式のデータラッチ回路を用いてもよい。
【００６３】
バッファメモリのサイズは1バンク毎にｎページ以上(ｎ：１より大きな自然数)あってもよい。
【００６４】
本発明は４値など多値フラッシュメモリだけではなく、２値フラッシュメモリにも適用可能である。また、多値フラッシュメモリの記憶形式は、記憶情報の値に応じて順次閾値電圧を相違させる構成に限定されず、メモリセルにおいて電荷を保持する場所を局所的に変更して多値で情報記憶を行なう電荷トラップ膜（窒化シリコン膜）を利用するメモリセル構造を採用してもよい。更に不揮発性メモリセルとして高誘電体メモリセル等のその他の記憶形式を採用する事も可能である。
【００６５】
また本発明はアドレス／データ両方がマルチプレクスされてＩ／Ｏ端子に入力されるものだけではなく、アドレスを入力するためのアドレス端子を有するものであってもよい。アドレス端子から入力されたアドレスに従ってバッファメモリへのアクセス又はフラッシュメモリアレイへのアクセスの何れかを指定するコマンドを有するようにしてもよい。この場合バッファメモリ又はフラッシュメモリの何れへのアクセスであるかを指定する制御信号によりアクセスする先を決定するようにしてもよい。更にこの場合であってもフラッシュメモリからバッファメモリへのアクセスはページ単位に行い、バッファメモリへのアクセスはバイト単位に行なうようにすることが可能である。
【００６６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６７】
すなわち、不揮発性メモリ部に対する書き込み及び読み出しアクセスの高速化を実現することができる。
【００６８】
外部と不揮発性メモリ部との間のデータ転送のオーバーヘッドを低減することができる。
【図面の簡単な説明】
【図１】本発明の一例に係るフラッシュメモリの４バンク並列インタリーブ読み出し動作形態を例示する説明図である。
【図２】図１のインタリーブ読み出し動作の制御手順を例示するフローチャートである。
【図３】図１のインタリーブ読み出し動作のタイミングチャートである。
【図４】図１のインタリーブ読み出し動作と従来のインタリーブ読み出し動作との比較例を示す説明図である。
【図５】フラッシュメモリの４バンク並列インタリーブ書き込み動作形態を例示する説明図である。
【図６】図５のインタリーブ書き込み動作の制御手順を例示するフローチャートである。
【図７】図５のインタリーブ書き込み動作のタイミングチャートである。
【図８】図５のインタリーブ書き込み動作と従来のインタリーブ書き込み動作との比較例を示す説明図である。
【図９】フラッシュメモリセルのデバイス構造と消去動作の電圧印加情態を例示する縦断面図である。
【図１０】フラッシュメモリセルアレイを例示する回路図である。
【図１１】フラッシュメモリアレイにおける奇数番目メモリセルに対する書き込み動作の電圧印加状態を例示する回路図である。
【図１２】フラッシュメモリアレイにおける偶数番目メモリセルに対する書き込み動作の電圧印加状態を例示する回路図である。
【図１３】フラッシュメモリアレイにおける奇数番目メモリセルに対する読み出し動作の電圧印加状態を例示する回路図である。
【図１４】フラッシュメモリアレイにおける偶数番目メモリセルに対する読み出し動作の電圧印加状態を例示する回路図である。
【図１５】本発明に係る半導体記憶装置の一例であるフラッシュメモリの平面的なレイアウト構成を例示するブロック図である。
【図１６】メモリバンクのバッファメモリサイズがアクセス単位の２倍である構成におけるフラッシュメモリアレイ、バッファメモリ及び入出力端子の接続関係を概略的に示す説明図である。
【図１７】メモリバンクのバッファメモリサイズがアクセス単位に等しい構成におけるフラッシュメモリアレイ、バッファメモリ及び入出力端子の接続関係を概略的に示す説明図である。
【図１８】４バンクで各バンク毎にアクセス単位に等しい１個のバッファメモリを持つメモリアレイ構成におけるインタリーブアクセスのためのメモリバンクに対するページアドレスのマッピング例を示す説明図である。
【図１９】図１８のページアドレスマッピングにおけるインタリーブ読み出し動作態様を例示する説明図である。
【図２０】図１８のページアドレスマッピングにおけるインタリーブ書き込み動作態様を例示する説明図である。
【図２１】２メモリバンクを一単位として各メモリバンク毎にアクセス単位に等しい１個のバッファメモリを持つメモリアレイ構成におけるインタリーブアクセスのためのメモリバンクに対するページアドレスのマッピング例を示す説明図である。
【図２２】図２１のページアドレスマッピングにおけるインタリーブ読み出し動作態様を例示する説明図である。
【図２３】図２１のページアドレスマッピングにおけるインタリーブ書き込み動作態様を例示する説明図である。
【符号の説明】
１ フラッシュメモリ
ＢＮＫ０〜ＢＮＫ３ メモリバンク
ＦＡＲＹ０〜ＦＡＲＹ３ フラッシュメモリアレイ
ＢＭＲＹ０、ＢＭＲＹ０（Ｌ）、ＢＭＲＹ０（Ｒ） バッファメモリ
ＢＭＲＹ１、ＢＭＲＹ１（Ｌ）、ＢＭＲＹ１（Ｒ） バッファメモリ
ＢＭＲＹ２、ＢＭＲＹ２（Ｌ）、ＢＭＲＹ２（Ｒ） バッファメモリ
ＢＭＲＹ３、ＢＭＲＹ３（Ｌ）、ＢＭＲＹ３（Ｒ） バッファメモリ
ＣＮＴ 制御部
ＭＣ、ＭＣｉ１〜ＭＣｊ４ メモリセル
ＷＬｍ、ＷＬｎ ワード線
ＤＬ１〜ＤＬ５ データ線
ＱＳ０、ＱＳ１ ソース選択ＭＯＳトランジスタ
ＱＤ０、ＱＤ１ ドレイン選択ＭＯＳトランジスタ
【発明の属する技術分野】
本発明は不揮発性メモリ部とそのバッファ部を有する半導体記憶装置、特に不揮発性メモリ部とバッファ部を利用したインタリーブ動作による高速アクセス化に関し、例えばフラッシュメモリに適用して有効な技術に関する。
【０００２】
【従来の技術】
特開平１１−８５６０９号公報には、不揮発性メモリ部とそのバッファ部を有するフラッシュメモリについて記載がある。これによれば、メモリ部は８ビット又は１６ビット単位でしかリード・ライトできないのに対し、ホスト装置とは５１２バイトのような単数もしくは複数セクタ単位でデータのやり取りを行なう必要があるため、バッファ部を設け、このバッファ部をフラッシュメモリに対する消去、書き込み、読み出し等のコマンドを実行するときに暗黙的に利用する。
【０００３】
特開２００１−２８４２８号公報及び公開されていない特願２００１−３９１２２９号出願にはフラッシュメモリの素子分離にアシストゲート（ＡＧ）を用いたフラッシュメモリについて記載がある。 フラッシュメモリセルの素子分離にアシストゲート（ＡＧ）を用いると、ソースとドレインを共通化することができる。この場合、書き込み動作や読み出し動作でソースとドレインの位置を適宜入れ替えるため、メモリセルのワード線を共有して多数並設されたメモリセルに対して動作対象は少なくとも１個置きとすることが必要になる。要するに、隣接するメモリセルはソース・ドレインに接続されるソース線・ビット線を共有するから、隣同士を並列動作させると誤動作を生じてしまうからである。したがって、ワード線を共有する上述のようなフラッシュメモリセルに対する書き込みや読み出し動作は、偶数番目のフラッシュメモリセルと奇数番目のフラッシュメモリセルとで別々に行なわなければならない。
【０００４】
【発明が解決しようとする課題】
この点について本発明者が検討したところ以下の問題点を見出した。連続的に書き込みや読み出しを行なう場合に、１本のワード線に接続するメモリセルに対して、偶数番目のメモリセルの記憶情報をメモリ部からバッファ部に読み出し、バッファ部の情報を外部に出力する動作を行ない、その後、奇数番目のメモリセルの記憶情報をメモリ部からバッファ部に読み出し、バッファ部の情報を外部に出力する動作を行なうことになる。ワード線１本分の記憶情報を一時的に蓄えることができるバッファ部があって、偶数番目と奇数番目で動作を完全に分けなければならない。書き込み動作の場合も事情は全く同じで、それは、アクセス動作の高速化を妨げる原因になる。この問題点は、４値のフラッシュメモリにおける偶数番目と奇数番目のメモリセルに対するアクセスの分離という事情に起因するだけでなく、２値のフラッシュメモリにおけるメモリセルの選択規模とバッファ部の記憶容量との制約事情からも全く同じ問題を生ずる。
【０００５】
本発明の目的は、不揮発性メモリ部に対する書き込み及び読み出しアクセスの高速化を実現できる半導体記憶装置を提供することにある。
【０００６】
本発明の更に別の目的は、外部と不揮発性メモリ部との間のデータ転送のオーバーヘッドを低減することができる半導体記憶装置を提供することにある。
【０００７】
本発明の上記並びにその他の目的と新規な特徴は本明細書の以下の記述と添付図面から明らかにされるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００９】
〔１〕《アクセス単位の２倍のバッファサイズ》第１の観点による本発明の半導体記憶装置は、複数のメモリバンクと制御部を有し、前記メモリバンクは記憶情報を書換え可能な複数の不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を夫々格納可能な２個のバッファ部とを有する。前記制御部は、アクセス動作の指示に応答して、メモリバンクの一方のバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して当該メモリバンクの他方のバッファ部と外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。不揮発性メモリ部は例えばフラッシュメモリ部により構成される。
【００１０】
上記より、読み出し動作では不揮発性メモリ部から読み出したデータを一方のバッファ部に転送する動作と、先に他方のバッファ部に転送されている読み出しデータを外部に出力する動作とが並列化されるから、不揮発性メモリ部から読み出したデータをバッファ部に転送してそのデータを当該バッファ部から外部に出力する直列的な動作を順番に行なう場合に比べて読み出し動作の高速化が実現される。書き込み動作の場合も同様であり、書き込みデータを外部から一方のバッファ部に転送する動作と、既に他方データバッファ部に転送されている書き込みデータを不揮発性メモリ部に転送する動作とが並列化されるから、書き込みデータを外部からバッファ部に転送してその書き込みデータを不揮発性メモリ部に転送する直列的な動作を順番に行なう場合に比べて書き込み動作の高速化が実現される。
【００１１】
本発明の具体的な態様として、不揮発性メモリ部はマトリクス配置された複数のメモリセルを有し、前記複数のメモリセルは所定数毎にワード線を共有し、前記制御部は、書き込み又は読み出しアクセス動作においてワード線を共有するメモリセルの一部と残りを夫々別々にアクセス動作の対象にする。例えばワード線を共有するメモリセルに対して偶数番目のメモリセルと奇数番目のメモリセルを別々に書き込みアクセス動作及び読み出しアクセス動作の対象とする。
【００１２】
このとき、前記制御部は、読み出しアクセス動作の指示に応答して、前記複数の不揮発性メモリ部を並列にデータ読み出し動作させて夫々の不揮発性メモリ部に対応する一方のバッファ部に読み出しデータを並列転送させる動作と、他方のバッファ部を順次選択してそれら保有する読み出しデータを外部に出力させる動作とを並列化可能である。また、前記制御部は、書き込みアクセス動作の指示に応答して、一方のバッファ部を順次選択して外部からの書き込みデータを転送する動作と、前記複数のバッファ部から対応する不揮発性メモリ部に並列に書き込みデータを転送して書き込む動作とを並列化可能である。
【００１３】
〔２〕《アクセス単位に等しいバッファサイズ》第２の観点による本発明の半導体記憶装置は、複数のメモリバンクと制御部を有し、前記メモリバンクは記憶情報を書換え可能な複数の不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を格納可能な１個のバッファ部とを有する。前記制御部は、アクセス対象に指示された一のメモリバンクの動作に当該一と他の２個のメモリバンクのバッファ部を利用可能とし、一のメモリバンクのアクセス時、当該一のメモリバンクのバッファ部は不揮発性メモリ部又は外部との間でデータ転送を行ない、これに並行して前記他のメモリバンクのバッファ部は当該一のメモリバンクの不揮発性メモリ部又は外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。
【００１４】
上記より、複数ページにわたる読み出しデータを読み出しアクセスするとき、不揮発性メモリ部から一のバッファ部へのデータ転送動作と、既に他のバッファ部に転送されているデータの外部出力動作とが並列化される。また、複数ページにわたる書き込みデータを書き込みアクセスするとき、外部から一のバッファ部へのデータ転送動作と、既に他のバッファ部に転送されている書き込みデータを不揮発性メモリ部へ転送する動作とが並列化される。したがって、書き込み及び読み出しアクセスの高速化を実現することができる。
【００１５】
本発明の具体的な態様として、前記インタリーブ動作において、前記不揮発性メモリ部において書き込み読み出し単位の情報量を単位ブロックとするとき、単位ブロックのアドレス割り当てはメモリバンク内で２連続とするのがよい。
【００１６】
〔３〕《アクセス単位に等しいバッファサイズ》第３の観点による本発明の半導体記憶装置は、複数のメモリバンクと制御部を有し、前記メモリバンクは記憶情報を書換え可能な複数の不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を格納可能な１個のバッファ部とを有する。前記制御部は、アクセス動作の指示に応答して、一のメモリバンクのバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して他のメモリバンクのバッファ部と外部との間でデータ転送を行なうインタリーブ動作の制御が可能である。
【００１７】
上記より、複数ページにわたる読み出しデータを読み出しアクセスするとき、不揮発性メモリ部から一のバッファ部へのデータ転送動作と、既に他のバッファ部に転送されているデータの外部出力動作とが並列化される。また、複数ページにわたる書き込みデータを書き込みアクセスすとき、外部から一のバッファ部へのデータ転送動作と、既に他のバッファ部に転送されている書き込みデータを不揮発性メモリ部へ転送する動作とが並列化される。したがって、書き込み及び読み出しアクセスの高速化を実現することができる。
【００１８】
本発明の具体的な態様として、前記インタリーブ動作において、前記不揮発性メモリ部において書き込み読み出し単位の情報量を単位ブロックとするとき、単位ブロックのアドレス割り当てはメモリバンク内で非連続とするのがよい。
【００１９】
【発明の実施の形態】
本発明に係る半導体記憶装置の一例であるフラッシュメモリにおけるメモリセルアレイの構成を最初に説明する。
【００２０】
図９にはフラッシュメモリセルの断面構造が例示される。これに示される不揮発性メモリセルＭＣは、半導体領域（ウェル領域）１００上に、ソース電極１０８、ドレイン電極１０９及びチャネル領域が形成され、ソース電極１０８寄りがアシストＭＯＳトランジスタ部Ｑａとして構成され、ドレイン電極１０９寄りがメモリＭＯＳトランジスタ部Ｑｍとして構成される。アシストＭＯＳトランジスタ部Ｑａはチャネル領域上にゲート酸化膜１０４を介してアシストゲート１０６を有する。メモリＭＯＳトランジスタ部Ｑｍはチャネル領域上にゲート酸化膜１０２を介してフローティングゲート１０７とコントロールゲートとしてのメモリゲート電極１０３を有する。
【００２１】
図１０にはフラッシュメモリセルアレイ（単にメモリセルアレイとも称する）が例示される。代表的に示された不揮発性メモリセルＭＣ１１〜ＭＣ１４、ＭＣｎ１〜ＭＣｎ４がマトリクス配置され、同一行に配置された不揮発性メモリセルＭＣ１１〜ＭＣ１４のメモリゲート電極１０３にワード線ＷＬ１が接続され、同一行に配置された不揮発性メモリセルＭＣｎ１〜ＭＣｎ４のメモリゲート電極１０３にワード線ＷＬｎが接続される。同一行の不揮発性メモリセルＭＣ１１〜ＭＣ１４は隣接するもの同士がソース電極１０８とドレイン電極１０９を介して直列接続され、同様に同一行の不揮発性メモリセルＭＣｎ１〜ＭＣｎ４は隣接するもの同士がソース電極１０８とドレイン電極１０９を介して直列接続され、それら直列接続ノードには列単位でデータ線ＤＬ１、ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５が接続される。
【００２２】
前記データ線ＤＬ１〜ＤＬ５の一端にはメモリセルのソース選択ＭＯＳトランジスタＱＳ０，ＱＳ１が設けられ、他端にはメモリセルのドレイン選択ＭＯＳトランジスタＱＤ０、ＱＤ１が設けられる。前記ＭＯＳトランジスタＱＳ０は奇数番目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３のソース電極１０８を対応するビット線ＢＬ１，ＢＬ２、…に個別接続し、前記ＭＯＳトランジスタＱＳ１は偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４のソース電極１０８を対応するビット線ＢＬ１，ＢＬ２、…に個別接続し、それらＭＯＳトランジスタＱＳ０，ＱＳ１は書き込み／読み出し動作において制御信号ＳＳ０，ＳＳ１により択一的にオン動作される。前記ＭＯＳトランジスタＱＤ０は奇数番目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３のドレイン電極１０９をコモンデータ線ＣＤＬに共通接続し、前記ＭＯＳトランジスタＱＤ１は偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４のドレイン電極１０９をコモンデータ線ＣＤＬに共通接続、それらＭＯＳトランジスタＱＤ０，ＱＤ１は書き込み／読み出し動作において制御信号ＳＤ０，ＳＤ１により択一的にオン動作される。
【００２３】
奇数番目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３のアシストゲート１０６は制御信号ＡＧ０でスイッチ制御され、偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４のアシストゲート１０６は制御信号ＡＧ１でスイッチ制御され、書き込み／読み出し動作において何れか一方がオン動作される。尚、フラッシュメモリセルアレイは実際には大規模であるがここでは簡単のために一部の構成を例示している。
【００２４】
前不揮発性メモリセルの記憶データはフローティングゲート１０７に蓄えられた電荷量に応じてメモリセルの閾値電圧が変化することを利用する。このとき、メモリセルの閾値電圧は記憶データの値に応じて所望の範囲に制限され、その閾値電圧分布をメモリ閾値分布と呼ぶ。例えば、この例では不揮発性メモリセルは１個で２ビットの情報記憶を行い、記憶情報の“０１，００，１０，１１”データに対応する４種類のメモリ閾値電圧分布が決められている。すなわち、一つのメモリセルの情報記憶状態は、第４閾値電圧（Ｖｔｈ４）状態としての消去状態（“１１”）、第１閾値電圧（Ｖｔｈ１）状態としての第１の書き込み状態（“１０”）、第２閾値電圧（Ｖｔｈ２）状態としての第２の書き込み状態（“００”）、第３閾値電圧（Ｖｔｈ３）状態としての第３の書き込み状態（“０１”）の中から選ばれる。特に制限されないが、閾値電圧は、Ｖｔｈ４＜Ｖｔｈ１＜Ｖｔｈ２＜Ｖｔｈ３の関係を有する。全部で４通りの情報記憶状態は、２ビットのデータによって決定される状態とされる。上記メモリ閾値分布を得るには、消去の後の書き込み動作時にワード線に印加する書き込み電圧を相互に異なる３種類の電圧に設定し、これらの３種類の電圧を順次切り替えて、３回に分けて書き込み動作を行なう。
【００２５】
先ず、メモリセルに対する消去動作は図９に例示されるようにワード線（メモリゲート電極）ＷＬｎに−１６Ｖを印加し、アシストゲート１０６に２Ｖを印加し、ソース電極１０８、ドレイン電極１０９及びウェル領域１００に０Ｖを印加してＦＮトンネルによりフローティングゲート１０７からウェル領域１００に電子を放出させることで行なう。消去動作はメモリセルの偶数番目と奇数番目に拘わりなくワード線単位で行なうことができる。
【００２６】
書き込み動作は、図１１のように選択されたワード線を共有するメモリセルの内の奇数番目のメモリセルを対象とする奇数番目書き込み動作と、図１２のように選択されたワード線を共有するメモリセルの内の偶数番目のメモリセルを対象とする偶数番目書き込み動作とに分けられる。
【００２７】
奇数番目書き込み動作では図１１に示されるように、選択レベルの制御信号ＳＳ０，ＳＤ０，ＡＧ０によって奇数番目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３のソース電極１０８をビット線ＢＬ１，ＢＬ２に、ドレイン電極１０９をコモンデータ線ＣＤＬに接続する。偶数番目書き込み動作では図１２に示されるように、選択レベルの制御信号ＳＳ１，ＳＤ１，ＡＧ１によって偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４のソース電極１０８をビット線ＢＬ１，ＢＬ２に、ドレイン電極１０９をコモンデータ線ＣＤＬに接続する。例えば、図１１において、ワード線ＷＬ１に書込み選択電圧、例えば１５Ｖが印加され、コモンデータ線ＣＤＬには５Ｖが印加され、書き込み選択のビット線には０Ｖ、書き込み非選択のビット線には０．８Ｖが印加される。このとき、制御信号ＡＧ０，ＡＧ１の選択レベルは前記非選択ビット線の電圧０．８Ｖよりも低い電圧例えば０．６Ｖにされる。したがって、書き込み選択メモリセルではアシストＭＯＳトランジスタ部Ｑａがオン状態になってドレイン電流が流れ、これによってアシストＭＯＳトランジスタ部ＱａとメモリＭＯＳトランジスタ部との境界部分でホットエレクトロンが発生し、これがフローティングゲートに注入されて閾値電圧に変化を生ずる。書き込み非選択メモリセルではアシストＭＯＳトランジスタ部Ｑａがオフ状態のままなのでホットエレクトロンが発生せず書き込みが阻止される。
【００２８】
前記３種類の書き込み閾値電圧制御は、そのような高電圧状態の時間制御、更にはワード線に印加する高電圧のレベル制御によって行なうことができる。ビット線に０Ｖを印加するか、０．８Ｖを印加するかは、後述のセンスラッチ回路ＳＬにラッチさせる書き込み制御情報の論理値で決定される。例えばセンスラッチ回路ＳＬのラッチデータが論理値“１”で書き込み非選択、論理値“０”で書き込み選択となるように制御される。書き込み動作時にセンスラッチＳＬに“１”または“０”の何れをセットするかは、書き込みを行なうべき書き込み閾値電圧状態に応じて制御部ＣＮＴがバッファメモリ上の書き込みデータに従って決定する。
【００２９】
記憶情報の読み出しは、ワード線に印加するワード線選択レベルとしての電圧を、３種類設定し、３種類のワード線選択レベルを順次変更しながら最大３回の読出し動作を行い、個々の読み出し動作でメモリセルから読み出される２値（１ビット）の値に基づいて２ビットの記憶情報を判定する。
【００３０】
読み出し動作においても、図１３のように選択されたワード線を共有するメモリセルの内の奇数番目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３を対象とする奇数番目読み出し動作と、図１４のように選択されたワード線を共有するメモリセルの内の偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４を対象とする偶数番目読み出し動作とに分けられる。
【００３１】
奇数番目読み出し動作では図１３に示されるように、選択レベルの制御信号ＳＳ１，ＳＤ１，ＡＧ０によって奇数番目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３のドレイン電極１０９をビット線ＢＬ１，ＢＬ２に、ソース電極をコモンデータ線ＣＤＬに接続する。偶数番目読み出し動作では図１４に示されるように、選択レベルの制御信号ＳＳ０，ＳＤ０，ＡＧ１によって偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４のドレイン電極１０９をビット線ＢＬ１，ＢＬ２に、ソース電極１０８をコモンデータ線ＣＤＬに接続する。例えば、図１３において、ワード線ＷＬ１に読み出し選択電圧、例えば１．５Ｖ〜３．５Ｖが印加され、コモンデータ線ＣＤＬには０Ｖが印加され、ビット線は０．８Ｖにプリチャージされる。このとき、ワード線選択レベルがメモリセルの閾値電圧に対して高ければドレイン電流が流れる。ドレイン電流の変化はビット線ＢＬ１，ＢＬ２に設けられたセンスアンプで検出する。
【００３２】
このように、上記不揮発性メモリセルとメモリセルアレイの構成を採用する場合には、書き込み及び読み出し動作はワード線を共有するメモリセルに対して奇数番目と偶数番目で別々に行なうことが必要である。消去はワード線単位で行なうことができる。
【００３３】
図１５には本発明に係る半導体記憶装置の一例であるフラッシュメモリの平面的なレイアウト構成が示される。同図に示されるフラッシュメモリ１は、特に制限されないが、公知のＭＯＳ集積回路製造方法によって単結晶シリコンのような1個の半導体基板（チップ）に形成される。
【００３４】
フラッシュメモリ１は、例えば４個のメモリバンクＢＮＫ０〜ＢＮＫ３と制御部ＣＮＴを有する。前記メモリバンクＢＮＫ０〜ＢＮＫ３は、不揮発性メモリ部としてのフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３と、バッファ部としてのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３とを有する。一つのフラッシュメモリアレイに対応してバッファメモリは左右に２分割されて配置される。便宜上右側のバッファメモリにはサフィックス（Ｒ）を付し、左側のバッファメモリにはサフィックス（Ｌ）を付す。
【００３５】
フラッシュメモリ１の外部入出力端子ｉ／ｏ０〜ｉ／ｏ７は、アドレス入力端子、データ入力端子、データ出力端子、コマンド入力端子に兼用される。フラッシュメモリ１は外部制御信号例えばストローブ信号として、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、チップイネーブル信号ＣＥｂ、リードイネーブル信号ＲＥｂ、ライトイネーブル信号ＷＥｂを入力し、レディー・ビジー信号Ｒ／Ｂｂを出力する。前記チップイネーブル信号ＣＥｂはフラッシュメモリ１にチップ選択状態を示し、リードイネーブル信号ＲＥｂは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からのリード動作を指示し、ライトイネーブル信号ＷＥｂは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からのライト動作を指示する。コマンドラッチイネーブル信号ＣＬＥは外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７にコマンドが供給されることを意味し、アドレスラッチイネーブル信号ＡＬＥは外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７にアドレス信号が供給されることを意味する。前記レディー・ビジー信号Ｒ／ＢｂはフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３の何れかに対して消去、書き込み、又は読み出し動作中であること（ビジー状態）をローレベル（Ｌ）によって示す。フラッシュメモリアレイ（ＦＡＲＹ０〜ＦＡＲＹ３）毎に対するビジー状態またはレディー状態はステータス情報を読み出すことによって外部から認識可能にされている。
【００３６】
前記制御部ＣＮＴは、前記ストローブ信号の状態に応じて外部との信号インタフェース機能などを制御し、また、入力されたコマンドに従って内部動作を制御する。
【００３７】
前記それぞれのフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３は、マトリクス配置された多数の不揮発性メモリセルを有する。この不揮発性メモリセルは、特に制限されないが、図９で説明したフラッシュメモリセルとされる。図１５では１個の不揮発性メモリセルＭＣと１本のデータ線ＤＬが代表的に図示され、データ線ＤＬの一端は図示を省略するセレクタ等を介してスタティックラッチ回路で構成されるセンスランチＳＬが接続される。
【００３８】
図１５のフラッシュメモリ１では記憶情報の５１２バイトを１セクタと呼ぶ。書き込みおよび読み出しの情報記憶単位は２０４８バイト（＝４セクタ）であり、この単位を１ページと呼ぶ。１０２４バイトを１キロバイトとも記す。１ページはページアドレスで指定される。フラッシュメモリはフィールド素子分離のため、消去の情報記憶単位は書き込み単位の２倍（＝４０９６バイト）とされ、これを1ブロックと呼ぶ。消去モードにおける偶数ページアドレスの指定がブロックの指定とされる。
【００３９】
前述の通り、フラッシュメモリ１において不揮発性メモリセルは１個で２ビットの情報記憶を行なう。これに従って、各フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３において、ワード線１本に２０４８バイト個の不揮発性メモリセルが接続され、ページアドレス情報は対応するワード線１本に接続する偶数番目又は奇数番目の１０２４バイト個のメモリセルを指定し、ページアドレス情報で指定された１０２４バイト個のメモリセルに一対一対応するように１０２４バイト個のセンスラッチＳＬが並設される。ページアドレス情報はメモリバンク全体の中でページアドレスを指定し、その最下位ビットはページアドレスの偶数または奇数を指定し、その上位側はワード線を指定し、最上位２ビットはメモリバンクを指定する。ワード線の選択は図示を省略するワード線選択デコーダが行い、偶数ページまたは奇数ページ単位によるデータ線の選択は前記スイッチＭＯＳトランジスタＱＳ０，ＱＳ１，ＱＤ０，ＱＤ１等から成る図示を省略する偶奇データ線セレクタが行い、この偶奇データ線セレクタで選択された１０２４バイト本のデータ線ＤＬが１０２４バイト個のセンスラッチＳＬに接続される。消去モードでは偶数ページアドレスがブロックアドレス（１ワード線２ページ分アドレス）とみなされる。
【００４０】
前記フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に対する消去、書き込み及び読み出しの制御は前記制御部ＣＮＴが行なう。この時のデータ線やワード線に対する電圧印加状態は前記図９〜図１４で説明したようにされる。
【００４１】
バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は、例えばＳＲＡＭ（Static Random Access Memory）によって構成され、外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７に２値で入力される書き込みデータ及び外部入出力端子ｉ／ｏ０〜ｉ／ｏ７から出力する２値の読み出しデータを一時的に保存する。メモリバンク毎にバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は左右に２分割されており、メモリバンク毎のバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は、例えば、左右夫々に、対応するそれぞれのフラッシュメモリアレイにおける書き込み単位および読み出し単位に等しい記憶容量を備える。例えば、フラッシュメモリ１の場合、書き込み情報単位および読み出し情報単位が１ページ（＝２Ｋバイト）であるから、オンチップバッファとしてのそれぞれのバッファメモリＢＭＲＹ０（Ｌ），ＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｌ），ＢＭＲＹ３（Ｒ）は、２Ｋバイトの記憶容量を有する。バッファメモリＢＭＲＹｉ（Ｌ）又はＢＭＲＹｉ（Ｒ）は外部入出力端子ｉ／ｏ０〜ｉ／ｏ７とインタフェースされ、左側のバッファメモリＢＭＲＹｉ（Ｌ）はページアドレス情報が奇数ページであることき選択され、右側のバッファメモリＢＭＲＹｉ（Ｒ）はページアドレス情報が偶数ページアドレスを示すときに選択される。
【００４２】
図１６にはフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３、バッファメモリＢＭＲＹ０（Ｌ），ＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｌ），ＢＭＲＹ３（Ｒ）、及び入出力端子ｉ／ｏ０〜ｉ／ｏ７の接続関係が概略的に示されており、右側のバッファメモリＢＭＲＹｉ（Ｒ）又は左側のバッファメモリＢＭＲＹｉ（Ｌ）と出力端子ｉ／ｏ０〜ｉ／ｏ７との接続は概念的に示されるようにセレクタＳＥＬ（Ｒ）、ＳＥＬ（Ｌ）によって択一的に選択される。
【００４３】
前述の如く、バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は各メモリバンクに１組配置され、同一メモリバンクに配置されたバッファメモリは同一フラッシュメモリアレイに優先的に対応されて利用される。動作モードによっては優先的に対応されないバッファメモリを利用する場合もある。その制御はコマンドとアドレス信号に従って前記制御部ＣＮＴが制御する。
【００４４】
フラッシュメモリアレイとバッファメモリとの間のデータ入出力は８ビット、または１６ビット単位で行われる。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３において８ビット単位のセンスラッチＳＬの選択は図示を省略するセンスラッチ選択回路で行なう。バッファメモリＢＭＲＹ０〜ＢＭＲＹ３は８ビット単位でアクセス可能にされる。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３とバッファメモリＢＭＲＹ０〜ＢＭＲＹ３との間のデータ転送、並びにバッファメモリＢＭＲＹ０〜ＢＭＲＹ３に対するアクセス制御は、外部から与えられるコマンド及びアクセスアドレス情報などに基づいて制御部ＣＮＴが行なう。
【００４５】
《アクセス単位の２倍のバッファメモリサイズ》先ず、メモリバンクのバッファメモリサイズがアクセス単位の２倍である構成におけるインタリーブ動作について説明する。
【００４６】
図１にはフラッシュメモリ１の４バンク並列インタリーブ読み出し動作形態が例示される。外部から４バンク並列インタリーブ読み出し動作が指示されると、フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に対する読み出しは奇数ページと偶数ページで交互に４バンク並列で行われ、例えば図１では、読み出されたデータは偶数ページ用のバッファメモリＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｒ）に格納される。これに並行して、先に奇数ページ用のバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）に格納されている読み出しデータが、バッファメモリ毎に順次外部に出力される。出力順序は図１において▲１▼▲２▼▲３▼▲４▼の順番とされる。図２には前インタリーブ読み出し動作の制御手順が例示される。この制御は前記制御部ＣＮＴが行なう。選択ページとは外部出力の選択ページであることを意味し、Ｉ／Ｏ出力とは外部出力を意味する。
【００４７】
図３には前記４バンク並列インタリーブ読み出し動作のタイミングチャートが例示される。インタリーブ読み出しコマンドコードに続けてカラムアドレス及びローアドレスが入力される。カラムアドレスはページ内先頭アドレスとされ、ローアドレスはページアドレスの初期値とされる。制御部ＣＮＴはこのコマンドを解読することにより、各フラッシュメモリアレイのＦＡＲＹ０〜ＦＡＲＹ３の選択ページアドレスに対する読み出しを行なって例えばバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）に転送し、転送されたデータをバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）から読み出す。この読み出しに並行して、各フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３の次のページアドレスに対する読み出しを行なって例えばバッファメモリＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｒ）に転送する。以下フラッシュメモリアレイの読み出しデータをバッファメモリに格納する動作と、バッファメモリの記憶情報を外部に出力する動作とが並列的に行われる。特に制限されないが、このインタリーブ動作は制御信号ＣＥｂにてチップ非選択にされるまで継続される。
【００４８】
図４にはフラッシュメモリ１の４バンク並列インタリーブ読み出し動作と従来の読み出し動作との比較例が示される。フラッシュメモリアレイの読み出しデータをバッファメモリに格納する動作と、バッファメモリに記憶情報を外部に出力する動作との並列化により、従来に比べて読み出し動作時間を短縮することができる。
【００４９】
図５にはフラッシュメモリ１の４バンク並列インタリーブ書き込み動作形態が例示される。外部から４バンク並列インタリーブ書き込み動作が指示されると、外部からの書き込みデータがページアドレスの偶数又は奇数アドレスに応じて順次バッファメモリ格納される。例えば図５では奇数ページのバッファメモリＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｒ）に格納される。格納の順序は図５において▲１▼▲２▼▲３▼▲４▼の順番とされる。これに並行して既に偶数ページのバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）に既に格納されている書き込みデータをフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に書き込みされる。書き込みは４個のフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に対して並列に行われる。図６には前記インタリーブ書き込み動作の制御手順が例示される。この制御は前記制御部ＣＮＴが行なう。選択ページとは外部からの書き込みデータ入力の選択ページであることを意味する。
【００５０】
図７には前記４バンク並列インタリーブ書き込み動作のタイミングチャートが例示される。インタリーブ書込みコマンドコードに続けてカラムアドレス及びローアドレスが入力され、その後に、メモリバンクＢＮＫ０の書き込みデータと書き込み待機コマンド、メモリバンクＢＮＫ１の書き込みデータと書き込み待機コマンド、メモリバンクＢＮＫ２の書き込みデータと書き込み待機コマンド、及びメモリバンクＢＮＫ３の書き込みデータと書き込み開始コマンドが入力される。順次外部から入力される書込みデータは偶数ページのバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）又は奇数ページのバッファメモリＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｒ）の一方に格納される。書き込み開始コマンドを受取ることにより、前記各メモリバンクＢＮＫ０〜ＢＮＫ３で一方のバッファメモリＢＭＲＹに格納されている書込みデータを４バンク並列に対応するフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に書き込む。フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３への書き込みに並行して、偶数ページのバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）又は奇数ページのバッファメモリＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｒ）の他方には、前記と同じように、次のページアドレスの書き込みデータが順次直列的に格納される。以下同様にして、書き込みデータを外部からバッファメモリに格納する動作と、バッファメモリに格納した書き込みデータをフラッシュメモリアレイに書き込む動作とが並列的に行われる。特に制限されないが、このインタリーブ動作は制御信号ＣＥｂにてチップ非選択にされるまで継続される。
【００５１】
図８にはフラッシュメモリ１の４バンク並列インタリーブ書き込み動作と従来の書き込み動作との比較例が示される。書き込みデータを外部からバッファメモリに格納する動作と、バッファメモリに格納した書き込みデータをフラッシュメモリアレイに書き込む動作との並列化により、従来に比べて書き込み動作時間を短縮することができる。
【００５２】
《アクセス単位と同じバッファメモリサイズ》次に、メモリバンクのバッファメモリサイズがアクセス単位に等しい構成におけるインタリーブ動作について説明する。要するに、夫々のバッファメモリＢＭＲＹ０〜ＢＭＲＹ３の記憶容量が上記の半分とされる場合である。
【００５３】
この場合には、図１５のフラッシュメモリ１において、メモリバンク毎のバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は、対応するそれぞれのフラッシュメモリアレイにおける書き込み単位および読み出し単位に等しい記憶容量を備える。例えば、フラッシュメモリ１に適用する場合、書き込み情報単位および読み出し情報単位が１ページ（＝２Ｋバイト）であるから、オンチップバッファとしてのそれぞれのバッファメモリＢＭＲＹ０〜ＢＭＲＹ３は２Ｋバイトの記憶容量を有する。換言すれば、左右に分割された夫々のバッファメモリＢＭＲＹｉ（Ｌ）、ＢＭＲＹｉ（Ｒ）は１Ｋバイトの記憶容量を有する。
【００５４】
図１７にはフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３、バッファメモリＢＭＲＹ０（Ｌ），ＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｌ），ＢＭＲＹ３（Ｒ）、及び入出力端子ｉ／ｏ０〜ｉ／ｏ７の接続関係が概略的に示されている。フラッシュメモリ１に対する読み出し動作において、ページアドレス情報に基づいて選択されたフラッシュメモリアレイＦＡＲＹｉの記憶情報を一時的に保持するバッファメモリＢＭＲＹｉは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７とインタフェースされており、左側のバッファメモリアレイＢＭＲＹｉ(Ｌ)には、選択ページ内のカラムアドレスが偶数のデータが保持され、右側のバッファメモリＢＭＲＹｉ（Ｒ）には選択ページ内のカラムアドレスが奇数のデータが保持される。また、フラッシュメモリ１に対する書き込み動作において、外部入出力端子に与えられる書き込みデータはページアドレス情報等に基づいて選択された一つのバッファメモリＢＭＲＹｉのうちの左側のバッファメモリＢＭＲＹｉ（Ｌ）にカラムアドレスが偶数のデータが一時的に保持され右側のバッファメモリＢＭＲＹｉ（Ｒ）にはカラムアドレスが奇数のデータが一時的に保持される。
【００５５】
図１８には４バンクで各バンク毎にアクセス単位（書き込み読み出しの単位）に等しい記憶容量の１個のバッファメモリを持つ場合におけるインタリーブアクセスのためのメモリバンクに対するページアドレスのマッピング例が示される。同図に例示されるように同一メモリバンクには連続ページアドレスはマッピングされない。４ページ置きにページアドレスがマッピングされる。
【００５６】
図１９には図１８のページアドレスマッピングにおけるインタリーブ読み出し動作態様が例示される。動作▲１▼では、フラッシュメモリアレイＦＡＲＹ０，ＦＡＲＹ１から記憶情報を読み出し、読み出した記憶情報をバッファメモリＢＭＲＹ０、ＢＭＲＹ１に転送する。動作▲２▼では、先にバッファメモリＢＭＲＹ０、ＢＭＲＹ１に転送された読み出しデータを外部に出力し、これに並行して、フラッシュメモリアレイＦＡＲＹ２，ＦＡＲＹ３から記憶情報を読み出してその読み出し記憶情報をバッファメモリＢＭＲＹ２、ＢＭＲＹ３に転送する。動作▲２▼における処理の並列化により読み出し動作の高速化が実現される。ｉ／ｏからの外部出力は直列的に行われ、バッファメモリＢＭＲＹ０、ＢＭＲＹ１の順番に行なわれる。
【００５７】
図２０には図１８のページアドレスマッピングにおけるインタリーブ書き込み動作態様が例示される。動作▲１▼では、外部から書込みデータがバッファメモリＢＭＲＹ０、ＢＭＲＹ１に入力される。ｉ／ｏからの入力は直列的に行われ、バッファメモリＢＭＲＹ０、ＢＭＲＹ１の順番に行なわれる。動作▲２▼では先にバッファメモリＢＭＲＹ０、ＢＭＲＹ１に転送された書き込みデータをフラッシュメモリアレイＦＡＲＹ０，ＦＡＲＹ１に書込む。これに並行して、次の書込みデータを外部からバッファメモリＢＭＲＹ２、ＢＭＲＹ３に入力する。動作▲２▼における処理の並列化により書き込み動作の高速化が実現される。
【００５８】
図２１には２メモリバンクを一単位として各メモリバンク毎にアクセス単位（書き込み読み出しの単位）に等しい記憶容量の１個のバッファメモリを持つ場合におけるインタリーブアクセスのためのメモリバンクに対するページアドレスのマッピング例が示される。同図に例示されるように同一メモリバンクには連続ページアドレスをマッピングする。図１５への適用を考慮する場合には、メモリバンクＢＮＫ０とＢＮＫ１を一単位とし、メモリバンクＢＮＫ２とＢＮＫ３を更に別の一単位とし、各単位で同様にアクセス動作させればよい。ここでは、理解を容易化するために一単位だけに着目してその構成及び作用を以下で説明する。
【００５９】
図２２には図２１のページアドレスマッピングにおけるインタリーブ読み出し動作態様が例示される。動作▲１▼では、フラッシュメモリアレイＦＡＲＹ０から記憶情報を読み出し、読み出した記憶情報を同一メモリンバンクＢＮＫ０のバッファメモリＢＭＲＹ０に転送する。動作▲２▼では、先にバッファメモリＢＭＲＹ０に転送された読み出しデータを外部に出力し、これに並行して、フラッシュメモリアレイＦＡＲＹ０から次のページアドレスの記憶情報を読み出してその読み出し記憶情報を隣のメモリバンクＢＮＫ１のバッファメモリＢＭＲＹ１に転送する。動作▲３▼では、先にバッファメモリＢＭＲＹ１に転送された読み出しデータを外部に出力し、これに並行して、フラッシュメモリアレイＦＡＲＹ１から次のページアドレスの記憶情報を読み出してその読み出し記憶情報を隣のメモリバンクＢＮＫ０のバッファメモリＢＭＲＹ０に転送する。動作▲４▼では、先にバッファメモリＢＭＲＹ０に転送された読み出しデータを外部に出力し、これに並行して、フラッシュメモリアレイＦＡＲＹ１から次のページアドレスの記憶情報を読み出してその読み出し記憶情報を同じメモリバンクＢＮＫ１のバッファメモリＢＭＲＹ１に転送する。必要に応じて以下同様の処理を繰返す。夫々の動作▲２▼、▲３▼、▲４▼における処理の並列化により読み出し動作の高速化が実現される。特に図示はしないが、図１５への適用を考慮して図２１の２単位分の構成を並列させる場合には、ｉ／ｏからの外部出力はページアドレスの若い順に直列的に行なえばよい。
【００６０】
図２３には図２１のページアドレスマッピングにおけるインタリーブ書き込み動作態様が例示される。動作▲１▼では、外部から書込みデータがバッファメモリＢＭＲＹ０に入力される。動作▲２▼では先にバッファメモリＢＭＲＹ０に転送された書き込みデータをフラッシュメモリアレイＦＡＲＹ０に書込む。これに並行して、次の書込みデータを外部からバッファメモリＢＭＲＹ１に入力する。動作▲３▼では先にバッファメモリＢＭＲＹ１に転送された書き込みデータを隣のメモリバンクのフラッシュメモリアレイＦＡＲＹ０に書込む。これに並行して、次の書込みデータを外部からバッファメモリＢＭＲＹ０に入力する。動作▲４▼では先にバッファメモリＢＭＲＹ０に転送された書き込みデータを隣のメモリバンクのフラッシュメモリアレイＦＡＲＹ１に書込む。これに並行して、次の書込みデータを外部からバッファメモリＢＭＲＹ１に入力する。必要に応じて以下同様の処理を繰返す。夫々の動作▲２▼、▲３▼、▲４▼における処理の並列化により書き込み動作の高速化が実現される。特に図示はしないが、図１５への適用を考慮して図２１の２単位分の構成を並列させる場合には、ｉ／ｏからの外部入力はページアドレスの若い順に直列的に行なえばよい。
【００６１】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。
【００６２】
例えば、バッファメモリにはバイト単位アクセスを行なうＳＲＡＭを用いてページ単位のデータを直列的に転送するシリアル転送方式を採用しているが、フラッシュメモリアレイとの間ではページ単位のデータを内部転送可能なパラレル転送方式のデータラッチ回路を用いてもよい。
【００６３】
バッファメモリのサイズは1バンク毎にｎページ以上(ｎ：１より大きな自然数)あってもよい。
【００６４】
本発明は４値など多値フラッシュメモリだけではなく、２値フラッシュメモリにも適用可能である。また、多値フラッシュメモリの記憶形式は、記憶情報の値に応じて順次閾値電圧を相違させる構成に限定されず、メモリセルにおいて電荷を保持する場所を局所的に変更して多値で情報記憶を行なう電荷トラップ膜（窒化シリコン膜）を利用するメモリセル構造を採用してもよい。更に不揮発性メモリセルとして高誘電体メモリセル等のその他の記憶形式を採用する事も可能である。
【００６５】
また本発明はアドレス／データ両方がマルチプレクスされてＩ／Ｏ端子に入力されるものだけではなく、アドレスを入力するためのアドレス端子を有するものであってもよい。アドレス端子から入力されたアドレスに従ってバッファメモリへのアクセス又はフラッシュメモリアレイへのアクセスの何れかを指定するコマンドを有するようにしてもよい。この場合バッファメモリ又はフラッシュメモリの何れへのアクセスであるかを指定する制御信号によりアクセスする先を決定するようにしてもよい。更にこの場合であってもフラッシュメモリからバッファメモリへのアクセスはページ単位に行い、バッファメモリへのアクセスはバイト単位に行なうようにすることが可能である。
【００６６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００６７】
すなわち、不揮発性メモリ部に対する書き込み及び読み出しアクセスの高速化を実現することができる。
【００６８】
外部と不揮発性メモリ部との間のデータ転送のオーバーヘッドを低減することができる。
【図面の簡単な説明】
【図１】本発明の一例に係るフラッシュメモリの４バンク並列インタリーブ読み出し動作形態を例示する説明図である。
【図２】図１のインタリーブ読み出し動作の制御手順を例示するフローチャートである。
【図３】図１のインタリーブ読み出し動作のタイミングチャートである。
【図４】図１のインタリーブ読み出し動作と従来のインタリーブ読み出し動作との比較例を示す説明図である。
【図５】フラッシュメモリの４バンク並列インタリーブ書き込み動作形態を例示する説明図である。
【図６】図５のインタリーブ書き込み動作の制御手順を例示するフローチャートである。
【図７】図５のインタリーブ書き込み動作のタイミングチャートである。
【図８】図５のインタリーブ書き込み動作と従来のインタリーブ書き込み動作との比較例を示す説明図である。
【図９】フラッシュメモリセルのデバイス構造と消去動作の電圧印加情態を例示する縦断面図である。
【図１０】フラッシュメモリセルアレイを例示する回路図である。
【図１１】フラッシュメモリアレイにおける奇数番目メモリセルに対する書き込み動作の電圧印加状態を例示する回路図である。
【図１２】フラッシュメモリアレイにおける偶数番目メモリセルに対する書き込み動作の電圧印加状態を例示する回路図である。
【図１３】フラッシュメモリアレイにおける奇数番目メモリセルに対する読み出し動作の電圧印加状態を例示する回路図である。
【図１４】フラッシュメモリアレイにおける偶数番目メモリセルに対する読み出し動作の電圧印加状態を例示する回路図である。
【図１５】本発明に係る半導体記憶装置の一例であるフラッシュメモリの平面的なレイアウト構成を例示するブロック図である。
【図１６】メモリバンクのバッファメモリサイズがアクセス単位の２倍である構成におけるフラッシュメモリアレイ、バッファメモリ及び入出力端子の接続関係を概略的に示す説明図である。
【図１７】メモリバンクのバッファメモリサイズがアクセス単位に等しい構成におけるフラッシュメモリアレイ、バッファメモリ及び入出力端子の接続関係を概略的に示す説明図である。
【図１８】４バンクで各バンク毎にアクセス単位に等しい１個のバッファメモリを持つメモリアレイ構成におけるインタリーブアクセスのためのメモリバンクに対するページアドレスのマッピング例を示す説明図である。
【図１９】図１８のページアドレスマッピングにおけるインタリーブ読み出し動作態様を例示する説明図である。
【図２０】図１８のページアドレスマッピングにおけるインタリーブ書き込み動作態様を例示する説明図である。
【図２１】２メモリバンクを一単位として各メモリバンク毎にアクセス単位に等しい１個のバッファメモリを持つメモリアレイ構成におけるインタリーブアクセスのためのメモリバンクに対するページアドレスのマッピング例を示す説明図である。
【図２２】図２１のページアドレスマッピングにおけるインタリーブ読み出し動作態様を例示する説明図である。
【図２３】図２１のページアドレスマッピングにおけるインタリーブ書き込み動作態様を例示する説明図である。
【符号の説明】
１ フラッシュメモリ
ＢＮＫ０〜ＢＮＫ３ メモリバンク
ＦＡＲＹ０〜ＦＡＲＹ３ フラッシュメモリアレイ
ＢＭＲＹ０、ＢＭＲＹ０（Ｌ）、ＢＭＲＹ０（Ｒ） バッファメモリ
ＢＭＲＹ１、ＢＭＲＹ１（Ｌ）、ＢＭＲＹ１（Ｒ） バッファメモリ
ＢＭＲＹ２、ＢＭＲＹ２（Ｌ）、ＢＭＲＹ２（Ｒ） バッファメモリ
ＢＭＲＹ３、ＢＭＲＹ３（Ｌ）、ＢＭＲＹ３（Ｒ） バッファメモリ
ＣＮＴ 制御部
ＭＣ、ＭＣｉ１〜ＭＣｊ４ メモリセル
ＷＬｍ、ＷＬｎ ワード線
ＤＬ１〜ＤＬ５ データ線
ＱＳ０、ＱＳ１ ソース選択ＭＯＳトランジスタ
ＱＤ０、ＱＤ１ ドレイン選択ＭＯＳトランジスタ
Claims (8)
- 複数のメモリバンクと制御部を有し、前記メモリバンクは記憶情報を書換え可能な複数の不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を夫々格納可能な２個のバッファ部とを有し、
前記不揮発性メモリ部はマトリクス配置された複数のメモリセルを有し、
前記複数のメモリセルは所定数毎にワード線を共有し、
前記制御部は、アクセス動作の指示に応答して、メモリバンクの一方のバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して当該メモリバンクの他方のバッファ部と外部との間でデータ転送を行なうインタリーブ動作の制御が可能であり、書き込み又は読み出しアクセス動作においてワード線を共有するメモリセルの一部と残りを夫々別々にアクセス動作の対象にするとともに、
前記制御部は、読み出しアクセス動作の指示に応答して、前記複数の不揮発性メモリ部を並列にデータ読み出し動作させて夫々の不揮発性メモリ部に対応する一方のバッファ部に読み出しデータを並列転送させる動作と、他方のバッファ部を順次選択してそれら保有する読み出しデータを外部に出力させる動作とを並列化可能であることを特徴とする半導体記憶装置。 - 前記制御部は、書き込みアクセス動作の指示に応答して、一方のバッファ部を順次選択して外部からの書き込みデータを転送する動作と、前記複数のバッファ部から対応する不揮発性メモリ部に並列に書き込みデータを転送して書き込む動作とを並列化可能であることを特徴とする請求項１記載の半導体記憶装置。
- 複数のメモリバンクと制御部を有し、前記複数のメモリバンクのそれぞれは記憶情報を書換え可能な不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を格納可能な１個のバッファ部とを有し、
前記制御部は、アクセス対象に指示された一つのメモリバンクの動作に当該一つのメモリバンクの有するバッファ部と他の一つのメモリバンクの有するバッファ部を利用可能とし、前記アクセス対象に指定された一つのメモリバンクのアクセス時に、当該一つのメモリバンクのバッファ部は当該一つのメモリバンクの不揮発性メモリ部のアクセスにかかるデータを外部との間でデータ転送を行ない、これに並行して前記他のメモリバンクのバッファ部は当該一つのメモリバンクの不揮発性メモリ部との間でデータ転送を行なうインタリーブ動作の制御が可能であることを特徴とする半導体記憶装置。 - 前記インタリーブ動作において、前記不揮発性メモリ部において書き込み読み出し単位の情報量を単位ブロックとするとき、単位ブロックのアドレス割り当てはメモリバンク内で２連続されることを特徴とする請求項３記載の半導体記憶装置。
- 複数のメモリバンクと制御部を有し、前記複数のメモリバンクのそれぞれは記憶情報を書換え可能な不揮発性メモリ部と前記不揮発性メモリ部の書き込み読み出し単位の情報を格納可能な１個のバッファ部とを有し、
前記制御部は、アクセス動作の指示に応答して、一つのメモリバンクのバッファ部と不揮発性メモリ部との間でデータ転送を行ない、これに並行して他のメモリバンクのバッファ部と外部との間で当該一つのメモリバンクへのアクセスにかかるデータのデータ転送を行なうインタリーブ動作の制御が可能であることを特徴とする半導体記憶装置。 - 前記インタリーブ動作において、前記不揮発性メモリ部において書き込み読み出し単位の情報量を単位ブロックとするとき、単位ブロックのアドレス割り当てはメモリバンク内で２連続されることを特徴とする請求項５記載の半導体記憶装置。
- 前記不揮発性メモリ部はマトリクス配置された複数のメモリセルを有し、
前記複数のメモリセルは所定数毎にワード線を共有し、
前記制御部は、書き込み又は読み出しアクセス動作においてワード線を共有するメモリセルの一部と残りを夫々別々にアクセス動作の対象にすることを特徴とする請求項３又は５記載の半導体記憶装置。 - 前記不揮発性メモリ部はフラッシュメモリ部であることを特徴とする請求項１、３又は５に記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002115923A JP4050548B2 (ja) | 2002-04-18 | 2002-04-18 | 半導体記憶装置 |
| US10/404,085 US6775185B2 (en) | 2002-04-18 | 2003-04-02 | Nonvolatile semiconductor memory |
| TW092107661A TWI270077B (en) | 2002-04-18 | 2003-04-03 | Semiconductor recording apparatus |
| KR10-2003-0024239A KR20030082917A (ko) | 2002-04-18 | 2003-04-17 | 반도체기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002115923A JP4050548B2 (ja) | 2002-04-18 | 2002-04-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003317487A JP2003317487A (ja) | 2003-11-07 |
| JP4050548B2 true JP4050548B2 (ja) | 2008-02-20 |
Family
ID=29207729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002115923A Expired - Fee Related JP4050548B2 (ja) | 2002-04-18 | 2002-04-18 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6775185B2 (ja) |
| JP (1) | JP4050548B2 (ja) |
| KR (1) | KR20030082917A (ja) |
| TW (1) | TWI270077B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995027926A1 (fr) * | 1994-04-06 | 1995-10-19 | Citizen Watch Co., Ltd. | Rythmeur electronique |
Families Citing this family (101)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080195798A1 (en) * | 2000-01-06 | 2008-08-14 | Super Talent Electronics, Inc. | Non-Volatile Memory Based Computer Systems and Methods Thereof |
| JP4427361B2 (ja) * | 2004-03-16 | 2010-03-03 | 株式会社東芝 | 不揮発性半導体メモリ |
| JP4357331B2 (ja) | 2004-03-24 | 2009-11-04 | 東芝メモリシステムズ株式会社 | マイクロプロセッサブートアップ制御装置、及び情報処理システム |
| JP2006040497A (ja) * | 2004-07-30 | 2006-02-09 | Renesas Technology Corp | 半導体記憶装置、不揮発性半導体記憶装置 |
| KR100590388B1 (ko) * | 2005-03-10 | 2006-06-19 | 주식회사 하이닉스반도체 | 멀티-플레인 타입 플래쉬 메모리 장치와, 그 프로그램 동작및 리드 동작 제어 방법 |
| KR100737913B1 (ko) | 2005-10-04 | 2007-07-10 | 삼성전자주식회사 | 반도체 메모리 장치의 읽기 방법 |
| KR100769776B1 (ko) * | 2006-09-29 | 2007-10-24 | 주식회사 하이닉스반도체 | 낸드 플래시 메모리 소자의 프로그램 방법 |
| KR100822804B1 (ko) * | 2006-10-20 | 2008-04-17 | 삼성전자주식회사 | 커플링 영향을 차단할 수 있는 플래시 메모리 장치 및 그프로그램 방법 |
| US8935302B2 (en) * | 2006-12-06 | 2015-01-13 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for data block usage information synchronization for a non-volatile storage volume |
| US8489817B2 (en) | 2007-12-06 | 2013-07-16 | Fusion-Io, Inc. | Apparatus, system, and method for caching data |
| US8074011B2 (en) * | 2006-12-06 | 2011-12-06 | Fusion-Io, Inc. | Apparatus, system, and method for storage space recovery after reaching a read count limit |
| US9116823B2 (en) | 2006-12-06 | 2015-08-25 | Intelligent Intellectual Property Holdings 2 Llc | Systems and methods for adaptive error-correction coding |
| CN101636712B (zh) | 2006-12-06 | 2016-04-13 | 才智知识产权控股公司(2) | 在存储控制器内服务对象请求的装置、系统和方法 |
| US9104599B2 (en) | 2007-12-06 | 2015-08-11 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for destaging cached data |
| US8443134B2 (en) * | 2006-12-06 | 2013-05-14 | Fusion-Io, Inc. | Apparatus, system, and method for graceful cache device degradation |
| KR101490327B1 (ko) * | 2006-12-06 | 2015-02-05 | 퓨전-아이오, 인크. | 뱅크 인터리브를 이용한 솔리드-스테이트 스토리지의 명령 관리 장치, 시스템 및 방법 |
| US8706968B2 (en) * | 2007-12-06 | 2014-04-22 | Fusion-Io, Inc. | Apparatus, system, and method for redundant write caching |
| US9495241B2 (en) | 2006-12-06 | 2016-11-15 | Longitude Enterprise Flash S.A.R.L. | Systems and methods for adaptive data storage |
| KR100856059B1 (ko) | 2007-02-23 | 2008-09-02 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
| US20080235438A1 (en) * | 2007-03-20 | 2008-09-25 | Sony Corporation And Sony Electronics Inc. | System and method for effectively implementing a multiple-channel memory architecture |
| US20100325342A1 (en) * | 2007-07-20 | 2010-12-23 | Panasonic Corporation | Memory controller and nonvolatile storage device using same |
| KR101437517B1 (ko) * | 2007-10-23 | 2014-09-05 | 삼성전자주식회사 | 인터리빙 기법을 이용한 메모리 시스템, 및 그 방법 |
| US9519540B2 (en) | 2007-12-06 | 2016-12-13 | Sandisk Technologies Llc | Apparatus, system, and method for destaging cached data |
| US7836226B2 (en) | 2007-12-06 | 2010-11-16 | Fusion-Io, Inc. | Apparatus, system, and method for coordinating storage requests in a multi-processor/multi-thread environment |
| US8316277B2 (en) * | 2007-12-06 | 2012-11-20 | Fusion-Io, Inc. | Apparatus, system, and method for ensuring data validity in a data storage process |
| US8195912B2 (en) * | 2007-12-06 | 2012-06-05 | Fusion-io, Inc | Apparatus, system, and method for efficient mapping of virtual and physical addresses |
| US8422402B2 (en) | 2008-04-01 | 2013-04-16 | International Business Machines Corporation | Broadcasting a message in a parallel computer |
| US8195978B2 (en) * | 2008-05-16 | 2012-06-05 | Fusion-IO. Inc. | Apparatus, system, and method for detecting and replacing failed data storage |
| US8484440B2 (en) | 2008-05-21 | 2013-07-09 | International Business Machines Corporation | Performing an allreduce operation on a plurality of compute nodes of a parallel computer |
| US8281053B2 (en) | 2008-07-21 | 2012-10-02 | International Business Machines Corporation | Performing an all-to-all data exchange on a plurality of data buffers by performing swap operations |
| US8266503B2 (en) | 2009-03-13 | 2012-09-11 | Fusion-Io | Apparatus, system, and method for using multi-level cell storage in a single-level cell mode |
| JP5480714B2 (ja) * | 2009-05-15 | 2014-04-23 | パナソニック株式会社 | 半導体記録装置 |
| US8307258B2 (en) | 2009-05-18 | 2012-11-06 | Fusion-10, Inc | Apparatus, system, and method for reconfiguring an array to operate with less storage elements |
| US8281227B2 (en) | 2009-05-18 | 2012-10-02 | Fusion-10, Inc. | Apparatus, system, and method to increase data integrity in a redundant storage system |
| JP4719290B2 (ja) * | 2009-06-15 | 2011-07-06 | 東芝メモリシステムズ株式会社 | 情報処理システム |
| CN102696010B (zh) | 2009-09-08 | 2016-03-23 | 才智知识产权控股公司(2) | 用于将数据高速缓存在固态存储设备上的装置、系统和方法 |
| US9223514B2 (en) | 2009-09-09 | 2015-12-29 | SanDisk Technologies, Inc. | Erase suspend/resume for memory |
| CN102597910B (zh) | 2009-09-09 | 2015-03-25 | 弗森-艾奥公司 | 存储设备中用于功率减小管理的装置、系统及方法 |
| JP5518197B2 (ja) | 2009-09-09 | 2014-06-11 | フュージョン−アイオー・インコーポレーテッド | ストレージを割り当てるための装置、システム、および方法 |
| US8601222B2 (en) | 2010-05-13 | 2013-12-03 | Fusion-Io, Inc. | Apparatus, system, and method for conditional and atomic storage operations |
| US9122579B2 (en) | 2010-01-06 | 2015-09-01 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for a storage layer |
| US8380915B2 (en) | 2010-01-27 | 2013-02-19 | Fusion-Io, Inc. | Apparatus, system, and method for managing solid-state storage media |
| US8661184B2 (en) | 2010-01-27 | 2014-02-25 | Fusion-Io, Inc. | Managing non-volatile media |
| US8315092B2 (en) * | 2010-01-27 | 2012-11-20 | Fusion-Io, Inc. | Apparatus, system, and method for determining a read voltage threshold for solid-state storage media |
| US8854882B2 (en) | 2010-01-27 | 2014-10-07 | Intelligent Intellectual Property Holdings 2 Llc | Configuring storage cells |
| US9245653B2 (en) | 2010-03-15 | 2016-01-26 | Intelligent Intellectual Property Holdings 2 Llc | Reduced level cell mode for non-volatile memory |
| US8332460B2 (en) * | 2010-04-14 | 2012-12-11 | International Business Machines Corporation | Performing a local reduction operation on a parallel computer |
| US9424087B2 (en) | 2010-04-29 | 2016-08-23 | International Business Machines Corporation | Optimizing collective operations |
| KR101685636B1 (ko) | 2010-05-19 | 2016-12-13 | 삼성전자주식회사 | 반도체 메모리 장치 및 그것의 동작 방법 |
| US8949577B2 (en) | 2010-05-28 | 2015-02-03 | International Business Machines Corporation | Performing a deterministic reduction operation in a parallel computer |
| US10013354B2 (en) | 2010-07-28 | 2018-07-03 | Sandisk Technologies Llc | Apparatus, system, and method for atomic storage operations |
| US8725934B2 (en) | 2011-12-22 | 2014-05-13 | Fusion-Io, Inc. | Methods and appratuses for atomic storage operations |
| US8984216B2 (en) | 2010-09-09 | 2015-03-17 | Fusion-Io, Llc | Apparatus, system, and method for managing lifetime of a storage device |
| US8776081B2 (en) | 2010-09-14 | 2014-07-08 | International Business Machines Corporation | Send-side matching of data communications messages |
| US8566841B2 (en) | 2010-11-10 | 2013-10-22 | International Business Machines Corporation | Processing communications events in parallel active messaging interface by awakening thread from wait state |
| EP2652623B1 (en) | 2010-12-13 | 2018-08-01 | SanDisk Technologies LLC | Apparatus, system, and method for auto-commit memory |
| US9208071B2 (en) | 2010-12-13 | 2015-12-08 | SanDisk Technologies, Inc. | Apparatus, system, and method for accessing memory |
| US9047178B2 (en) | 2010-12-13 | 2015-06-02 | SanDisk Technologies, Inc. | Auto-commit memory synchronization |
| US9218278B2 (en) | 2010-12-13 | 2015-12-22 | SanDisk Technologies, Inc. | Auto-commit memory |
| US10817421B2 (en) | 2010-12-13 | 2020-10-27 | Sandisk Technologies Llc | Persistent data structures |
| US10817502B2 (en) | 2010-12-13 | 2020-10-27 | Sandisk Technologies Llc | Persistent memory management |
| WO2012083308A2 (en) | 2010-12-17 | 2012-06-21 | Fusion-Io, Inc. | Apparatus, system, and method for persistent data management on a non-volatile storage media |
| US9213594B2 (en) | 2011-01-19 | 2015-12-15 | Intelligent Intellectual Property Holdings 2 Llc | Apparatus, system, and method for managing out-of-service conditions |
| WO2012106362A2 (en) | 2011-01-31 | 2012-08-09 | Fusion-Io, Inc. | Apparatus, system, and method for managing eviction of data |
| US9201677B2 (en) | 2011-05-23 | 2015-12-01 | Intelligent Intellectual Property Holdings 2 Llc | Managing data input/output operations |
| US8874823B2 (en) | 2011-02-15 | 2014-10-28 | Intellectual Property Holdings 2 Llc | Systems and methods for managing data input/output operations |
| US9003104B2 (en) | 2011-02-15 | 2015-04-07 | Intelligent Intellectual Property Holdings 2 Llc | Systems and methods for a file-level cache |
| US9141527B2 (en) | 2011-02-25 | 2015-09-22 | Intelligent Intellectual Property Holdings 2 Llc | Managing cache pools |
| JP5285102B2 (ja) * | 2011-03-09 | 2013-09-11 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US9563555B2 (en) | 2011-03-18 | 2017-02-07 | Sandisk Technologies Llc | Systems and methods for storage allocation |
| WO2012129191A2 (en) | 2011-03-18 | 2012-09-27 | Fusion-Io, Inc. | Logical interfaces for contextual storage |
| US8893083B2 (en) | 2011-08-09 | 2014-11-18 | International Business Machines Coporation | Collective operation protocol selection in a parallel computer |
| US8667501B2 (en) | 2011-08-10 | 2014-03-04 | International Business Machines Corporation | Performing a local barrier operation |
| US8910178B2 (en) | 2011-08-10 | 2014-12-09 | International Business Machines Corporation | Performing a global barrier operation in a parallel computer |
| US9274937B2 (en) | 2011-12-22 | 2016-03-01 | Longitude Enterprise Flash S.A.R.L. | Systems, methods, and interfaces for vector input/output operations |
| US9767032B2 (en) | 2012-01-12 | 2017-09-19 | Sandisk Technologies Llc | Systems and methods for cache endurance |
| US10102117B2 (en) | 2012-01-12 | 2018-10-16 | Sandisk Technologies Llc | Systems and methods for cache and storage device coordination |
| US9251052B2 (en) | 2012-01-12 | 2016-02-02 | Intelligent Intellectual Property Holdings 2 Llc | Systems and methods for profiling a non-volatile cache having a logical-to-physical translation layer |
| US9251086B2 (en) | 2012-01-24 | 2016-02-02 | SanDisk Technologies, Inc. | Apparatus, system, and method for managing a cache |
| US9116812B2 (en) | 2012-01-27 | 2015-08-25 | Intelligent Intellectual Property Holdings 2 Llc | Systems and methods for a de-duplication cache |
| US9495135B2 (en) | 2012-02-09 | 2016-11-15 | International Business Machines Corporation | Developing collective operations for a parallel computer |
| US8706847B2 (en) | 2012-02-09 | 2014-04-22 | International Business Machines Corporation | Initiating a collective operation in a parallel computer |
| US10019353B2 (en) | 2012-03-02 | 2018-07-10 | Longitude Enterprise Flash S.A.R.L. | Systems and methods for referencing data on a storage medium |
| US9678863B2 (en) | 2012-06-12 | 2017-06-13 | Sandisk Technologies, Llc | Hybrid checkpointed memory |
| US8804415B2 (en) | 2012-06-19 | 2014-08-12 | Fusion-Io, Inc. | Adaptive voltage range management in non-volatile memory |
| US10339056B2 (en) | 2012-07-03 | 2019-07-02 | Sandisk Technologies Llc | Systems, methods and apparatus for cache transfers |
| US9612966B2 (en) | 2012-07-03 | 2017-04-04 | Sandisk Technologies Llc | Systems, methods and apparatus for a virtual machine cache |
| US10346095B2 (en) | 2012-08-31 | 2019-07-09 | Sandisk Technologies, Llc | Systems, methods, and interfaces for adaptive cache persistence |
| US10318495B2 (en) | 2012-09-24 | 2019-06-11 | Sandisk Technologies Llc | Snapshots for a non-volatile device |
| US10509776B2 (en) | 2012-09-24 | 2019-12-17 | Sandisk Technologies Llc | Time sequence data management |
| US9842053B2 (en) | 2013-03-15 | 2017-12-12 | Sandisk Technologies Llc | Systems and methods for persistent cache logging |
| US10102144B2 (en) | 2013-04-16 | 2018-10-16 | Sandisk Technologies Llc | Systems, methods and interfaces for data virtualization |
| US10558561B2 (en) | 2013-04-16 | 2020-02-11 | Sandisk Technologies Llc | Systems and methods for storage metadata management |
| US9842128B2 (en) | 2013-08-01 | 2017-12-12 | Sandisk Technologies Llc | Systems and methods for atomic storage operations |
| US10019320B2 (en) | 2013-10-18 | 2018-07-10 | Sandisk Technologies Llc | Systems and methods for distributed atomic storage operations |
| US10019352B2 (en) | 2013-10-18 | 2018-07-10 | Sandisk Technologies Llc | Systems and methods for adaptive reserve storage |
| US10073630B2 (en) | 2013-11-08 | 2018-09-11 | Sandisk Technologies Llc | Systems and methods for log coordination |
| KR102166924B1 (ko) | 2013-12-26 | 2020-10-16 | 삼성전자주식회사 | 저장 장치의 구동 방법 |
| US20160232112A1 (en) * | 2015-02-06 | 2016-08-11 | Futurewei Technologies, Inc. | Unified Memory Bus and Method to Operate the Unified Memory Bus |
| US9946607B2 (en) | 2015-03-04 | 2018-04-17 | Sandisk Technologies Llc | Systems and methods for storage error management |
| US10009438B2 (en) | 2015-05-20 | 2018-06-26 | Sandisk Technologies Llc | Transaction log acceleration |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1185609A (ja) | 1997-09-09 | 1999-03-30 | Mitsubishi Electric Corp | 半導体記憶装置及びそのデータ管理方法 |
| JPH11126497A (ja) * | 1997-10-22 | 1999-05-11 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置 |
| JP4012341B2 (ja) | 1999-07-14 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6240040B1 (en) * | 2000-03-15 | 2001-05-29 | Advanced Micro Devices, Inc. | Multiple bank simultaneous operation for a flash memory |
| IT1318979B1 (it) * | 2000-10-06 | 2003-09-19 | St Microelectronics Srl | Architettura di memoria a semiconduttore |
| JP4084922B2 (ja) | 2000-12-22 | 2008-04-30 | 株式会社ルネサステクノロジ | 不揮発性記憶装置の書込み方法 |
| JP2003077276A (ja) * | 2001-08-31 | 2003-03-14 | Nec Corp | 半導体メモリ |
-
2002
- 2002-04-18 JP JP2002115923A patent/JP4050548B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-02 US US10/404,085 patent/US6775185B2/en not_active Expired - Lifetime
- 2003-04-03 TW TW092107661A patent/TWI270077B/zh not_active IP Right Cessation
- 2003-04-17 KR KR10-2003-0024239A patent/KR20030082917A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995027926A1 (fr) * | 1994-04-06 | 1995-10-19 | Citizen Watch Co., Ltd. | Rythmeur electronique |
Also Published As
| Publication number | Publication date |
|---|---|
| TWI270077B (en) | 2007-01-01 |
| JP2003317487A (ja) | 2003-11-07 |
| US20030198084A1 (en) | 2003-10-23 |
| US6775185B2 (en) | 2004-08-10 |
| TW200401297A (en) | 2004-01-16 |
| KR20030082917A (ko) | 2003-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4050548B2 (ja) | 半導体記憶装置 | |
| US10204679B2 (en) | Highly compact non-volatile memory and method thereof | |
| US8045392B2 (en) | Multiple level programming in a non-volatile memory device | |
| US8363468B2 (en) | Semiconductor memory device | |
| US8539144B2 (en) | Nonvolatile semiconductor memory device with advanced multi-page program operation | |
| US8027195B2 (en) | Folding data stored in binary format into multi-state format within non-volatile memory devices | |
| US6483742B1 (en) | Bit map addressing schemes for flash memory | |
| US8228729B2 (en) | Structure and method for shuffling data within non-volatile memory devices | |
| US8873303B2 (en) | Non-volatile memory and method with shared processing for an aggregate of read/write circuits | |
| KR101127413B1 (ko) | 개선된 부분 페이지 프로그램 능력을 가진 비휘발성 메모리및 제어 | |
| CN1444231B (zh) | 减少非易失性存储器的编程和读取干扰的方法和设备 | |
| US20080065812A1 (en) | Pseudo random and command driven bit compensation for the cycling effects in flash memory | |
| US7839678B2 (en) | NAND type flash memory and write method of the same | |
| JP2001357682A (ja) | メモリシステムおよびそのプログラム方法 | |
| US7864590B2 (en) | Non-volatile memory device and method of operating the same | |
| US9159373B2 (en) | Enhanced block copy |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050405 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071015 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071120 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071129 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4050548 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101207 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111207 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121207 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131207 Year of fee payment: 6 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |