JP2003317487A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003317487A JP2002115923A JP2002115923A JP2003317487A JP 2003317487 A JP2003317487 A JP 2003317487A JP 2002115923 A JP2002115923 A JP 2002115923A JP 2002115923 A JP2002115923 A JP 2002115923A JP 2003317487 A JP2003317487 A JP 2003317487A
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Abstract

(57)【要約】 【課題】 不揮発性メモリ部に対する書き込み及び読み
出しアクセスの高速化を実現する。 【解決手段】 メモリバンク（ＢＮＫ０〜ＢＮＫ３）は
不揮発性メモリ部（ＦＡＲＹ０〜ＦＡＲＹ３）と前記不
揮発性メモリ部のアクセス単位の情報を夫々格納可能な
２個のバッファ部（ＢＭＲＹｉ（Ｌ）、ＢＭＲＹｉ
（Ｒ））とを有する。アクセス動作の指示に応答して、
メモリバンクの一方のバッファ部と不揮発性メモリ部と
の間でデータ転送を行ない、これに並行して当該メモリ
バンクの他方のバッファ部と外部との間でデータ転送を
行なうインタリーブ動作の制御が可能である。前記イン
タリーブ動作における不揮発性メモリ部とバッファ部の
データ転送と、バッファ部と外部とのデータ転送が並列
化されることによりアクセス速度の高速化を実現するこ
とができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ部と
そのバッファ部を有する半導体記憶装置、特に不揮発性
メモリ部とバッファ部を利用したインタリーブ動作によ
る高速アクセス化に関し、例えばフラッシュメモリに適
用して有効な技術に関する。
【０００２】
【従来の技術】特開平１１−８５６０９号公報には、不
揮発性メモリ部とそのバッファ部を有するフラッシュメ
モリについて記載がある。これによれば、メモリ部は８
ビット又は１６ビット単位でしかリード・ライトできな
いのに対し、ホスト装置とは５１２バイトのような単数
もしくは複数セクタ単位でデータのやり取りを行なう必
要があるため、バッファ部を設け、このバッファ部をフ
ラッシュメモリに対する消去、書き込み、読み出し等の
コマンドを実行するときに暗黙的に利用する。
【０００３】特開２００１−２８４２８号公報及び公開
されていない特願２００１−３９１２２９号出願にはフ
ラッシュメモリの素子分離にアシストゲート（ＡＧ）を
用いたフラッシュメモリについて記載がある。 フラッ
シュメモリセルの素子分離にアシストゲート（ＡＧ）を
用いると、ソースとドレインを共通化することができ
る。この場合、書き込み動作や読み出し動作でソースと
ドレインの位置を適宜入れ替えるため、メモリセルのワ
ード線を共有して多数並設されたメモリセルに対して動
作対象は少なくとも１個置きとすることが必要になる。
要するに、隣接するメモリセルはソース・ドレインに接
続されるソース線・ビット線を共有するから、隣同士を
並列動作させると誤動作を生じてしまうからである。し
たがって、ワード線を共有する上述のようなフラッシュ
メモリセルに対する書き込みや読み出し動作は、偶数番
目のフラッシュメモリセルと奇数番目のフラッシュメモ
リセルとで別々に行なわなければならない。
【０００４】
【発明が解決しようとする課題】この点について本発明
者が検討したところ以下の問題点を見出した。連続的に
書き込みや読み出しを行なう場合に、１本のワード線に
接続するメモリセルに対して、偶数番目のメモリセルの
記憶情報をメモリ部からバッファ部に読み出し、バッフ
ァ部の情報を外部に出力する動作を行ない、その後、奇
数番目のメモリセルの記憶情報をメモリ部からバッファ
部に読み出し、バッファ部の情報を外部に出力する動作
を行なうことになる。ワード線１本分の記憶情報を一時
的に蓄えることができるバッファ部があって、偶数番目
と奇数番目で動作を完全に分けなければならない。書き
込み動作の場合も事情は全く同じで、それは、アクセス
動作の高速化を妨げる原因になる。この問題点は、４値
のフラッシュメモリにおける偶数番目と奇数番目のメモ
リセルに対するアクセスの分離という事情に起因するだ
けでなく、２値のフラッシュメモリにおけるメモリセル
の選択規模とバッファ部の記憶容量との制約事情からも
全く同じ問題を生ずる。
【０００５】本発明の目的は、不揮発性メモリ部に対す
る書き込み及び読み出しアクセスの高速化を実現できる
半導体記憶装置を提供することにある。
【０００６】本発明の更に別の目的は、外部と不揮発性
メモリ部との間のデータ転送のオーバーヘッドを低減す
ることができる半導体記憶装置を提供することにある。
【０００７】本発明の上記並びにその他の目的と新規な
特徴は本明細書の以下の記述と添付図面から明らかにさ
れるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【０００９】〔１〕《アクセス単位の２倍のバッファサ
イズ》第１の観点による本発明の半導体記憶装置は、複
数のメモリバンクと制御部を有し、前記メモリバンクは
記憶情報を書換え可能な複数の不揮発性メモリ部と前記
不揮発性メモリ部の書き込み読み出し単位の情報を夫々
格納可能な２個のバッファ部とを有する。前記制御部
は、アクセス動作の指示に応答して、メモリバンクの一
方のバッファ部と不揮発性メモリ部との間でデータ転送
を行ない、これに並行して当該メモリバンクの他方のバ
ッファ部と外部との間でデータ転送を行なうインタリー
ブ動作の制御が可能である。不揮発性メモリ部は例えば
フラッシュメモリ部により構成される。
【００１０】上記より、読み出し動作では不揮発性メモ
リ部から読み出したデータを一方のバッファ部に転送す
る動作と、先に他方のバッファ部に転送されている読み
出しデータを外部に出力する動作とが並列化されるか
ら、不揮発性メモリ部から読み出したデータをバッファ
部に転送してそのデータを当該バッファ部から外部に出
力する直列的な動作を順番に行なう場合に比べて読み出
し動作の高速化が実現される。書き込み動作の場合も同
様であり、書き込みデータを外部から一方のバッファ部
に転送する動作と、既に他方データバッファ部に転送さ
れている書き込みデータを不揮発性メモリ部に転送する
動作とが並列化されるから、書き込みデータを外部から
バッファ部に転送してその書き込みデータを不揮発性メ
モリ部に転送する直列的な動作を順番に行なう場合に比
べて書き込み動作の高速化が実現される。
【００１１】本発明の具体的な態様として、不揮発性メ
モリ部はマトリクス配置された複数のメモリセルを有
し、前記複数のメモリセルは所定数毎にワード線を共有
し、前記制御部は、書き込み又は読み出しアクセス動作
においてワード線を共有するメモリセルの一部と残りを
夫々別々にアクセス動作の対象にする。例えばワード線
を共有するメモリセルに対して偶数番目のメモリセルと
奇数番目のメモリセルを別々に書き込みアクセス動作及
び読み出しアクセス動作の対象とする。
【００１２】このとき、前記制御部は、読み出しアクセ
ス動作の指示に応答して、前記複数の不揮発性メモリ部
を並列にデータ読み出し動作させて夫々の不揮発性メモ
リ部に対応する一方のバッファ部に読み出しデータを並
列転送させる動作と、他方のバッファ部を順次選択して
それら保有する読み出しデータを外部に出力させる動作
とを並列化可能である。また、前記制御部は、書き込み
アクセス動作の指示に応答して、一方のバッファ部を順
次選択して外部からの書き込みデータを転送する動作
と、前記複数のバッファ部から対応する不揮発性メモリ
部に並列に書き込みデータを転送して書き込む動作とを
並列化可能である。
【００１３】〔２〕《アクセス単位に等しいバッファサ
イズ》第２の観点による本発明の半導体記憶装置は、複
数のメモリバンクと制御部を有し、前記メモリバンクは
記憶情報を書換え可能な複数の不揮発性メモリ部と前記
不揮発性メモリ部の書き込み読み出し単位の情報を格納
可能な１個のバッファ部とを有する。前記制御部は、ア
クセス対象に指示された一のメモリバンクの動作に当該
一と他の２個のメモリバンクのバッファ部を利用可能と
し、一のメモリバンクのアクセス時、当該一のメモリバ
ンクのバッファ部は不揮発性メモリ部又は外部との間で
データ転送を行ない、これに並行して前記他のメモリバ
ンクのバッファ部は当該一のメモリバンクの不揮発性メ
モリ部又は外部との間でデータ転送を行なうインタリー
ブ動作の制御が可能である。
【００１４】上記より、複数ページにわたる読み出しデ
ータを読み出しアクセスするとき、不揮発性メモリ部か
ら一のバッファ部へのデータ転送動作と、既に他のバッ
ファ部に転送されているデータの外部出力動作とが並列
化される。また、複数ページにわたる書き込みデータを
書き込みアクセスするとき、外部から一のバッファ部へ
のデータ転送動作と、既に他のバッファ部に転送されて
いる書き込みデータを不揮発性メモリ部へ転送する動作
とが並列化される。したがって、書き込み及び読み出し
アクセスの高速化を実現することができる。
【００１５】本発明の具体的な態様として、前記インタ
リーブ動作において、前記不揮発性メモリ部において書
き込み読み出し単位の情報量を単位ブロックとすると
き、単位ブロックのアドレス割り当てはメモリバンク内
で２連続とするのがよい。
【００１６】〔３〕《アクセス単位に等しいバッファサ
イズ》第３の観点による本発明の半導体記憶装置は、複
数のメモリバンクと制御部を有し、前記メモリバンクは
記憶情報を書換え可能な複数の不揮発性メモリ部と前記
不揮発性メモリ部の書き込み読み出し単位の情報を格納
可能な１個のバッファ部とを有する。前記制御部は、ア
クセス動作の指示に応答して、一のメモリバンクのバッ
ファ部と不揮発性メモリ部との間でデータ転送を行な
い、これに並行して他のメモリバンクのバッファ部と外
部との間でデータ転送を行なうインタリーブ動作の制御
が可能である。
【００１７】上記より、複数ページにわたる読み出しデ
ータを読み出しアクセスするとき、不揮発性メモリ部か
ら一のバッファ部へのデータ転送動作と、既に他のバッ
ファ部に転送されているデータの外部出力動作とが並列
化される。また、複数ページにわたる書き込みデータを
書き込みアクセスすとき、外部から一のバッファ部への
データ転送動作と、既に他のバッファ部に転送されてい
る書き込みデータを不揮発性メモリ部へ転送する動作と
が並列化される。したがって、書き込み及び読み出しア
クセスの高速化を実現することができる。
【００１８】本発明の具体的な態様として、前記インタ
リーブ動作において、前記不揮発性メモリ部において書
き込み読み出し単位の情報量を単位ブロックとすると
き、単位ブロックのアドレス割り当てはメモリバンク内
で非連続とするのがよい。
【００１９】
【発明の実施の形態】本発明に係る半導体記憶装置の一
例であるフラッシュメモリにおけるメモリセルアレイの
構成を最初に説明する。
【００２０】図９にはフラッシュメモリセルの断面構造
が例示される。これに示される不揮発性メモリセルＭＣ
は、半導体領域（ウェル領域）１００上に、ソース電極
１０８、ドレイン電極１０９及びチャネル領域が形成さ
れ、ソース電極１０８寄りがアシストＭＯＳトランジス
タ部Ｑａとして構成され、ドレイン電極１０９寄りがメ
モリＭＯＳトランジスタ部Ｑｍとして構成される。アシ
ストＭＯＳトランジスタ部Ｑａはチャネル領域上にゲー
ト酸化膜１０４を介してアシストゲート１０６を有す
る。メモリＭＯＳトランジスタ部Ｑｍはチャネル領域上
にゲート酸化膜１０２を介してフローティングゲート１
０７とコントロールゲートとしてのメモリゲート電極１
０３を有する。
【００２１】図１０にはフラッシュメモリセルアレイ
（単にメモリセルアレイとも称する）が例示される。代
表的に示された不揮発性メモリセルＭＣ１１〜ＭＣ１
４、ＭＣｎ１〜ＭＣｎ４がマトリクス配置され、同一行
に配置された不揮発性メモリセルＭＣ１１〜ＭＣ１４の
メモリゲート電極１０３にワード線ＷＬ１が接続され、
同一行に配置された不揮発性メモリセルＭＣｎ１〜ＭＣ
ｎ４のメモリゲート電極１０３にワード線ＷＬｎが接続
される。同一行の不揮発性メモリセルＭＣ１１〜ＭＣ１
４は隣接するもの同士がソース電極１０８とドレイン電
極１０９を介して直列接続され、同様に同一行の不揮発
性メモリセルＭＣｎ１〜ＭＣｎ４は隣接するもの同士が
ソース電極１０８とドレイン電極１０９を介して直列接
続され、それら直列接続ノードには列単位でデータ線Ｄ
Ｌ１、ＤＬ２，ＤＬ３，ＤＬ４，ＤＬ５が接続される。
【００２２】前記データ線ＤＬ１〜ＤＬ５の一端にはメ
モリセルのソース選択ＭＯＳトランジスタＱＳ０，ＱＳ
１が設けられ、他端にはメモリセルのドレイン選択ＭＯ
ＳトランジスタＱＤ０、ＱＤ１が設けられる。前記ＭＯ
ＳトランジスタＱＳ０は奇数番目のメモリセルＭＣ１
１，ＭＣ１３，ＭＣｎ１，ＭＣｎ３のソース電極１０８
を対応するビット線ＢＬ１，ＢＬ２、…に個別接続し、
前記ＭＯＳトランジスタＱＳ１は偶数番目のメモリセル
ＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４のソース電極
１０８を対応するビット線ＢＬ１，ＢＬ２、…に個別接
続し、それらＭＯＳトランジスタＱＳ０，ＱＳ１は書き
込み／読み出し動作において制御信号ＳＳ０，ＳＳ１に
より択一的にオン動作される。前記ＭＯＳトランジスタ
ＱＤ０は奇数番目のメモリセルＭＣ１１，ＭＣ１３，Ｍ
Ｃｎ１，ＭＣｎ３のドレイン電極１０９をコモンデータ
線ＣＤＬに共通接続し、前記ＭＯＳトランジスタＱＤ１
は偶数番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ
２，ＭＣｎ４のドレイン電極１０９をコモンデータ線Ｃ
ＤＬに共通接続、それらＭＯＳトランジスタＱＤ０，Ｑ
Ｄ１は書き込み／読み出し動作において制御信号ＳＤ
０，ＳＤ１により択一的にオン動作される。
【００２３】奇数番目のメモリセルＭＣ１１，ＭＣ１
３，ＭＣｎ１，ＭＣｎ３のアシストゲート１０６は制御
信号ＡＧ０でスイッチ制御され、偶数番目のメモリセル
ＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣｎ４のアシストゲ
ート１０６は制御信号ＡＧ１でスイッチ制御され、書き
込み／読み出し動作において何れか一方がオン動作され
る。尚、フラッシュメモリセルアレイは実際には大規模
であるがここでは簡単のために一部の構成を例示してい
る。
【００２４】前不揮発性メモリセルの記憶データはフロ
ーティングゲート１０７に蓄えられた電荷量に応じてメ
モリセルの閾値電圧が変化することを利用する。このと
き、メモリセルの閾値電圧は記憶データの値に応じて所
望の範囲に制限され、その閾値電圧分布をメモリ閾値分
布と呼ぶ。例えば、この例では不揮発性メモリセルは１
個で２ビットの情報記憶を行い、記憶情報の“０１，０
０，１０，１１”データに対応する４種類のメモリ閾値
電圧分布が決められている。すなわち、一つのメモリセ
ルの情報記憶状態は、第４閾値電圧（Ｖｔｈ４）状態と
しての消去状態（“１１”）、第１閾値電圧（Ｖｔｈ
１）状態としての第１の書き込み状態（“１０”）、第
２閾値電圧（Ｖｔｈ２）状態としての第２の書き込み状
態（“００”）、第３閾値電圧（Ｖｔｈ３）状態として
の第３の書き込み状態（“０１”）の中から選ばれる。
特に制限されないが、閾値電圧は、Ｖｔｈ４＜Ｖｔｈ１
＜Ｖｔｈ２＜Ｖｔｈ３の関係を有する。全部で４通りの
情報記憶状態は、２ビットのデータによって決定される
状態とされる。上記メモリ閾値分布を得るには、消去の
後の書き込み動作時にワード線に印加する書き込み電圧
を相互に異なる３種類の電圧に設定し、これらの３種類
の電圧を順次切り替えて、３回に分けて書き込み動作を
行なう。
【００２５】先ず、メモリセルに対する消去動作は図９
に例示されるようにワード線（メモリゲート電極）ＷＬ
ｎに−１６Ｖを印加し、アシストゲート１０６に２Ｖを
印加し、ソース電極１０８、ドレイン電極１０９及びウ
ェル領域１００に０Ｖを印加してＦＮトンネルによりフ
ローティングゲート１０７からウェル領域１００に電子
を放出させることで行なう。消去動作はメモリセルの偶
数番目と奇数番目に拘わりなくワード線単位で行なうこ
とができる。
【００２６】書き込み動作は、図１１のように選択され
たワード線を共有するメモリセルの内の奇数番目のメモ
リセルを対象とする奇数番目書き込み動作と、図１２の
ように選択されたワード線を共有するメモリセルの内の
偶数番目のメモリセルを対象とする偶数番目書き込み動
作とに分けられる。
【００２７】奇数番目書き込み動作では図１１に示され
るように、選択レベルの制御信号ＳＳ０，ＳＤ０，ＡＧ
０によって奇数番目のメモリセルＭＣ１１，ＭＣ１３，
ＭＣｎ１，ＭＣｎ３のソース電極１０８をビット線ＢＬ
１，ＢＬ２に、ドレイン電極１０９をコモンデータ線Ｃ
ＤＬに接続する。偶数番目書き込み動作では図１２に示
されるように、選択レベルの制御信号ＳＳ１，ＳＤ１，
ＡＧ１によって偶数番目のメモリセルＭＣ１２，ＭＣ１
４，ＭＣｎ２，ＭＣｎ４のソース電極１０８をビット線
ＢＬ１，ＢＬ２に、ドレイン電極１０９をコモンデータ
線ＣＤＬに接続する。例えば、図１１において、ワード
線ＷＬ１に書込み選択電圧、例えば１５Ｖが印加され、
コモンデータ線ＣＤＬには５Ｖが印加され、書き込み選
択のビット線には０Ｖ、書き込み非選択のビット線には
０．８Ｖが印加される。このとき、制御信号ＡＧ０，Ａ
Ｇ１の選択レベルは前記非選択ビット線の電圧０．８Ｖ
よりも低い電圧例えば０．６Ｖにされる。したがって、
書き込み選択メモリセルではアシストＭＯＳトランジス
タ部Ｑａがオン状態になってドレイン電流が流れ、これ
によってアシストＭＯＳトランジスタ部ＱａとメモリＭ
ＯＳトランジスタ部との境界部分でホットエレクトロン
が発生し、これがフローティングゲートに注入されて閾
値電圧に変化を生ずる。書き込み非選択メモリセルでは
アシストＭＯＳトランジスタ部Ｑａがオフ状態のままな
のでホットエレクトロンが発生せず書き込みが阻止され
る。
【００２８】前記３種類の書き込み閾値電圧制御は、そ
のような高電圧状態の時間制御、更にはワード線に印加
する高電圧のレベル制御によって行なうことができる。
ビット線に０Ｖを印加するか、０．８Ｖを印加するか
は、後述のセンスラッチ回路ＳＬにラッチさせる書き込
み制御情報の論理値で決定される。例えばセンスラッチ
回路ＳＬのラッチデータが論理値“１”で書き込み非選
択、論理値“０”で書き込み選択となるように制御され
る。書き込み動作時にセンスラッチＳＬに“１”または
“０”の何れをセットするかは、書き込みを行なうべき
書き込み閾値電圧状態に応じて制御部ＣＮＴがバッファ
メモリ上の書き込みデータに従って決定する。
【００２９】記憶情報の読み出しは、ワード線に印加す
るワード線選択レベルとしての電圧を、３種類設定し、
３種類のワード線選択レベルを順次変更しながら最大３
回の読出し動作を行い、個々の読み出し動作でメモリセ
ルから読み出される２値（１ビット）の値に基づいて２
ビットの記憶情報を判定する。
【００３０】読み出し動作においても、図１３のように
選択されたワード線を共有するメモリセルの内の奇数番
目のメモリセルＭＣ１１，ＭＣ１３，ＭＣｎ１，ＭＣｎ
３を対象とする奇数番目読み出し動作と、図１４のよう
に選択されたワード線を共有するメモリセルの内の偶数
番目のメモリセルＭＣ１２，ＭＣ１４，ＭＣｎ２，ＭＣ
ｎ４を対象とする偶数番目読み出し動作とに分けられ
る。
【００３１】奇数番目読み出し動作では図１３に示され
るように、選択レベルの制御信号ＳＳ１，ＳＤ１，ＡＧ
０によって奇数番目のメモリセルＭＣ１１，ＭＣ１３，
ＭＣｎ１，ＭＣｎ３のドレイン電極１０９をビット線Ｂ
Ｌ１，ＢＬ２に、ソース電極をコモンデータ線ＣＤＬに
接続する。偶数番目読み出し動作では図１４に示される
ように、選択レベルの制御信号ＳＳ０，ＳＤ０，ＡＧ１
によって偶数番目のメモリセルＭＣ１２，ＭＣ１４，Ｍ
Ｃｎ２，ＭＣｎ４のドレイン電極１０９をビット線ＢＬ
１，ＢＬ２に、ソース電極１０８をコモンデータ線ＣＤ
Ｌに接続する。例えば、図１３において、ワード線ＷＬ
１に読み出し選択電圧、例えば１．５Ｖ〜３．５Ｖが印
加され、コモンデータ線ＣＤＬには０Ｖが印加され、ビ
ット線は０．８Ｖにプリチャージされる。このとき、ワ
ード線選択レベルがメモリセルの閾値電圧に対して高け
ればドレイン電流が流れる。ドレイン電流の変化はビッ
ト線ＢＬ１，ＢＬ２に設けられたセンスアンプで検出す
る。
【００３２】このように、上記不揮発性メモリセルとメ
モリセルアレイの構成を採用する場合には、書き込み及
び読み出し動作はワード線を共有するメモリセルに対し
て奇数番目と偶数番目で別々に行なうことが必要であ
る。消去はワード線単位で行なうことができる。
【００３３】図１５には本発明に係る半導体記憶装置の
一例であるフラッシュメモリの平面的なレイアウト構成
が示される。同図に示されるフラッシュメモリ１は、特
に制限されないが、公知のＭＯＳ集積回路製造方法によ
って単結晶シリコンのような1個の半導体基板（チッ
プ）に形成される。
【００３４】フラッシュメモリ１は、例えば４個のメモ
リバンクＢＮＫ０〜ＢＮＫ３と制御部ＣＮＴを有する。
前記メモリバンクＢＮＫ０〜ＢＮＫ３は、不揮発性メモ
リ部としてのフラッシュメモリアレイＦＡＲＹ０〜ＦＡ
ＲＹ３と、バッファ部としてのバッファメモリＢＭＲＹ
０〜ＢＭＲＹ３とを有する。一つのフラッシュメモリア
レイに対応してバッファメモリは左右に２分割されて配
置される。便宜上右側のバッファメモリにはサフィック
ス（Ｒ）を付し、左側のバッファメモリにはサフィック
ス（Ｌ）を付す。
【００３５】フラッシュメモリ１の外部入出力端子ｉ／
ｏ０〜ｉ／ｏ７は、アドレス入力端子、データ入力端
子、データ出力端子、コマンド入力端子に兼用される。
フラッシュメモリ１は外部制御信号例えばストローブ信
号として、コマンドラッチイネーブル信号ＣＬＥ、アド
レスラッチイネーブル信号ＡＬＥ、チップイネーブル信
号ＣＥｂ、リードイネーブル信号ＲＥｂ、ライトイネー
ブル信号ＷＥｂを入力し、レディー・ビジー信号Ｒ／Ｂ
ｂを出力する。前記チップイネーブル信号ＣＥｂはフラ
ッシュメモリ１にチップ選択状態を示し、リードイネー
ブル信号ＲＥｂは外部入出力端子ｉ／ｏ０〜ｉ／ｏ７か
らのリード動作を指示し、ライトイネーブル信号ＷＥｂ
は外部入出力端子ｉ／ｏ０〜ｉ／ｏ７からのライト動作
を指示する。コマンドラッチイネーブル信号ＣＬＥは外
部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７にコマンドが
供給されることを意味し、アドレスラッチイネーブル信
号ＡＬＥは外部から外部入出力端子ｉ／ｏ０〜ｉ／ｏ７
にアドレス信号が供給されることを意味する。前記レデ
ィー・ビジー信号Ｒ／ＢｂはフラッシュメモリアレイＦ
ＡＲＹ０〜ＦＡＲＹ３の何れかに対して消去、書き込
み、又は読み出し動作中であること（ビジー状態）をロ
ーレベル（Ｌ）によって示す。フラッシュメモリアレイ
（ＦＡＲＹ０〜ＦＡＲＹ３）毎に対するビジー状態また
はレディー状態はステータス情報を読み出すことによっ
て外部から認識可能にされている。
【００３６】前記制御部ＣＮＴは、前記ストローブ信号
の状態に応じて外部との信号インタフェース機能などを
制御し、また、入力されたコマンドに従って内部動作を
制御する。
【００３７】前記それぞれのフラッシュメモリアレイＦ
ＡＲＹ０〜ＦＡＲＹ３は、マトリクス配置された多数の
不揮発性メモリセルを有する。この不揮発性メモリセル
は、特に制限されないが、図９で説明したフラッシュメ
モリセルとされる。図１５では１個の不揮発性メモリセ
ルＭＣと１本のデータ線ＤＬが代表的に図示され、デー
タ線ＤＬの一端は図示を省略するセレクタ等を介してス
タティックラッチ回路で構成されるセンスランチＳＬが
接続される。
【００３８】図１５のフラッシュメモリ１では記憶情報
の５１２バイトを１セクタと呼ぶ。書き込みおよび読み
出しの情報記憶単位は２０４８バイト（＝４セクタ）で
あり、この単位を１ページと呼ぶ。１０２４バイトを１
キロバイトとも記す。１ページはページアドレスで指定
される。フラッシュメモリはフィールド素子分離のた
め、消去の情報記憶単位は書き込み単位の２倍（＝４０
９６バイト）とされ、これを1ブロックと呼ぶ。消去モ
ードにおける偶数ページアドレスの指定がブロックの指
定とされる。
【００３９】前述の通り、フラッシュメモリ１において
不揮発性メモリセルは１個で２ビットの情報記憶を行な
う。これに従って、各フラッシュメモリアレイＦＡＲＹ
０〜ＦＡＲＹ３において、ワード線１本に２０４８バイ
ト個の不揮発性メモリセルが接続され、ページアドレス
情報は対応するワード線１本に接続する偶数番目又は奇
数番目の１０２４バイト個のメモリセルを指定し、ペー
ジアドレス情報で指定された１０２４バイト個のメモリ
セルに一対一対応するように１０２４バイト個のセンス
ラッチＳＬが並設される。ページアドレス情報はメモリ
バンク全体の中でページアドレスを指定し、その最下位
ビットはページアドレスの偶数または奇数を指定し、そ
の上位側はワード線を指定し、最上位２ビットはメモリ
バンクを指定する。ワード線の選択は図示を省略するワ
ード線選択デコーダが行い、偶数ページまたは奇数ペー
ジ単位によるデータ線の選択は前記スイッチＭＯＳトラ
ンジスタＱＳ０，ＱＳ１，ＱＤ０，ＱＤ１等から成る図
示を省略する偶奇データ線セレクタが行い、この偶奇デ
ータ線セレクタで選択された１０２４バイト本のデータ
線ＤＬが１０２４バイト個のセンスラッチＳＬに接続さ
れる。消去モードでは偶数ページアドレスがブロックア
ドレス（１ワード線２ページ分アドレス）とみなされ
る。
【００４０】前記フラッシュメモリアレイＦＡＲＹ０〜
ＦＡＲＹ３に対する消去、書き込み及び読み出しの制御
は前記制御部ＣＮＴが行なう。この時のデータ線やワー
ド線に対する電圧印加状態は前記図９〜図１４で説明し
たようにされる。
【００４１】バッファメモリＢＭＲＹ０〜ＢＭＲＹ３
は、例えばＳＲＡＭ（Static RandomAccess Memory）に
よって構成され、外部から外部入出力端子ｉ／ｏ０〜ｉ
／ｏ７に２値で入力される書き込みデータ及び外部入出
力端子ｉ／ｏ０〜ｉ／ｏ７から出力する２値の読み出し
データを一時的に保存する。メモリバンク毎にバッファ
メモリＢＭＲＹ０〜ＢＭＲＹ３は左右に２分割されてお
り、メモリバンク毎のバッファメモリＢＭＲＹ０〜ＢＭ
ＲＹ３は、例えば、左右夫々に、対応するそれぞれのフ
ラッシュメモリアレイにおける書き込み単位および読み
出し単位に等しい記憶容量を備える。例えば、フラッシ
ュメモリ１の場合、書き込み情報単位および読み出し情
報単位が１ページ（＝２Ｋバイト）であるから、オンチ
ップバッファとしてのそれぞれのバッファメモリＢＭＲ
Ｙ０（Ｌ），ＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｌ），Ｂ
ＭＲＹ３（Ｒ）は、２Ｋバイトの記憶容量を有する。バ
ッファメモリＢＭＲＹｉ（Ｌ）又はＢＭＲＹｉ（Ｒ）は
外部入出力端子ｉ／ｏ０〜ｉ／ｏ７とインタフェースさ
れ、左側のバッファメモリＢＭＲＹｉ（Ｌ）はページア
ドレス情報が奇数ページであることき選択され、右側の
バッファメモリＢＭＲＹｉ（Ｒ）はページアドレス情報
が偶数ページアドレスを示すときに選択される。
【００４２】図１６にはフラッシュメモリアレイＦＡＲ
Ｙ０〜ＦＡＲＹ３、バッファメモリＢＭＲＹ０（Ｌ），
ＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｌ），ＢＭＲＹ３
（Ｒ）、及び入出力端子ｉ／ｏ０〜ｉ／ｏ７の接続関係
が概略的に示されており、右側のバッファメモリＢＭＲ
Ｙｉ（Ｒ）又は左側のバッファメモリＢＭＲＹｉ（Ｌ）
と出力端子ｉ／ｏ０〜ｉ／ｏ７との接続は概念的に示さ
れるようにセレクタＳＥＬ（Ｒ）、ＳＥＬ（Ｌ）によっ
て択一的に選択される。
【００４３】前述の如く、バッファメモリＢＭＲＹ０〜
ＢＭＲＹ３は各メモリバンクに１組配置され、同一メモ
リバンクに配置されたバッファメモリは同一フラッシュ
メモリアレイに優先的に対応されて利用される。動作モ
ードによっては優先的に対応されないバッファメモリを
利用する場合もある。その制御はコマンドとアドレス信
号に従って前記制御部ＣＮＴが制御する。
【００４４】フラッシュメモリアレイとバッファメモリ
との間のデータ入出力は８ビット、または１６ビット単
位で行われる。フラッシュメモリアレイＦＡＲＹ０〜Ｆ
ＡＲＹ３において８ビット単位のセンスラッチＳＬの選
択は図示を省略するセンスラッチ選択回路で行なう。バ
ッファメモリＢＭＲＹ０〜ＢＭＲＹ３は８ビット単位で
アクセス可能にされる。フラッシュメモリアレイＦＡＲ
Ｙ０〜ＦＡＲＹ３とバッファメモリＢＭＲＹ０〜ＢＭＲ
Ｙ３との間のデータ転送、並びにバッファメモリＢＭＲ
Ｙ０〜ＢＭＲＹ３に対するアクセス制御は、外部から与
えられるコマンド及びアクセスアドレス情報などに基づ
いて制御部ＣＮＴが行なう。
【００４５】《アクセス単位の２倍のバッファメモリサ
イズ》先ず、メモリバンクのバッファメモリサイズがア
クセス単位の２倍である構成におけるインタリーブ動作
について説明する。
【００４６】図１にはフラッシュメモリ１の４バンク並
列インタリーブ読み出し動作形態が例示される。外部か
ら４バンク並列インタリーブ読み出し動作が指示される
と、フラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に
対する読み出しは奇数ページと偶数ページで交互に４バ
ンク並列で行われ、例えば図１では、読み出されたデー
タは偶数ページ用のバッファメモリＢＭＲＹ０（Ｒ）〜
ＢＭＲＹ３（Ｒ）に格納される。これに並行して、先に
奇数ページ用のバッファメモリＢＭＲＹ０（Ｌ）〜ＢＭ
ＲＹ３（Ｌ）に格納されている読み出しデータが、バッ
ファメモリ毎に順次外部に出力される。出力順序は図１
においての順番とされる。図２には前インタリ
ーブ読み出し動作の制御手順が例示される。この制御は
前記制御部ＣＮＴが行なう。選択ページとは外部出力の
選択ページであることを意味し、Ｉ／Ｏ出力とは外部出
力を意味する。
【００４７】図３には前記４バンク並列インタリーブ読
み出し動作のタイミングチャートが例示される。インタ
リーブ読み出しコマンドコードに続けてカラムアドレス
及びローアドレスが入力される。カラムアドレスはペー
ジ内先頭アドレスとされ、ローアドレスはページアドレ
スの初期値とされる。制御部ＣＮＴはこのコマンドを解
読することにより、各フラッシュメモリアレイのＦＡＲ
Ｙ０〜ＦＡＲＹ３の選択ページアドレスに対する読み出
しを行なって例えばバッファメモリＢＭＲＹ０（Ｌ）〜
ＢＭＲＹ３（Ｌ）に転送し、転送されたデータをバッフ
ァメモリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）から読み
出す。この読み出しに並行して、各フラッシュメモリア
レイＦＡＲＹ０〜ＦＡＲＹ３の次のページアドレスに対
する読み出しを行なって例えばバッファメモリＢＭＲＹ
０（Ｒ）〜ＢＭＲＹ３（Ｒ）に転送する。以下フラッシ
ュメモリアレイの読み出しデータをバッファメモリに格
納する動作と、バッファメモリの記憶情報を外部に出力
する動作とが並列的に行われる。特に制限されないが、
このインタリーブ動作は制御信号ＣＥｂにてチップ非選
択にされるまで継続される。
【００４８】図４にはフラッシュメモリ１の４バンク並
列インタリーブ読み出し動作と従来の読み出し動作との
比較例が示される。フラッシュメモリアレイの読み出し
データをバッファメモリに格納する動作と、バッファメ
モリに記憶情報を外部に出力する動作との並列化によ
り、従来に比べて読み出し動作時間を短縮することがで
きる。
【００４９】図５にはフラッシュメモリ１の４バンク並
列インタリーブ書き込み動作形態が例示される。外部か
ら４バンク並列インタリーブ書き込み動作が指示される
と、外部からの書き込みデータがページアドレスの偶数
又は奇数アドレスに応じて順次バッファメモリ格納され
る。例えば図５では奇数ページのバッファメモリＢＭＲ
Ｙ０（Ｒ）〜ＢＭＲＹ３（Ｒ）に格納される。格納の順
序は図５においての順番とされる。これに並行
して既に偶数ページのバッファメモリＢＭＲＹ０（Ｌ）
〜ＢＭＲＹ３（Ｌ）に既に格納されている書き込みデー
タをフラッシュメモリアレイＦＡＲＹ０〜ＦＡＲＹ３に
書き込みされる。書き込みは４個のフラッシュメモリア
レイＦＡＲＹ０〜ＦＡＲＹ３に対して並列に行われる。
図６には前記インタリーブ書き込み動作の制御手順が例
示される。この制御は前記制御部ＣＮＴが行なう。選択
ページとは外部からの書き込みデータ入力の選択ページ
であることを意味する。
【００５０】図７には前記４バンク並列インタリーブ書
き込み動作のタイミングチャートが例示される。インタ
リーブ書込みコマンドコードに続けてカラムアドレス及
びローアドレスが入力され、その後に、メモリバンクＢ
ＮＫ０の書き込みデータと書き込み待機コマンド、メモ
リバンクＢＮＫ１の書き込みデータと書き込み待機コマ
ンド、メモリバンクＢＮＫ２の書き込みデータと書き込
み待機コマンド、及びメモリバンクＢＮＫ３の書き込み
データと書き込み開始コマンドが入力される。順次外部
から入力される書込みデータは偶数ページのバッファメ
モリＢＭＲＹ０（Ｌ）〜ＢＭＲＹ３（Ｌ）又は奇数ペー
ジのバッファメモリＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３
（Ｒ）の一方に格納される。書き込み開始コマンドを受
取ることにより、前記各メモリバンクＢＮＫ０〜ＢＮＫ
３で一方のバッファメモリＢＭＲＹに格納されている書
込みデータを４バンク並列に対応するフラッシュメモリ
アレイＦＡＲＹ０〜ＦＡＲＹ３に書き込む。フラッシュ
メモリアレイＦＡＲＹ０〜ＦＡＲＹ３への書き込みに並
行して、偶数ページのバッファメモリＢＭＲＹ０（Ｌ）
〜ＢＭＲＹ３（Ｌ）又は奇数ページのバッファメモリＢ
ＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｒ）の他方には、前記と
同じように、次のページアドレスの書き込みデータが順
次直列的に格納される。以下同様にして、書き込みデー
タを外部からバッファメモリに格納する動作と、バッフ
ァメモリに格納した書き込みデータをフラッシュメモリ
アレイに書き込む動作とが並列的に行われる。特に制限
されないが、このインタリーブ動作は制御信号ＣＥｂに
てチップ非選択にされるまで継続される。
【００５１】図８にはフラッシュメモリ１の４バンク並
列インタリーブ書き込み動作と従来の書き込み動作との
比較例が示される。書き込みデータを外部からバッファ
メモリに格納する動作と、バッファメモリに格納した書
き込みデータをフラッシュメモリアレイに書き込む動作
との並列化により、従来に比べて書き込み動作時間を短
縮することができる。
【００５２】《アクセス単位と同じバッファメモリサイ
ズ》次に、メモリバンクのバッファメモリサイズがアク
セス単位に等しい構成におけるインタリーブ動作につい
て説明する。要するに、夫々のバッファメモリＢＭＲＹ
０〜ＢＭＲＹ３の記憶容量が上記の半分とされる場合で
ある。
【００５３】この場合には、図１５のフラッシュメモリ
１において、メモリバンク毎のバッファメモリＢＭＲＹ
０〜ＢＭＲＹ３は、対応するそれぞれのフラッシュメモ
リアレイにおける書き込み単位および読み出し単位に等
しい記憶容量を備える。例えば、フラッシュメモリ１に
適用する場合、書き込み情報単位および読み出し情報単
位が１ページ（＝２Ｋバイト）であるから、オンチップ
バッファとしてのそれぞれのバッファメモリＢＭＲＹ０
〜ＢＭＲＹ３は２Ｋバイトの記憶容量を有する。換言す
れば、左右に分割された夫々のバッファメモリＢＭＲＹ
ｉ（Ｌ）、ＢＭＲＹｉ（Ｒ）は１Ｋバイトの記憶容量を
有する。
【００５４】図１７にはフラッシュメモリアレイＦＡＲ
Ｙ０〜ＦＡＲＹ３、バッファメモリＢＭＲＹ０（Ｌ），
ＢＭＲＹ０（Ｒ）〜ＢＭＲＹ３（Ｌ），ＢＭＲＹ３
（Ｒ）、及び入出力端子ｉ／ｏ０〜ｉ／ｏ７の接続関係
が概略的に示されている。フラッシュメモリ１に対する
読み出し動作において、ページアドレス情報に基づいて
選択されたフラッシュメモリアレイＦＡＲＹｉの記憶情
報を一時的に保持するバッファメモリＢＭＲＹｉは外部
入出力端子ｉ／ｏ０〜ｉ／ｏ７とインタフェースされて
おり、左側のバッファメモリアレイＢＭＲＹｉ(Ｌ)に
は、選択ページ内のカラムアドレスが偶数のデータが保
持され、右側のバッファメモリＢＭＲＹｉ（Ｒ）には選
択ページ内のカラムアドレスが奇数のデータが保持され
る。また、フラッシュメモリ１に対する書き込み動作に
おいて、外部入出力端子に与えられる書き込みデータは
ページアドレス情報等に基づいて選択された一つのバッ
ファメモリＢＭＲＹｉのうちの左側のバッファメモリＢ
ＭＲＹｉ（Ｌ）にカラムアドレスが偶数のデータが一時
的に保持され右側のバッファメモリＢＭＲＹｉ（Ｒ）に
はカラムアドレスが奇数のデータが一時的に保持され
る。
【００５５】図１８には４バンクで各バンク毎にアクセ
ス単位（書き込み読み出しの単位）に等しい記憶容量の
１個のバッファメモリを持つ場合におけるインタリーブ
アクセスのためのメモリバンクに対するページアドレス
のマッピング例が示される。同図に例示されるように同
一メモリバンクには連続ページアドレスはマッピングさ
れない。４ページ置きにページアドレスがマッピングさ
れる。
【００５６】図１９には図１８のページアドレスマッピ
ングにおけるインタリーブ読み出し動作態様が例示され
る。動作では、フラッシュメモリアレイＦＡＲＹ０，
ＦＡＲＹ１から記憶情報を読み出し、読み出した記憶情
報をバッファメモリＢＭＲＹ０、ＢＭＲＹ１に転送す
る。動作では、先にバッファメモリＢＭＲＹ０、ＢＭ
ＲＹ１に転送された読み出しデータを外部に出力し、こ
れに並行して、フラッシュメモリアレイＦＡＲＹ２，Ｆ
ＡＲＹ３から記憶情報を読み出してその読み出し記憶情
報をバッファメモリＢＭＲＹ２、ＢＭＲＹ３に転送す
る。動作における処理の並列化により読み出し動作の
高速化が実現される。ｉ／ｏからの外部出力は直列的に
行われ、バッファメモリＢＭＲＹ０、ＢＭＲＹ１の順番
に行なわれる。
【００５７】図２０には図１８のページアドレスマッピ
ングにおけるインタリーブ書き込み動作態様が例示され
る。動作では、外部から書込みデータがバッファメモ
リＢＭＲＹ０、ＢＭＲＹ１に入力される。ｉ／ｏからの
入力は直列的に行われ、バッファメモリＢＭＲＹ０、Ｂ
ＭＲＹ１の順番に行なわれる。動作では先にバッファ
メモリＢＭＲＹ０、ＢＭＲＹ１に転送された書き込みデ
ータをフラッシュメモリアレイＦＡＲＹ０，ＦＡＲＹ１
に書込む。これに並行して、次の書込みデータを外部か
らバッファメモリＢＭＲＹ２、ＢＭＲＹ３に入力する。
動作における処理の並列化により書き込み動作の高速
化が実現される。
【００５８】図２１には２メモリバンクを一単位として
各メモリバンク毎にアクセス単位（書き込み読み出しの
単位）に等しい記憶容量の１個のバッファメモリを持つ
場合におけるインタリーブアクセスのためのメモリバン
クに対するページアドレスのマッピング例が示される。
同図に例示されるように同一メモリバンクには連続ペー
ジアドレスをマッピングする。図１５への適用を考慮す
る場合には、メモリバンクＢＮＫ０とＢＮＫ１を一単位
とし、メモリバンクＢＮＫ２とＢＮＫ３を更に別の一単
位とし、各単位で同様にアクセス動作させればよい。こ
こでは、理解を容易化するために一単位だけに着目して
その構成及び作用を以下で説明する。
【００５９】図２２には図２１のページアドレスマッピ
ングにおけるインタリーブ読み出し動作態様が例示され
る。動作では、フラッシュメモリアレイＦＡＲＹ０か
ら記憶情報を読み出し、読み出した記憶情報を同一メモ
リンバンクＢＮＫ０のバッファメモリＢＭＲＹ０に転送
する。動作では、先にバッファメモリＢＭＲＹ０に転
送された読み出しデータを外部に出力し、これに並行し
て、フラッシュメモリアレイＦＡＲＹ０から次のページ
アドレスの記憶情報を読み出してその読み出し記憶情報
を隣のメモリバンクＢＮＫ１のバッファメモリＢＭＲＹ
１に転送する。動作では、先にバッファメモリＢＭＲ
Ｙ１に転送された読み出しデータを外部に出力し、これ
に並行して、フラッシュメモリアレイＦＡＲＹ１から次
のページアドレスの記憶情報を読み出してその読み出し
記憶情報を隣のメモリバンクＢＮＫ０のバッファメモリ
ＢＭＲＹ０に転送する。動作では、先にバッファメモ
リＢＭＲＹ０に転送された読み出しデータを外部に出力
し、これに並行して、フラッシュメモリアレイＦＡＲＹ
１から次のページアドレスの記憶情報を読み出してその
読み出し記憶情報を同じメモリバンクＢＮＫ１のバッフ
ァメモリＢＭＲＹ１に転送する。必要に応じて以下同様
の処理を繰返す。夫々の動作、、における処理の
並列化により読み出し動作の高速化が実現される。特に
図示はしないが、図１５への適用を考慮して図２１の２
単位分の構成を並列させる場合には、ｉ／ｏからの外部
出力はページアドレスの若い順に直列的に行なえばよ
い。
【００６０】図２３には図２１のページアドレスマッピ
ングにおけるインタリーブ書き込み動作態様が例示され
る。動作では、外部から書込みデータがバッファメモ
リＢＭＲＹ０に入力される。動作では先にバッファメ
モリＢＭＲＹ０に転送された書き込みデータをフラッシ
ュメモリアレイＦＡＲＹ０に書込む。これに並行して、
次の書込みデータを外部からバッファメモリＢＭＲＹ１
に入力する。動作では先にバッファメモリＢＭＲＹ１
に転送された書き込みデータを隣のメモリバンクのフラ
ッシュメモリアレイＦＡＲＹ０に書込む。これに並行し
て、次の書込みデータを外部からバッファメモリＢＭＲ
Ｙ０に入力する。動作では先にバッファメモリＢＭＲ
Ｙ０に転送された書き込みデータを隣のメモリバンクの
フラッシュメモリアレイＦＡＲＹ１に書込む。これに並
行して、次の書込みデータを外部からバッファメモリＢ
ＭＲＹ１に入力する。必要に応じて以下同様の処理を繰
返す。夫々の動作、、における処理の並列化によ
り書き込み動作の高速化が実現される。特に図示はしな
いが、図１５への適用を考慮して図２１の２単位分の構
成を並列させる場合には、ｉ／ｏからの外部入力はペー
ジアドレスの若い順に直列的に行なえばよい。
【００６１】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが本発明はそれに限定さ
れるものではなく、その要旨を逸脱しない範囲において
種々変更可能である。
【００６２】例えば、バッファメモリにはバイト単位ア
クセスを行なうＳＲＡＭを用いてページ単位のデータを
直列的に転送するシリアル転送方式を採用しているが、
フラッシュメモリアレイとの間ではページ単位のデータ
を内部転送可能なパラレル転送方式のデータラッチ回路
を用いてもよい。
【００６３】バッファメモリのサイズは1バンク毎にｎ
ページ以上(ｎ：１より大きな自然数)あってもよい。
【００６４】本発明は４値など多値フラッシュメモリだ
けではなく、２値フラッシュメモリにも適用可能であ
る。また、多値フラッシュメモリの記憶形式は、記憶情
報の値に応じて順次閾値電圧を相違させる構成に限定さ
れず、メモリセルにおいて電荷を保持する場所を局所的
に変更して多値で情報記憶を行なう電荷トラップ膜（窒
化シリコン膜）を利用するメモリセル構造を採用しても
よい。更に不揮発性メモリセルとして高誘電体メモリセ
ル等のその他の記憶形式を採用する事も可能である。
【００６５】また本発明はアドレス／データ両方がマル
チプレクスされてＩ／Ｏ端子に入力されるものだけでは
なく、アドレスを入力するためのアドレス端子を有する
ものであってもよい。アドレス端子から入力されたアド
レスに従ってバッファメモリへのアクセス又はフラッシ
ュメモリアレイへのアクセスの何れかを指定するコマン
ドを有するようにしてもよい。この場合バッファメモリ
又はフラッシュメモリの何れへのアクセスであるかを指
定する制御信号によりアクセスする先を決定するように
してもよい。更にこの場合であってもフラッシュメモリ
からバッファメモリへのアクセスはページ単位に行い、
バッファメモリへのアクセスはバイト単位に行なうよう
にすることが可能である。
【００６６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【００６７】すなわち、不揮発性メモリ部に対する書き
込み及び読み出しアクセスの高速化を実現することがで
きる。
【００６８】外部と不揮発性メモリ部との間のデータ転
送のオーバーヘッドを低減することができる。
【図面の簡単な説明】
【図１】本発明の一例に係るフラッシュメモリの４バン
ク並列インタリーブ読み出し動作形態を例示する説明図
である。
【図２】図１のインタリーブ読み出し動作の制御手順を
例示するフローチャートである。
【図３】図１のインタリーブ読み出し動作のタイミング
チャートである。
【図４】図１のインタリーブ読み出し動作と従来のイン
タリーブ読み出し動作との比較例を示す説明図である。
【図５】フラッシュメモリの４バンク並列インタリーブ
書き込み動作形態を例示する説明図である。
【図６】図５のインタリーブ書き込み動作の制御手順を
例示するフローチャートである。
【図７】図５のインタリーブ書き込み動作のタイミング
チャートである。
【図８】図５のインタリーブ書き込み動作と従来のイン
タリーブ書き込み動作との比較例を示す説明図である。
【図９】フラッシュメモリセルのデバイス構造と消去動
作の電圧印加情態を例示する縦断面図である。
【図１０】フラッシュメモリセルアレイを例示する回路
図である。
【図１１】フラッシュメモリアレイにおける奇数番目メ
モリセルに対する書き込み動作の電圧印加状態を例示す
る回路図である。
【図１２】フラッシュメモリアレイにおける偶数番目メ
モリセルに対する書き込み動作の電圧印加状態を例示す
る回路図である。
【図１３】フラッシュメモリアレイにおける奇数番目メ
モリセルに対する読み出し動作の電圧印加状態を例示す
る回路図である。
【図１４】フラッシュメモリアレイにおける偶数番目メ
モリセルに対する読み出し動作の電圧印加状態を例示す
る回路図である。
【図１５】本発明に係る半導体記憶装置の一例であるフ
ラッシュメモリの平面的なレイアウト構成を例示するブ
ロック図である。
【図１６】メモリバンクのバッファメモリサイズがアク
セス単位の２倍である構成におけるフラッシュメモリア
レイ、バッファメモリ及び入出力端子の接続関係を概略
的に示す説明図である。
【図１７】メモリバンクのバッファメモリサイズがアク
セス単位に等しい構成におけるフラッシュメモリアレ
イ、バッファメモリ及び入出力端子の接続関係を概略的
に示す説明図である。
【図１８】４バンクで各バンク毎にアクセス単位に等し
い１個のバッファメモリを持つメモリアレイ構成におけ
るインタリーブアクセスのためのメモリバンクに対する
ページアドレスのマッピング例を示す説明図である。
【図１９】図１８のページアドレスマッピングにおける
インタリーブ読み出し動作態様を例示する説明図であ
る。
【図２０】図１８のページアドレスマッピングにおける
インタリーブ書き込み動作態様を例示する説明図であ
る。
【図２１】２メモリバンクを一単位として各メモリバン
ク毎にアクセス単位に等しい１個のバッファメモリを持
つメモリアレイ構成におけるインタリーブアクセスのた
めのメモリバンクに対するページアドレスのマッピング
例を示す説明図である。
【図２２】図２１のページアドレスマッピングにおける
インタリーブ読み出し動作態様を例示する説明図であ
る。
【図２３】図２１のページアドレスマッピングにおける
インタリーブ書き込み動作態様を例示する説明図であ
る。
【符号の説明】
１ フラッシュメモリ ＢＮＫ０〜ＢＮＫ３ メモリバンク ＦＡＲＹ０〜ＦＡＲＹ３ フラッシュメモリアレイ ＢＭＲＹ０、ＢＭＲＹ０（Ｌ）、ＢＭＲＹ０（Ｒ） バ
ッファメモリ ＢＭＲＹ１、ＢＭＲＹ１（Ｌ）、ＢＭＲＹ１（Ｒ） バ
ッファメモリ ＢＭＲＹ２、ＢＭＲＹ２（Ｌ）、ＢＭＲＹ２（Ｒ） バ
ッファメモリ ＢＭＲＹ３、ＢＭＲＹ３（Ｌ）、ＢＭＲＹ３（Ｒ） バ
ッファメモリ ＣＮＴ 制御部 ＭＣ、ＭＣｉ１〜ＭＣｊ４ メモリセル ＷＬｍ、ＷＬｎ ワード線 ＤＬ１〜ＤＬ５ データ線 ＱＳ０、ＱＳ１ ソース選択ＭＯＳトランジスタ ＱＤ０、ＱＤ１ ドレイン選択ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６１１Ｇ (72)発明者 高瀬 賢順 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 堀井 崇史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B025 AA01 AD04 AD05 AE05

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリバンクと制御部を有し、前
    記メモリバンクは記憶情報を書換え可能な複数の不揮発
    性メモリ部と前記不揮発性メモリ部の書き込み読み出し
    単位の情報を夫々格納可能な２個のバッファ部とを有
    し、前記制御部は、アクセス動作の指示に応答して、メ
    モリバンクの一方のバッファ部と不揮発性メモリ部との
    間でデータ転送を行ない、これに並行して当該メモリバ
    ンクの他方のバッファ部と外部との間でデータ転送を行
    なうインタリーブ動作の制御が可能であることを特徴と
    する半導体記憶装置。
  2. 【請求項２】 不揮発性メモリ部はマトリクス配置され
    た複数のメモリセルを有し、前記複数のメモリセルは所
    定数毎にワード線を共有し、前記制御部は、書き込み又
    は読み出しアクセス動作においてワード線を共有するメ
    モリセルの一部と残りを夫々別々にアクセス動作の対象
    にすることを特徴とする請求項１記載の半導体記憶装
    置。
  3. 【請求項３】 前記制御部は、読み出しアクセス動作の
    指示に応答して、前記複数の不揮発性メモリ部を並列に
    データ読み出し動作させて夫々の不揮発性メモリ部に対
    応する一方のバッファ部に読み出しデータを並列転送さ
    せる動作と、他方のバッファ部を順次選択してそれら保
    有する読み出しデータを外部に出力させる動作とを並列
    化可能であることを特徴とする請求項２記載の半導体記
    憶装置。
  4. 【請求項４】 前記制御部は、書き込みアクセス動作の
    指示に応答して、一方のバッファ部を順次選択して外部
    からの書き込みデータを転送する動作と、前記複数のバ
    ッファ部から対応する不揮発性メモリ部に並列に書き込
    みデータを転送して書き込む動作とを並列化可能である
    ことを特徴とする請求項２記載の半導体記憶装置。
  5. 【請求項５】 複数のメモリバンクと制御部を有し、前
    記メモリバンクは記憶情報を書換え可能な複数の不揮発
    性メモリ部と前記不揮発性メモリ部の書き込み読み出し
    単位の情報を格納可能な１個のバッファ部とを有し、前
    記制御部は、アクセス対象に指示された一のメモリバン
    クの動作に当該一と他の２個のメモリバンクのバッファ
    部を利用可能とし、一のメモリバンクのアクセス時、当
    該一のメモリバンクのバッファ部は不揮発性メモリ部又
    は外部との間でデータ転送を行ない、これに並行して前
    記他のメモリバンクのバッファ部は当該一のメモリバン
    クの不揮発性メモリ部又は外部との間でデータ転送を行
    なうインタリーブ動作の制御が可能であることを特徴と
    する半導体記憶装置。
  6. 【請求項６】 前記インタリーブ動作において、前記不
    揮発性メモリ部において書き込み読み出し単位の情報量
    を単位ブロックとするとき、単位ブロックのアドレス割
    り当てはメモリバンク内で２連続されることを特徴とす
    る請求項５記載の半導体記憶装置。
  7. 【請求項７】 複数のメモリバンクと制御部を有し、前
    記メモリバンクは記憶情報を書換え可能な複数の不揮発
    性メモリ部と前記不揮発性メモリ部の書き込み読み出し
    単位の情報を格納可能な１個のバッファ部とを有し、前
    記制御部は、アクセス動作の指示に応答して、一のメモ
    リバンクのバッファ部と不揮発性メモリ部との間でデー
    タ転送を行ない、これに並行して他のメモリバンクのバ
    ッファ部と外部との間でデータ転送を行なうインタリー
    ブ動作の制御が可能であることを特徴とする半導体記憶
    装置。
  8. 【請求項８】 前記インタリーブ動作において、前記不
    揮発性メモリ部において書き込み読み出し単位の情報量
    を単位ブロックとするとき、単位ブロックのアドレス割
    り当てはメモリバンク内で非連続とされることを特徴と
    する請求項７記載の半導体記憶装置。
  9. 【請求項９】 不揮発性メモリ部はマトリクス配置さ
    れた複数のメモリセルを有し、前記複数のメモリセルは
    所定数毎にワード線を共有し、前記制御部は、書き込み
    又は読み出しアクセス動作においてワード線を共有する
    メモリセルの一部と残りを夫々別々にアクセス動作の対
    象にすることを特徴とする請求項５又は７記載の半導体
    記憶装置。
  10. 【請求項１０】 前記不揮発性メモリ部はフラッシュメ
    モリ部であることを特徴とする請求項１、５又は７に記
    載の半導体記憶装置。
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