JP2009211719A - 情報処理システム - Google Patents
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Abstract
【解決手段】複数のワード線と、複数のワード線の各々に接続されたN個(Nは4以上)の閾値状態を判別可能な複数のメモリセルとを有し、各ワード線に接続された複数のメモリセルがアドレス指定可能な複数のページを形成する多値NAND型不揮発性メモリ38と、多値NAND型不揮発性メモリ38に格納されたプログラムコードに基づいて動作することが可能なCPU50とを備え、プログラムコードは、各ワード線に割り当てられた複数のページの内、一部のページのみに格納されている情報処理システム60。
【選択図】図7
Description
本発明の第1の実施の形態に係るマイクロプロセッサブートアップ制御装置は、図1に示すように、外部のCPU及び不揮発性メモリ38に接続され、不揮発性メモリ38のデータを読み込んでCPUをブートアップ制御するマイクロプロセッサブートアップ制御装置12である。そして、このマイクロプロセッサブートアップ制御装置12は、不揮発性メモリ38に接続された揮発性メモリ(SRAM)24と、不揮発性メモリ38からブートアップコードをSRAM24に転送するセレクタ36と、ブートアップコードの転送が完了するまで、CPUに対してCPU読み込みデータを送出し、CPUを待機状態にするブートアップ制御シーケンサ26とを備える。
(a)システムに電源が投入されると、パワーオンリセットがホストCPUとブートアップ制御装置12にかかり、リセット解除後に動作開始する。
続いて、NANDリードデータのエラー処理について説明する。
本発明の第2の実施の形態に係る不揮発性メモリの制御装置26の構成は、図2に示すように、外部の不揮発性メモリ38,揮発性メモリであるSRAM24及びホストインタフェース部10に対して接続され、不揮発性メモリ38のアドレスを指定するアドレスジェネレータ18と、アドレスジェネレータ18に接続されアドレスジェネレータ18からアドレスジェネレータメモリアドレス信号AGMAを受信し、SRAM24に対して内部メモリアドレス信号IMAを供給する第1のセレクタ20と、SRAM24からの内部メモリリードデータ信号IMRを受信して、ホストインタフェース部10に対して外部メモリリードデータ信号EMRを供給する第2のセレクタ14と、第2のセレクタ14及び第1のセレクタ20に対して、内部制御信号SMSを供給し、アドレスジェネレータ18に対して、内部制御信号SAGを供給するステートマシン16と、第2のセレクタ14に対して無演算命令信号NOPを発生する無演算命令コード生成回路22とを備える。
本発明の第3の実施の形態に係る情報処理システム60の構成は、図7に示すように、複数のワード線,複数のワード線の各々に接続されたN個(Nは2より大きい自然数)のしきい値状態を有する複数のメモリセルを具備し、プログラムコードとユーザデータとが格納された多値NAND型不揮発性メモリ38と、多値NAND型不揮発性メモリ38に接続され、多値NAND型不揮発性メモリ38からプログラムコードが転送される揮発性メモリであるSRAM24を備えるブートアップ制御装置12と、ブートアップ制御装置12に接続され、SRAM24に転送されたプログラムコードに基づいて動作するCPU50とを備える。各ワード線に接続された複数のメモリセルは複数のページを形成し、プログラムコードは、複数のページの一部のページのみに格納されている。
本発明の第4の実施の形態に係る情報処理システムは、図8に示すように、複数のワード線,複数のワード線の各々に接続されN個(Nは2より大きい自然数)のしきい値状態を有する複数のメモリセルを具備し、プログラムコードとユーザデータとが格納された多値NAND型不揮発性メモリ38と、多値NAND型不揮発性メモリ38に接続され、多値NAND型不揮発性メモリ38からプログラムコードが転送されるコントローラ59と、CPUバス54と、CPUバス54を介してコントローラ59に接続され、プログラムコードに基づいて動作するCPU50とを備える。
本発明の第5の実施の形態に係る情報処理システム60は、図10に示すように、複数のワード線,複数のワード線の各々に接続されN個(Nは2より大きい自然数)のしきい値状態を有する複数のメモリセルを具備し、プログラムコードとユーザデータとが格納された多値NAND型不揮発性メモリ38と、バス86と、多値NAND型不揮発性メモリ38に接続され、多値NAND型不揮発性メモリ38から、バス86を介してプログラムコードが転送されるコントローラ59と、バス86に接続されたシステムメモリ88とを備える。
上記のように、本発明は第1乃至第5の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
12・・・(マイクロプロセッサ)ブートアップ制御装置
14・・・第2のセレクタ
16・・・ステートマシン
18・・・アドレスジェネレータ(アドレス発生回路)
20・・・第1のセレクタ
22・・・無演算命令コード生成回路
24・・・揮発性メモリ(SRAM)
26・・・不揮発性メモリの制御装置(ブートアップ制御シーケンサ)
28・・・メモリセルブロック
30・・・ページ単位
31・・・ページバッファ
32・・・ANDゲート
34・・・バッファ回路
36・・・セレクタ
38・・・(多値NAND型)不揮発性メモリ
40・・・エラー検出・訂正処理部
42・・・ホストCPUバス
50・・・CPU
52…DRAM
54…CPUバス
56…ストレージメモリ
58…NANDコントローラ
59…コントローラ
60…情報処理システム
62…NANDインタフェースコントローラ
64…ブート用メモリ
70…多値メモリストレージ部(第1の領域)
72…ブートコード用メモリセルブロック(第2の領域)
80…ブートアップローダー
84…インタフェース回路
86…バス
88…システムメモリ
WE…ライトイネーブル信号
OE…アウトプットイネーブル信号
HBS…ホストCPUバス信号
CLK…クロック信号
EMR…外部メモリリードデータ(信号)
EMA…外部メモリアドレス(信号)
IMR…内部メモリリードデータ(信号)
IMA…内部メモリアドレス(信号)
NCS…NAND制御信号
NMD…NANDメモリデータ信号
ND…NANDデータ信号
ECS…エラー検出・訂正信号
SMS…内部制御信号
SAG…内部制御信号
AGMA…アドレスジェネレータメモリアドレス(信号)
NOP…無演算命令(信号)
Claims (5)
- 複数のワード線と、前記複数のワード線の各々に接続されたN個(Nは4以上)のしきい値状態を判別可能な複数のメモリセルとを有し、前記各ワード線に接続された前記複数のメモリセルがアドレス指定可能な複数のページを形成する多値NAND型不揮発性メモリと、
前記多値NAND型不揮発性メモリに格納されたプログラムコードに基づいて動作することが可能なCPUと、
を備え、前記プログラムコードは、前記各ワード線に割り当てられた複数のページの内、一部のページのみに格納されていることを特徴とする情報処理システム。 - 前記多値NAND型不揮発性メモリは、プログラムコードを格納する第1の記憶領域と、ユーザデータを格納することが可能な第2の記憶領域と、を有することを特徴とする請求項1記載の情報処理システム。
- 前記第1の記憶領域はN/2値でプログラムコードを格納し、前記第2の記憶領域はN値でユーザデータを格納することを特徴とする請求項2記載の情報処理システム。
- 前記メモリセルは4個の閾値状態を判別可能であり、偶数ページを割り当てる下位ビットを“1”に固定し、奇数ページを割り当てる上位ビットをプログラムコードの格納に使用することを特徴とする請求項2記載の情報処理システム。
- 前記第1の記憶領域は、前記上位ビットを使用して2値でプログラムコードを格納し、
前記第2の記憶領域は、前記上位ビット及び下位ビットの両方を使用して4値でユーザデータを格納することを特徴とする請求項4記載の情報処理システム。
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