JP2004311010A - エラー訂正機能を有したフラッシュメモリ装置 - Google Patents

Abstract

【課題】コピーバック後に原データのエラービットが転写されることを防止し得る不揮発性メモリを提供する。
【解決手段】固有のビットエラーが転写されることを防止するために、本発明によるＮＡＮＤ型フラッシュメモリは、ページバッファに貯蔵された特定ページの原データのビットエラーを訂正する回路と、原データを前記回路に供給し前記回路により訂正された補正データをページバッファに提供する手段と、原データをページバッファに複写しページバッファから補正データを他のページに貯蔵する手段とを含む。
【選択図】図３

Description

本発明はフラッシュメモリに関するものであり、特にコピーバック動作以後にビットエラーを感知し訂正（ｅｒｒｏｒ ｃｈｅｃｋ ｄｅｔｅｃｔｉｏｎ ａｎｄ ｃｏｒｒｅｃｔｉｏｎ）するＮＡＮＤ型フラッシュメモリに関するものである。

高集積大容量に有用なＮＡＮＤ型フラッシュメモリは不揮発性メモリとして現在移動通信環境、セットトップボックス又はゲーム機等で広く使用されており、その応用範囲が増加している。ＮＡＮＤ型フラッシュメモリではメモリとしての基本的機能である読み出し、書き込み（又はプログラム）及び消去動作を遂行することができ、新たな応用に符合するためにコピーバック（ｃｏｐｙ−ｂａｃｋ）機能が要求される。

コピーバックはＮＡＮＤ型フラッシュメモリで特定アドレスのページに貯蔵されたデータを他のアドレスのページに移す機能である。コピーバック動作は、特定アドレスのページに貯蔵されたデータを内部のページバッファに臨時に貯蔵した後、メモリの外部に読み出す過程なしで貯蔵されたページデータを直接書き込み（又はプログラム）データとして用いて他のアドレスのページに貯蔵する。コピーバック機能を用いることにより、移そうとするデータを読み出す動作と再び特定アドレスのページに対する書き込み動作のためのデータローディング動作を省略することができるため、システムの処理速度に関連した性能を向上させ得る。

しかし、図１に示されるように、ページＰＧ４に貯蔵されたデータをページＰＧｎ−３に移すコピーバック過程で、読み出そうとするページであるＰＧ４と書き込もうとするページであるＰＧｎ−３にそれぞれ１ビットずつのエラーが存在する場合がある。そうした状態で、ＰＧ４のデータがページバッファ１０に臨時貯蔵された後ＰＧｎ−３に書き込まれれば、結果的に２ビットのエラーがＰＧｎ−３に発生する。現在、カード型メモリコントローラの大部分は一つのページ当たり１ビットのエラーを補正することができるように設計されることが基本なので、図１の場合のようにコピーバック後に発生する２ビットのエラーに対しては復元することが不可能である。

このような問題点を解決するために、コピーバック機能が内蔵されたフラッシュメモリを採用するメモリコントローラに１ページ当たり２ビットのエラーを訂正することができる回路を追加することができるが、回路が複雑で効率性が劣る。

本発明の目的はＮＡＮＤ型フラッシュメモリでコピーバック動作によるビットエラーを減らすことができる装置及び方法を提供することにある。

本発明の他の目的はＮＡＮＤ型フラッシュメモリでコピーバック過程で元来のビットエラーが転写されることを防止する装置及び方法を提供することにある。

前述した本発明の目的を達成するために、本発明のＮＡＮＤ型フラッシュメモリは、 ページバッファに貯蔵された特定ページの原データのビットエラーを訂正する回路と、原データを回路に供給し回路により訂正された補正データをページバッファに供給する手段と、原データをページバッファに複写しページバッファから補正データを他のページに貯蔵する手段とを含む。

本発明のＮＡＮＤ型フラッシュメモリは、原データから補正データを生成し伝送する過程で別途のバッファを使用せずＮＡＮＤ型フラッシュメモリで通常のプログラム又は読み出し動作のために使用されるページバッファを用いる。

原データはプログラム過程で生成された固有のパリティを有しており、回路は原データから新たなパリティを生成し新たなパリティと固有のパリティとを比較する。

又、本発明のコピーバック方法は、原データをページバッファに貯蔵する段階と、ページバッファに貯蔵された原データから新たなパリティを生成する段階と、原データの固有のパリティと新たなパリティとを比較する段階と、比較結果に応答して原データに対する補正データを形成する段階と、補正データをページバッファを通じて他のアドレスのページに移す段階とを順次に実行する。

本発明が適用されるメモリはＮＡＮＤ型フラッシュメモリであって、集積回路カード等のような携帯用カード装置に採用することができる。

上述のような本発明のメモリおよび方法によると、特定アドレスのページに貯蔵された原データに存在するエラービットを訂正した後他のページにプログラムすることにより、コピーバック後に原データのエラービットが転写されることを防止する効果がある。

又、エラー訂正のための別途のバッファを使用せずＮＡＮＤ型フラッシュメモリで使用されるページバッファを用いるので、コピーバック時のエラー訂正のための回路構成上の負担を減らすことができる利点がある。

さらに、コピーバック動作でだけではなく、正常動作時にページバッファを通じたデータの移動過程で発生する進行性ビットエラーを治癒することもできる。

本発明によるＮＡＮＤ型フラッシュメモリは多数個のメモリセルがストリング形態で配列され、メモリセルのストリングは行と列で配列されたワードラインとビットラインに連結されている。

また、本発明によるＮＡＮＤ型フラッシュメモリは、アドレスにより指定される複数のページに区分される。各ページは一つのワードラインに連結された多数個のメモリセルから構成され、一つのページを構成するメモリセルはビットラインにそれぞれ連結される。各ページは読み出し及び書き込みの基本単位になる。

本発明によるＮＡＮＤ型フラッシュメモリは、メモリセルを消去する消去動作と、一定のページにデータを書き込むプログラム動作と、メモリセルに貯蔵されたデータをメモリの外部に読み出す読み出し動作と、消去又はプログラムされたデータに対する検証動作と、メモリの外部にデータを読み出さずに特定ページのデータを他のページに移して貯蔵するコピーバック動作とを遂行するように設計される。

こうした機能的な動作を遂行するために、本発明によるＮＡＮＤ型フラッシュメモリは、プログラム、読み出し、又はコピーバック動作時にデータをローディングするか、メモリセルから読み出されたデータを一時的に貯蔵するページバッファ回路を有する。又、外部から供給されるアドレスに応答してページ又はメモリセルを指定するためのバッファ及びデコーダと、データ値を感知するためのセンスアンプ、データの入出力を制御するゲート回路、諸動作を統制し管理するための制御回路を含む。

本発明はコピーバック動作に関連したエラー感知及び訂正に関するものであり、ＮＡＮＤ型フラッシュメモリの他の動作（消去、プログラム、読み出し等）に関しては省略するか簡単に説明する。しかし、本発明によるＮＡＮＤ型フラッシュメモリでそうした動作が当然に遂行されることを理解しなければならない。

本発明の実施形態では、外部にデータが読み出される動作を“読み出し（ｒｅａｄ ｏｕｔ）”と定義し、特定ページのデータがページバッファに移される動作を“複写（ｃｏｐｙ）”と定義し、そしてページバッファから他のページにデータが移される動作を“転写”と定義する。又、ビットエラーを有した特定ページのデータを“原データ”と定義し、エラー訂正されて他のページに転写されるデータを“補正データ”と定義する。

以下、本発明による実施形態を添付した図面（図２乃至図９）を参照して説明する。

図２は本発明によるコピーバック時のエラー感知及び訂正過程を概略的に示す。先ず、ページＰＧ４に貯蔵されたデータが読み出し過程を通じてページバッファ１０に貯蔵される。ページバッファ１０に貯蔵されたＰＧ４のデータ（即ち、原データ）は他のページＰＧｎ−３に書き込まれる（又は転写される）前にエラー訂正回路（ＥＣＣ）２０を通じてエラー訂正される。その後、エラー訂正されたデータ（即ち、補正データ）はページバッファ１０を通じて他のページＰＧｎ−３にプログラムされる。その結果、原データが保有していたエラービットが図１の場合のように他のページに転写される現象が防止される。

転写されたページＰＧｎ−３自体に１ビットのエラーがあっても、それは通常のエラー感知及び訂正機能により補正される。本発明によるコピーバック動作でのエラー感知及び訂正過程の具体的な例は後述される。

図３は本発明によるコピーバック時のエラー感知及び訂正のための機能的な構成と相互連結関係を示す。

図３を参照すると、ページバッファ１０に臨時に貯蔵された原データＤｅがエラー訂正回路２０に供給されると、以前のプログラム過程で生成されて一部メモリ領域に貯蔵されていた旧（ｏｌｄ）パリティＯＰと複写過程で新たに発生した新（ｎｅｗ）パリティＮＰとを比較器５０で比較する。ここで、新パリティＮＰはコピーバック動作中に発生するビットエラー（進行性ビットエラー）に対する訂正のために発生するパリティデータである。旧パリティＯＰと新パリティＮＰは同一の方式で発生する。旧パリティＯＰと新パリティＮＰとを比較した後、エラーがある該当アドレスに関する情報Ａｅが比較器５０から出力される。エラーアドレス情報Ａｅを入力したエラー訂正論理回路６０は原データＤｅのエラーを補正した後、補正データＤｃを制御信号ＣＮＴと共にページバッファ１０に伝送する。本発明によるパリティの発生と比較に関しては後述される。

図４はエラー訂正のために原データ及び補正データを伝送するためにページバッファと入出力ライン（Ｉ／Ｏ）との間に配置されたラッチ／コラムデコーディングブロック（ＬＤＢ）の構成を示す。図４はページバッファを通じた原データ及び補正データの入出力経路をラッチ／コラムデコーディングブロック（ＬＤＢ）を通じて示す。

図４を参照すると、特定アドレスのページの原データはそれぞれの入出力ラインＩ／Ｏ０〜Ｉ／Ｏｎ−１に対応して配置されたラッチ／コラムデコーディングブロックＬＤＢ０〜ＬＤＢｎ−１を通じて図３のエラー訂正回路２０に供給される。又、エラー訂正回路２０からの補正データは、ラッチ／コラムデコーディングブロックＬＤＢ０〜ＬＤＢｎ−１を通じて他のページに転写される。

特定アドレスのページの原データＤｅはページバッファセンシングブロック１２により読み出された後、それぞれのビットラインに対応するラッチ ＬＣＨ０〜ＬＣＨｎ−１に臨時貯蔵される。ラッチに貯蔵された原データはコラムデコーディングにより制御されるゲート信号 ＹＡ０〜ＹＡｎ−１及び ＹＢ０〜ＹＢｋ−１に応答してコラムゲート（又はＹ−ゲート）ＡＧ０〜ＡＧｎ−１及びＢＧ０〜ＢＧｋ−１を通じて入出力ラインＩ／Ｏ０〜Ｉ／Ｏｎ−１に順次に伝送される。この際、例えば、ビットラインＢＬ０に該当する原データビットが入出力ラインＩ／Ｏ０を通じてエラー訂正回路２０に伝送されるためには、図５のエラーデータ出力部分に示されるように、ゲート信号ＹＡ０及びＹＢ０が同時に“ハイ”状態に活性化されていなければならない。

エラー訂正回路２０の動作により補正されたデータＤｃは入出力ラインＩ／Ｏ０〜Ｉ／Ｏｎ−１を通じて入力されてそれぞれのビットラインに対応するラッチに一時貯蔵される。この際、例えば、ビットラインＢＬ０に対応する補正データビットがエラー訂正回路２０から入出力ラインＩ／Ｏ０を通じてラッチに伝送されるためには、図５の補正データ入力部分に示されるように、ゲート信号ＹＡ０及びＹＢ０が同時に“ハイ”状態に活性化されていなければならない。入出力ラインとコラムゲートとを通じて伝送された補正データはラッチに貯蔵された後他のページに転写される。

図６は本発明によりパリティを発生させる過程を示す。パリティを発生させる方式には並列方式と直列方式があるが、本発明の実施形態では回路的な負担を減らすために直列方式を採用する。

本発明の実施形態でパリティ発生の対象になる原データは例えば、８ビット−５１２バイトから構成される。本発明の実施形態では、一つのバイト（Ｂｙｔｅ）を構成する８ビットに対するコラムパリティと、それぞれ８ビットよりなる５１２バイトに対するラインパリティとを求める。

コラムパリティとラインパリティを発生する回路は図７と図８にそれぞれ示されており、この回路は図３のパリティ制御回路４０に内蔵される。コラム又はラインパリティの発生は、該当するビット又はバイトからビットエラーを検出するための２進組合わせ演算をエクスクルーシブ−オア（Ｅｘｃｌｕｓｉｖｅ−ＯＲ）（ＸＯＲ）論理チェーンで実施することにより成し遂げられる。

先ず、図６及び図７と下記の表１を参照してコラムパリティを発生する過程を説明する。表１は一つのバイトを構成する原データの８ビットに対するコラムパリティビットＣＰ１、ｎＣＰ１、ＣＰ２，ｎＣＰ２，ＣＰ４，ｎＣＰ４を生成するためのエクスクルーシブ−オア論理組合わせを示す。

表１による六つのコラムパリティビットの演算式は次の通りである。“*”はエクスクルーシブ−オア論理演算子を示す。

ＣＰ１＝ｂ７*ｂ５*ｂ３*ｂ１
ｎＣＰ１＝ｂ６*ｂ４*ｂ２*ｂ０
ＣＰ２＝ｂ７*ｂ６*ｂ３*ｂ２
ｎＣＰ２＝ｂ５*ｂ４*ｂ１*ｂ０
ＣＰ４＝ｂ７*ｂ６*ｂ５*ｂ４
ｎＣＰ４＝ｂ３*ｂ２*ｂ１*ｂ０

このようなコラムパリティ発生のための演算組合わせを具現するために、図７を参照すると、各コラムパリティビットは四つのＸＯＲゲートＸＲと一つのフリップフロップＦＦを通じて発生される。各入出力ラインは各データビットに対応する。即ち、コラムパリティビットｎＣＰ４は、入出力ラインＩ／Ｏ０及びＩ／Ｏ１に入力が連結されたＸＯＲゲートＸＲ１、入出力ラインＩ／Ｏ２及びＩ／Ｏ３に入力が連結されたＸＯＲゲートＸＲ２、ＸＯＲゲートＸＲ１及びＸＲ２の出力に入力が連結されたＸＯＲゲートＸＲ１３、ＸＯＲゲートＸＲ１３の出力と帰還されるコラムパリティビットｎＣＰ４を入力とするＸＯＲゲートＸＲ１９、そしてＸＯＲゲートＸＲ１９の出力を入力するフリップフロップＦＦ６を通じて発生される。コラムパリティビットｎＣＰ４と相補される（ｃｏｍｐｌｅｍｅｎｔａｒｙ）コラムパリティビットＣＰ４は、入出力ラインＩ／Ｏ４及びＩ／Ｏ５に入力が連結されたＸＯＲゲートＸＲ３、入出力ラインＩ／Ｏ６及びＩ／Ｏ７に入力が連結されたＸＯＲゲートＸＲ４、ＸＯＲゲートＸＲ３及びＸＲ４の出力に入力が連結されたＸＯＲゲートＸＲ１４、ＸＯＲゲートＸＲ１４の出力と帰還されるコラムパリティビットＣＰ４を入力とするＸＯＲゲートＸＲ２０、そしてＸＯＲゲートＸＲ２０の出力を入力するフリップフロップＦＦ５を通じて発生される。

コラムパリティビットｎＣＰ２は、入出力ラインＩ／Ｏ０及びＩ／Ｏ１に入力が連結されたＸＯＲゲートＸＲ５、入出力ラインＩ／Ｏ４及びＩ／Ｏ５に入力が連結されたＸＯＲゲートＸＲ６、ＸＯＲゲートＸＲ５及びＸＲ６の出力に入力が連結されたＸＯＲゲートＸＲ１５、ＸＯＲゲートＸＲ１５の出力と帰還されるコラムパリティビットｎＣＰ２を入力とするＸＯＲゲートＸＲ２１、そしてＸＯＲゲートＸＲ２１の出力を入力してコラムパリティビットｎＣＰ２を発生するフリップフロップＦＦ４を通じて発生される。コラムパリティビットｎＣＰ２と相補されるコラムパリティビットＣＰ２は、入出力ラインＩ／Ｏ２及びＩ／Ｏ３に入力が連結されたＸＯＲゲートＸＲ７、入出力ラインＩ／Ｏ６及びＩ／Ｏ７に入力が連結されたＸＯＲゲートＸＲ８、ＸＯＲゲートＸＲ７及びＸＲ８の出力に入力が連結されたＸＯＲゲートＸＲ１６、ＸＯＲゲートＸＲ１６の出力と帰還されるコラムパリティビットＣＰ２を入力とするＸＯＲゲートＸＲ２２、そしてＸＯＲゲートＸＲ２２の出力を入力してコラムパリティビットＣＰ２を発生するフリップフロップＦＦ３を通じて発生される。

コラムパリティビットｎＣＰ１は、入出力ラインＩ／Ｏ０及びＩ／Ｏ２に入力が連結されたＸＯＲゲートＸＲ９、入出力ラインＩ／Ｏ４及びＩ／Ｏ６に入力が連結されたＸＯＲゲートＸＲ１０、ＸＯＲゲートＸＲ９及びＸＲ１０の出力に入力が連結されたＸＯＲゲートＸＲ１７、ＸＯＲゲートＸＲ１７の出力と帰還されるコラムパリティビットｎＣＰ１を入力とするＸＯＲゲートＸＲ２３、そしてＸＯＲゲートＸＲ２３の出力を入力してコラムパリティビットｎＣＰ１を発生するフリップフロップＦＦ２を通じて発生される。コラムパリティビットｎＣＰ１と相補されるコラムパリティビットＣＰ１は、入出力ラインＩ／Ｏ１及びＩ／Ｏ３に入力が連結されたＸＯＲゲートＸＲ１１、入出力ラインＩ／Ｏ５及びＩ／Ｏ７に入力が連結されたＸＯＲゲートＸＲ１２、ＸＯＲゲートＸＲ１１及びＸＲ１２の出力に入力が連結されたＸＯＲゲートＸＲ１８、ＸＯＲゲートＸＲ１８の出力と帰還されるコラムパリティビットＣＰ１を入力とするＸＯＲゲートＸＲ２４、そしてＸＯＲゲートＸＲ２４の出力を入力してコラムパリティビットＣＰ１を発生するフリップフロップＦＦ１を通じて発生する。

各コラムパリティビットが該当するフリップフロップの前段に位置したＸＯＲゲートに帰還入力されることは、ページバッファに複写された原データで現在データビットと次データビットとの変動を検出（即ち、コピーバックの中に発生する進行性ビットエラーを検出）して直列に処理するためである。クロック信号ＣＬＫとリセット信号ＲＳＴがフリップフロップＦＦ１〜ＦＦ６に共通に印加される。従って、フリップフロップＦＦ１〜ＦＦ６はクロック信号ＣＬＫの周期毎に上昇エッジに応答して該当するコラムパリティビットを出力する。

コラムパリティを発生することにおいて、たとえばｂ３がエラービットと仮定すると、コラムパリティビットのうちＣＰ１，ＣＰ２及びｎＣＰ４が“１”となる。

次に、図６及び図８と下記の表２を参照してラインパリティを発生する過程を説明する。表２はバイト単位に全て５１２本のバイトに対するラインパリティビットＬＰ１，ｎＬＰ１，．．，ＬＰ５１２，ｎＬＰ５１２を生成するためのエクスクルーシブ−オア（ＸＯＲ）論理組合わせを示す。（ＸＯＲ論理演算のための組合わせ方式は前述したコラムパリティに対する方式と同一であることが分かる。）

表２による１０２４本のラインパリティビットの演算式は次の通りである。“*”はエクスクルーシブ−オア論理演算子を示し、“^B”は８本のデータビットを包括するＸＯＲ演算結果を示し（即ち、^B＝ｂ７*ｂ６*ｂ５*ｂ４*ｂ３*ｂ２*ｂ１*ｂ０）、これを以下“単位バイトパリティビット”と称する。

ＬＰ１＝^B５１２*^B５１０*..*^B２５６*^B２５４*..*^B４*^B２
nＬＰ２＝^B５１１*^B５０９*..*^B２５５*^B２５３*..*^B３*^B１
ＬＰ２＝^B５１２*^B５１１*..*^B２５６*^B２５５*..*^B４*^B３
nＬＰ２＝^B５１０*^B５０９*..*^B２５４*^B２５３*..*^B２*^B１
ＬＰ４＝^B５１２*^B５１１*^B５１０*^B５０９*..*^B２５６*^B２５５*^B２５４*^B２５３*..*^B８*^B７*^B６*^B５
nＬＰ４＝^B５０８*^B５０７*^B５０６*^B５０５*..*^B２５２*^B２５１*^B２５０*^B２４９*..*^B４*^B３*^B２*^B１
．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．．
ＬＰ５１２＝^B５１２*^B５１１*^B５１０*^B５０９*..*^B２６０*^B２５９*^B２５８*^B２５７
nＬＰ５１２＝^B２５６*^B２５５*^B２５４*^B２５３*..*^B４*^B３*^B２*^B１

このようなラインパリティを発生するための演算組合わせを具現するために、図８を参照すると、一つのバイトを構成する８ビットに対するＸＯＲ演算結果をＸＯＲゲートＸＲ３１〜ＸＲ３７を通じて先ず算出する（^B）。これより５１２本のラインパリティビットＬＰ１〜ＬＰ５１２及び５１２本の相補ラインパリティビットｎＬＰ１〜ｎＬＰ５１２を発生するために、単位バイトパリティビット^Bが算出されたＸＯＲゲートＸＲ３７の出力を１０２４個に分枝し、それぞれの分枝されたビット経路がそれぞれの該当するクロック制御信号ＣＬＫ１〜ＣＬＫ５１２及び ｎＣＬＫ１〜ｎＣＬＫ５１２に応答してラインパリティビットを発生するようにする。

即ち、ＸＯＲゲートＸＲ３７から発生した単位バイトパリティビット^BはＮＡＮＤゲートＮＤ１〜ＮＤ１０２４に共通に印加される。８本のデータビットのうちいずれか一つがエラービットなら^Bは“１”となる。ＮＡＮＤゲートＮＤ１〜ＮＤ１０２４はクロック制御信号ｎＣＬＫ１，ＣＬＫ１，ｎＣＬＫ２，ＣＬＫ２，．．，ｎＣＬＫ５１２，ＣＬＫ５１２によりそれらのビット経路が制御される。ＮＡＮＤゲートＮＤ１〜ＮＤ１０２４の出力はＸＯＲゲートＸＲ１〜ＸＲ１０２４にそれぞれ入力される。ＸＯＲゲートＸＲ１〜ＸＲ１０２４は又該当するラインパリティビットｎＬＰ１，ＬＰ１，．．，ｎＬＰ５１２，ＬＰ５１２をそれぞれ入力する。ＸＯＲゲートＸＲ１〜ＸＲ１０２４の出力はフリップフロップＦＦ１〜ＦＦ１０２４を通じて該当するラインパリティビットを発生する。

図９のタイミング図はページバッファ１０からエラー訂正回路２０に原データを送るためのゲート信号及びクロック制御信号の状態を示す。図９のタイミング図は前述した図４乃至図８の回路動作に関連している。図９のタイミング図で実行される原データ伝送過程は図４の一番目ラッチ／コラムデコーディングブロックＬＤＢ０を通じてなされることを一例とする。

先ず、ゲート信号ＹＢ０がハイレベルである状態でゲート信号ＹＡ０〜ＹＡｎ−１が順次にハイレベルになることにより各ビットラインに対応するデータビットが対応する入出力ラインＩ／Ｏを通じてエラー訂正回路２０に伝送される。同様に、ゲート信号ＹＢ０乃至ＹＢｋ−１が順次にそれぞれハイレベルである間にゲート信号ＹＡ０〜ＹＡｎ−１が順次にハイレベルになりながら順次ｎ本のビットが入出力ラインを通じてエラー訂正回路２０に供給されて、合計５１２バイトの原データがエラー訂正回路２０に供給される。

一方、エラー訂正回路２０では、クロック信号ＣＬＫが一定した周期に発振（ｏｓｃｉｌｌａｔｉｎｇ）することにより図７に示されたコラムパリティ発生回路のフリップフロップＦＦ１〜ＦＦ６がコラムパリティビットＣＰ１／ｎＣＰ１〜ＣＰ４／ｎＣＰ４を出力する。また、クロック信号ＣＬＫから分周されて生成されるクロック制御信号ＣＬＫ１／ｎＣＬＫ１〜ＣＬＫ５１２／ｎＣＬＫ５１２に応答して図８に示されたラインパリティ発生回路のＮＡＮＤゲートＮＤ１〜ＮＤ１０２４がビット経路を活性化させ、クロック信号ＣＬＫに応答してフリップフロップＦＦ１〜ＦＦ１０２４からラインパリティビットＬＰ１／ｎＬＰ１〜ＬＰ５１２／ｎＬＰ５１２が発生する。

図１０は本発明によるコピーバック中のエラー訂正過程を一括的に示す。先ず、通常のプログラム過程でパリティ（旧パリティ）を発生して（段階Ｓ１）これをメモリのスペア領域に貯蔵する（段階Ｓ２）。その後、特定アドレスのページから原データをページバッファに複写する間前述した過程（図６乃至図８）を通じて新パリティを発生させた後（段階Ｓ３）、エラー訂正回路２０の比較器５０で旧パリティＯＰと新パリティＮＰとを比較する（段階Ｓ４）。５１２バイトのデータに対して旧パリティＯＰと新パリティは例えば２４ビットと同一のビット数である。

旧パリティと新パリティとを比較した結果、旧パリティ及び新パリティの各２４ビットが全て同一なら（即ち、ＸＯＲ演算による比較結果値が“０”なら）エラーがないものとして処理される（段階Ｓ５）。これに対して、２４ビットの１／２である１２ビットに対する比較結果値が“１”なら１−ビットエラーとして感知される（段階Ｓ６）。この１−ビットエラーはエラー訂正論理回路６０で治癒される。一方、２４ビット中１ビットに対する比較結果値のみが“１”であれば、これは元来の１−ビットエラーとして、複写されたページで元来有していた治癒可能な単一エラーとして認識される。また、前述と異なる状態で比較結果が示された場合には少なくとも２ビット以上のエラーがある場合と認識される。

このようなエラー状態に対してはコマンドに応答させて使用者に分かるようにすることが可能である。又、本発明の実施形態で示されたエラー訂正回路２０は本発明によるＮＡＮＤ型フラッシュメモリに内蔵されている。

なお、以上の実施形態は一具体例にすぎず、本発明の手段又は方法は本発明の範囲内で変形及び変更が可能である。

ＮＡＮＤ型フラッシュメモリで一般的なコピーバック動作を示す図である。 ＮＡＮＤ型フラッシュメモリで本発明によるコピーバック時のエラー訂正過程を概略的に示す図である。 本発明によるエラー訂正回路の構成図である。 ページバッファとエラー訂正回路とのデータ伝送のための回路構成を示す回路図である。 ページバッファとエラー訂正回路とのデータ伝送過程を概略的に示すタイミング図である。 本発明によるコラムパリティ及びラインパリティ発生方式を示す図である。 図６に示されたコラムパリティを発生する回路図である。 図６に示されたラインパリティを発生する回路図である。 本発明のページバッファからエラー訂正回路へのデータ伝送過程を詳細に示すタイミング図である。 本発明によるエラー訂正過程を示す順序図である。

符号の説明

１０ ページバッファ
２０ エラー訂正回路
４０ パリティ制御回路
５０ 比較器
６０ エラー訂正論理回路
Ｄｅ 原データ
ＮＰ 新パリティ
ＯＰ 旧パリティ
Ｄｃ 補正データ

Claims (19)

1. 不揮発性メモリにおいて、
   データを貯蔵する複数のページと、
   ページ単位のデータを臨時に貯蔵するページバッファと、
   前記ページバッファに貯蔵された特定ページの原データのビットエラーを訂正する回路と、
   前記原データを前記回路に供給し前記回路により訂正された補正データを前記ページバッファに供給する手段と、
   前記原データを前記ページバッファに複写し前記ページバッファから前記補正データを他のページに貯蔵する手段とを備えることを特徴とする不揮発性メモリ。
2. 前記原データが固有のパリティを有していることを特徴とする請求項１に記載の不揮発性メモリ。
3. 前記回路は、前記原データから新たなパリティを生成し、前記新たなパリティと前記固有のパリティとを比較することを特徴とする請求項２に記載の不揮発性メモリ。
4. 前記回路は、
   前記原データで一つのバイトを構成するビットに対するコラムパリティを生成する回路と、
   前記原データで所定個数のビットから構成されたバイトに対するラインパリティを生成する回路とを備えることを特徴とする請求項３に記載の不揮発性メモリ。
5. 前記不揮発性メモリはＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１に記載の不揮発性メモリ。
6. 不揮発性メモリにおいて、
   データを貯蔵する複数のページから構成されたデータ貯蔵領域と、
   前記ページに対するプログラム動作中に発生された第１パリティを前記データ貯蔵領域のスペア領域に貯蔵する第１手段と、
   ページ単位のデータを貯蔵するページバッファと、
   前記ページのうち特定アドレスのページに貯蔵された原データを前記ページバッファに複写する第２手段と、
   前記ページバッファに貯蔵された前記原データから第２パリティを生成する第３手段と、
   前記第１パリティと前記第２パリティとを比較した結果に応答して前記原データの補正データを前記ページバッファに伝送する第４手段とを備えることを特徴とする不揮発性メモリ。
7. 前記ページバッファに貯蔵された補正データを前記ページのうち他のアドレスのページに貯蔵する第５手段を付加的に備えることを特徴とする請求項６に記載の不揮発性メモリ。
8. 前記第２パリティはコラムパリティとラインパリティとよりなることを特徴とする請求項６に記載の不揮発性メモリ。
9. 前記第３手段は、
   前記原データで一つのバイトを構成するビットに対するコラムパリティを生成する回路と、
   前記原データで所定個数のビットから構成されたバイトに対するラインパリティを生成する回路とを備えることを特徴とする請求項８に記載の不揮発性メモリ。
10. 前記不揮発性メモリはＮＡＮＤ型フラッシュメモリであることを特徴とする請求項６に記載の不揮発性メモリ。
11. ページ単位のデータを貯蔵するページバッファを有する不揮発性メモリで特定アドレスのページに貯蔵され固有のパリティを含む原データを他のアドレスのページに移す方法において、
    前記原データを前記ページバッファに貯蔵する段階と、
    前記ページバッファに貯蔵された前記原データから新たなパリティを生成する段階と、
    前記固有のパリティと前記新たなパリティとを比較する段階と、
    前記比較結果に応答して前記原データに対する補正データを形成する段階と、
    前記補正データを前記ページバッファを通じて前記他のアドレスのページに移す段階とが順次になされることを特徴とする方法。
12. 前記原データを前記ページバッファに貯蔵する前に、前記原データに対する前記固有のパリティを前記メモリのスペア領域に貯蔵する段階を付加的に備えることを特徴とする請求項１１に記載の方法。
13. 前記比較結果による状態を外部で分かるようにする段階を付加的に備えることを特徴とする請求項１１に記載の方法。
14. 不揮発性メモリにおいて、
    データを貯蔵する複数のページから構成されたデータ貯蔵領域と、
    特定ページのデータを貯蔵し前記データ貯蔵領域と連結されるページバッファと、
    前記ページバッファと連結され前記データのビット不良を感知するビット不良感知手段と前記ビット不良を補正する補正手段とを含むエラー訂正手段とを備えることを特徴とする不揮発性メモリ。
15. 前記ビット不良感知手段は、前記ページバッファに貯蔵されたデータを入力として新たなパリティを生成するパリティ発生回路と、前記新たなパリティと前記データに含まれている固有のパリティとを比較してエラーアドレス情報を発生する比較器とを含むことを特徴とする請求項１４に記載の不揮発性メモリ。
16. 前記エラーアドレス情報は、前記ビット不良補正手段に入力されて前記データを補正し補正されたデータを前記ページバッファに伝送することを特徴とする請求項１５に記載の不揮発性メモリ。
17. 前記補正されたデータの伝送は制御信号により制御されることを特徴とする請求項１６に記載の不揮発性メモリ。
18. 前記補正されたデータは前記特定ページと他のページに複写されることを特徴とする請求項１７に記載の不揮発性メモリ。
19. 前記不揮発性メモリはＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１４に記載の不揮発性メモリ。

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