JP2013541112A - コピーバック動作 - Google Patents

Abstract

コピーバック動作のための方法およびシステムが説明される。１つまたは複数の方法は、コピーバックコマンドに応答して、メモリデバイスの第１のメモリユニットからデータを読み取ること、メモリデバイスにローカルな信号処理コンポーネントを使用してそのデータについて信号処理を実行すること、およびメモリデバイスの第２のメモリユニットにそのデータをプログラムすることを含む。
【選択図】図４

Description

〔優先権情報〕
本願は、２０１０年１１月２日に出願された米国仮出願番号６１／４０９，３７５および、２０１１年３月１１日に出願された米国出願整理番号１３／０４６，４２７の非仮出願であり、その明細書の全体が参照により本明細書に組み込まれる。

本開示は、一般に、半導体メモリデバイス、方法、およびシステムに関し、より詳細には、コピーバック動作のための方法、デバイス、メモリコントローラおよびシステムに関する。

メモリデバイスは、通常、コンピュータまたは他の電子装置内の内部、半導体、集積回路として提供される。揮発性メモリおよび不揮発性メモリを含め、多くの異なるタイプのメモリがある。揮発性メモリは、その情報を保持するために電力を必要とし得、特に、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、およびシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む。不揮発性メモリは、電力供給されていないときに、格納された情報を保持することにより、永続的な情報を提供でき、特に、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読取り専用メモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ（登録商標））、および、スピントルク移動ランダムアクセスメモリ（ＳＴＴ ＲＡＭ）などの磁気ランダムアクセスメモリ（ＭＲＡＭ）を含むことができる。

メモリデバイスは、ソリッドステートドライブ（ＳＳＤ）を形成するために一緒に結合できる。ソリッドステートドライブは、不揮発性メモリおよび揮発性メモリの様々な他のタイプの中で特に、不揮発性メモリ（例えば、ＮＡＮＤフラッシュメモリおよびＮＯＲフラッシュメモリ）を含むことができ、かつ／または揮発性メモリ（例えば、ＤＲＡＭおよびＳＲＡＭ）を含むことができる。ソリッドステートドライブは、性能、サイズ、重さ、耐久性、動作温度範囲、および消費電力に関してハードドライブに優る利点を有し得るので、ＳＳＤは、コンピュータ用の主記憶装置としてハードディスクドライブを置き換えるために使用できる。例えば、ＳＳＤは、それらが可動部品をもたないことに起因して、磁気ディスクドライブと比較したときに、優れた性能を有し得、それは、磁気ディスクドライブに関連した、シーク時間、待ち時間、および他の電気機械的遅延を回避し得る。ＳＳＤ製造業者は、内蔵バッテリーを使用しない可能性があるフラッシュＳＳＤを作成するために不揮発性フラッシュメモリを使用でき、このようにしてドライブをさらに多用途でコンパクトにできる。

ＳＳＤは、１つまたは複数の離散メモリパッケージを含むことができ、１つまたは複数のメモリパッケージは、マルチチップパッケージ（ＭＣＰ）であり得る。ＭＣＰは、その上にいくつかのメモリダイまたはチップを含むことができ、それらは論理ユニット（ＬＵＮ）と呼ばれ得る。本明細書では、「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」何かは、１つまたは複数のかかる物を指し得る。一例として、ＭＣＰに関連したメモリチップおよび／またはダイは、周辺回路とともに、いくつかのメモリアレイを含むことができる。メモリアレイは、いくつかの物理ブロックに編成されたメモリセルを含むことができ、物理ブロックの各々は、複数ページのデータを格納可能である。

様々なメモリシステムは、例えば、消去動作、プログラム動作、および読取り動作などの動作を実行するためのシステムコントローラを含む。さらに、いくつかのメモリシステムは、「コピーバック」動作をサポートする。コピーバック動作は、第１のページ（例えば、ソースページ）のデータを第２のページ（例えば、ターゲットページ、目的ページと呼ばれることもある）に移動することを伴い得る。コピーバック動作を実行することは、コピーバック読取り動作、コピーバックプログラム動作、およびコピーバックプログラム検証動作を含むことができる。コピーバック読取り動作は、ソースページに格納されたデータを読み取ることおよびそれをページバッファに格納することを含み得る。コピーバックプログラム動作は、ページバッファ内に格納されたデータをターゲットページに再プログラムすることを含み得る。いくつかの状況では、ページバッファに格納されたデータは、ページバッファからデータを読み取ることなく、ターゲットページに直接移動（例えば、転送）できる。コピーバックプログラム検証動作は、次いで、そのデータがターゲットページに正しくプログラムされているか否かを確認するために使用できる。

コピーバック動作をサポートするメモリシステムは、誤り訂正符号（ＥＣＣ）回路などの信号処理（例えば、誤り訂正符号および／または他のデータ復旧アルゴリズム）コンポーネントを含むことができる。ＥＣＣ回路の複雑性（例えば、十分な誤り訂正を実装するために必要な論理ゲートの数）は、例えば、製造技術の進展に伴って増大する。増大したＥＣＣ回路の複雑性は、他の欠点の中で特に、ＥＣＣ機能性を含むメモリシステムコントローラのサイズの増大などの欠点につながり得る。

本開示の１つまたは複数の実施形態に従ったコンピューティングシステムのブロック図である。 従来の技術に従ったコピーバック動作を実行できるメモリシステムの一部のブロック図である。 従来の技術に従ったコピーバック動作を実行できるメモリシステムの一部のブロック図である。 本開示の１つまたは複数の実施形態に従ったコピーバック動作を実行できるメモリシステムの一部のブロック図である。 従来の技術に従ったメモリシステムの一部のブロック図である。 本開示の１つまたは複数の実施形態に従ったメモリシステムの一部のブロック図である。 本開示の１つまたは複数の実施形態に従ったメモリシステムの一部のブロック図である。

本開示は、コピーバック動作を実行するための方法、デバイス、メモリコントローラ、およびシステムを含む。１つまたは複数の方法は、コピーバックコマンドに応答して、メモリデバイスの第１のメモリユニットからデータを読み取ること、メモリデバイスにローカルな信号処理コンポーネントを使用してそのデータについて信号処理を実行すること、およびメモリデバイスの第２のメモリユニットにそのデータをプログラムすることを含む。

本開示の実施形態は、他の利益の中で特に、従来のシステムおよび方法と比較して、コピーバック動作中のバスロードを削減すること、コピーバック中のＥＣＣ動作などのデータ復旧動作のために使用する時間を削減すること、および、コピーバック動作に関連した誤差伝播を削減または阻止することなど、様々な利益を提供できる。

実施形態は、従来のシステムと比較して、メモリシステムのメモリ容量の増加および／またはメモリシステムコントローラに関連したピンカウントの削減などの利益も提供できる。

本開示の以下の詳細な説明では、その一部を形成する添付の図を参照するが、図中では、本開示の１つまたは複数の実施形態がどのように実施され得るかを例として示す。これらの実施形態は、当業者が本開示の実施形態を実施できるように十分に詳細に説明され、また、他の実施形態が利用され得ること、ならびに、本開示の範囲から逸脱することなく、プロセス、電気的および／または構造的変更が行われ得ることが理解される。本明細書では、指示子「Ｎ」および「Ｍ」は、特に、図における参照番号に関して、そのように指定されたいくつかの特定の機能が、本開示の１つまたは複数の実施形態に含まれ得ることを示す。本明細書では、「いくつかの」何かは、１つまたは複数のかかる物を指し得る。

本明細書の図は、最初の数字が図の番号に対応し、残りの数字が図中の要素またはコンポーネントを識別するという、番号付け規約に従う。異なる図の間での同様の要素またはコンポーネントは、同様の数字を使用して識別され得る。例えば、１０４は、図１の参照要素「０４」であり得、同様の要素は図２では２０４として参照され得る。理解されるように、本明細書の様々な実施形態に示す要素は、本開示のいくつかの追加の実施形態を提供するために、追加、交換、および／または除外することができる。さらに、理解されるように、図で提供されている要素の比率および相対的な大きさは、本開示の実施形態を説明することが意図されており、制限する意味にとられるべきでない。

図１は、本開示の１つまたは複数の実施形態に従ったコンピューティングシステムの機能ブロック図である。コンピューティングシステム１００は、ホスト１０２に通信的に結合された、例えば、１つまたは複数のソリッドステートドライブ（ＳＳＤ）などのメモリシステム１０４を含む。メモリシステム１０４は、例えば、バックプレーンまたはバスなどのインタフェース１０６を通じて、ホスト１０２と通信的に結合できる。

ホスト例１０２は、他のホストシステムの中で特に、ラップトップコンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録再生装置、携帯電話、ＰＤＡ、メモリカードリーダー、およびインタフェースハブを含むことができる。インタフェース１０６は、他のコネクタおよびインタフェースの中で特に、シリアルＡＴＡ（ＳＡＴＡ：ｓｅｒｉａｌ ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ ａｔｔａｃｈｍｅｎｔ）、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ：ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ）、またはユニバーサルシリアルバス（ＵＳＢ）を含むことができる。しかし、一般に、ホストインタフェース１０６は、メモリシステム１０４とホスト１０２との間の制御、アドレス、データ、および他の信号の通過のためのインタフェースを提供できる。

ホスト１０２は、メモリおよびバス制御１０７に通信的に結合された、１つまたは複数のプロセッサ１０５（例えば、並列プロセッサ、コプロセッサなど）を含むことができる。プロセッサ１０５は、１つもしくは複数のマイクロプロセッサ、または、例えば、１つもしくは複数の特定用途向け集積回路（ＡＳＩＣ）など、何らかの他のタイプの制御回路であり得る。コンピューティングシステム１００の他のコンポーネントもプロセッサを有し得る。メモリおよびバス制御１０７は、それに直接通信的に結合されたメモリおよび他のコンポーネント、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）１１１、グラフィックユーザーインタフェース１１８、または他のユーザーインタフェース（例えば、ディスプレイモニター、キーボード、マウスなど）など、を有することができる。

メモリおよびバス制御１０７は、それに通信的に結合された周辺およびバス制御１０９も有することができ、それらは、同様に、ユニバーサルシリアルバス（ＵＳＢ）インタフェースを使用するフラッシュドライブ１１９、不揮発性メモリホスト制御インタフェース（ＮＶＭＨＣＩ）フラッシュメモリ１１７、またはメモリシステム１０４などのメモリシステムに接続できる。理解されるように、メモリシステム１０４は、いくつかの異なるコンピューティングシステムにおいて、ハードディスクドライブ（ＨＤＤ）に追加して、またはその代わりに、使用できる。図１に示すコンピューティングシステム１００は、かかるシステムの一例であるが、本開示の実施形態は、図１に示す構成に限定されない。

企業向けソリッドステートストレージアプライアンスは、テラバイトのストレージおよび、例えば、１００ＭＢ／秒、１００Ｋの１秒あたりの入力／出力（ＩＯＰＳ）など、高速性能によって現在特徴付けることができるメモリシステムのクラスである。本開示の１つまたは複数の実施形態によれば、企業向けソリッドステートストレージアプライアンスは、ソリッドステートドライブ（ＳＳＤ）コンポーネントを使用して構成できる。例えば、図１に関して、メモリシステム１０４は、１つまたは複数のコンポーネントＳＳＤを使用して実施された企業向けソリッドステートストレージアプライアンスであり得、その１つまたは複数のＳＳＤは、メモリシステムコントローラによってメモリシステムとして運用されている。

図２は、従来の技術に従ってコピーバック動作を実行できるメモリシステム２０４の一部のブロック図である。一例として、メモリシステム２０４は、ソリッドステートドライブ（ＳＳＤ）であり得る。メモリシステム２０４は、バス２２０を経由して、いくつかのメモリデバイス２３２−１、．．．、２３２−Ｎに結合されたメモリシステムコントローラ２１５（例えば、メモリ制御回路、ファームウェア、および／またはソフトウェア）を含む。いくつかの実施形態では、メモリシステムコントローラは、ホストにローカルであり得るか、メモリシステムにローカルであり得るか、または、ホストとメモリシステムとの間で分散され得る。

バス２２０は、メモリデバイス２３２−１、．．．、２３２−Ｎとシステムコントローラ２１５との間で、様々な信号（例えば、データ信号、制御信号、および／またはアドレス信号）を送信／受信できる。図２に示す例は単一のバス２２０を含むが、メモリシステム２０４は、別個のデータバス（ＤＱバス）、制御バス、およびアドレスバスを含むことができる。バス２２０は、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）、コンパクトフラッシュ（登録商標）インタフェース、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）、ＣＥ−ＡＴＡ、業界標準アーキテクチャ（ＩＳＡ）、マイクロチャネルアーキテクチャ（ＭＳＡ）、拡張ＩＳＡ（ＥＩＳＡ）、インテリジェントドライブエレクトロニクス（ＩＤＥ）、ＶＥＳＡローカルバス（ＶＬＢ）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、カードバス、ユニバーサルシリアルバス（ＵＳＢ）、アドバンストグラフィックスポート（ＡＧＰ）、ＰＣメモリカード国際協会バス（ＰＣＭＣＩＡ：Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）、ファイアーワイヤ（ＩＥＥＥ １３９４）、および小規模コンピュータシステムインタフェース（ＳＣＳＩ）に関連したバス構造を含むが、それらに限定されず、様々なタイプのバス構造を有することができる。

図２に示すように、メモリデバイス２３２−１、．．．、２３２−Ｎは、メモリシステム２０４に対して記憶ボリュームを提供するいくつかのメモリユニット２１２−１、２１２−２、２１２−３、および２１２−４を含むことができる。メモリユニット２１２−１〜２１２−４は、ダイまたはチップであり得、それは、論理ユニット（ＬＵＮ）と呼ばれ得る。そのため、メモリデバイス２３２−１、．．．、２３２−Ｎは、いくつかのダイ２１２−１〜２１２−４（例えば、この例では、ＮＡＮＤダイ）を含むマルチチップパッケージ（ＭＣＰ）であり得る。

メモリユニット２１２−１〜２１２−４は、１つまたは複数のメモリセルのアレイを含むことができる。この例では、メモリユニット２１２−１〜２１２−４は、ＮＡＮＤアーキテクチャを有するフラッシュアレイを含む。

システムコントローラ２１５は、信号処理コンポーネント２１６を含む。この例では、信号処理コンポーネントは、誤り訂正コンポーネント２１６（例えば、ＥＣＣエンジン）であり、それは、ある量のデータ（例えば、１ページのデータ）がビット誤りを含むか否かを判断（例えば、検出）でき、また、データ内の特定の数の誤りを訂正できる。誤り訂正コンポーネント２１６によって訂正可能なビット誤りの数は、例えば、使用されるＥＣＣのタイプおよび／または誤り訂正回路の複雑性などの要因に基づいて変わり得る。本明細書では、誤り訂正は、誤り検出および／または訂正を含むが、それらに限定されない、データ復旧を指し得る。そのため、誤り訂正コンポーネント２１６などの誤り訂正コンポーネントによって実行されるデータ復旧動作は、例えば、データ復旧に関連した他の動作の中で特に、１ページのデータに関連したビット誤りの検出および／またはビット誤りの訂正を含むことができる。その結果、信号処理コンポーネント２１６は、コンポーネント２１６および／またはコントローラ（例えば、２１５）に関連した他のデータ復旧コンポーネントによって実行されるデータ復旧の一部として誤り訂正符号（ＥＣＣ）を採用できる。

図２に示す矢印２５１は、システム２０４によって実行されるコピーバック動作を表す。コピーバック動作は、メモリデバイス２３２−１、．．．、２３２−Ｎのうちの１つに対するコピーバックコマンドで開始できる。システム２０４によって実行されるコピーバック動作２５１は、特定のダイ（例えば、２１２−１）内のソースページのデータを同じダイ（例えば、２１２−１）内のターゲットページに移動することを含む。すなわち、システム２０４に関連したコピーバックコマンドは、コピーバック動作に関するソースおよびターゲットを同じダイに制限する。

この例では、コピーバック動作２５１は、特定のメモリデバイス（例えば、２３２−１）に対して内部で実行される。例えば、メモリデバイス２３２−１は、コピーバック読取り動作に対応する１ページのデータを格納できるページバッファ（図示せず）を含むことができ、また、そのページのデータは、バッファからターゲットページに再プログラムできる。そのため、データは、バス２２０を経由してシステムコントローラ２１５に書き出す必要がなく、それは、例えば、処理時間を節約できる。しかし、コピーバック動作２５１中に、いくつかのビット誤りがデータページで生じ得る。さらに、コピーバック動作２５１に関連したビット誤りの数は、誤り訂正コンポーネント２１６によって訂正可能な誤りの数に達し得るか、または超え得る。

図３は、従来の技術に従ってコピーバック動作を実行できるメモリシステム３０４の一部のブロック図である。メモリシステム３０４は、図２に関連して前述したシステム２０４と似ている。メモリシステム３０４は、バス３２０を経由して、いくつかのメモリデバイス３３２−１、．．．、３３２−Ｎに結合されたメモリシステムコントローラ３１５（例えば、メモリ制御回路、ファームウェア、および／またはソフトウェア）を含む。

メモリデバイス３３２−１、．．．、３３２−Ｎは、メモリシステム３０４に対して記憶ボリュームを提供するいくつかのメモリユニット３１２−１、３１２−２、３１２−３、および３１２−４を含むことができる。メモリユニット３１２−１〜３１２−４は、ダイまたはチップであり得、それは、論理ユニット（ＬＵＮ）と呼ばれ得る。そのため、メモリデバイス３３２−１、．．．、３３２−Ｎは、いくつかのダイ３１２−１〜３１２−４（例えば、この例ではＮＡＮＤダイ）を含むマルチチップパッケージ（ＭＣＰ）であり得る。システムコントローラ３１５は、誤り訂正コンポーネント３１６を含み、それは、１ページのデータがビット誤りを含むか否かを判断でき、そのページのデータ内の特定の数の誤りを訂正できる。

図２に示すシステム２０４とは違って、システム３０４は、ソースページとターゲットページが異なるメモリユニット３１２−１、３１２−２、３１２−３、および３１２−４（例えば、異なるダイ）内に配置されているコピーバック動作を実行できる。この例では、矢印３５３は、ダイ３１２−３に配置されているソースページからのデータが、バス３２０を経由して、コントローラ３１５にローカルな（例えば、その上にある）バッファ（図示せず）に書き込まれる、コピーバック読取り動作を表す。コントローラ３１５は、誤り訂正コンポーネント３１６でデータの誤り訂正を行うことができる。矢印３５４で示されるように、データは、次いで、コピーバックプログラム動作中に、バス３２０に沿って、ダイ３１２−１に配置されているターゲットページに戻され得る。そのため、コピーバック動作に関連したデータページは、誤り訂正され得、また、ターゲットページおよびソースページは、メモリデバイス３３２−１、．．．、３３２−Ｎ内の異なるメモリユニット３１２−１、３１２−２、３１２−３、および３１２−４に配置され得る。

しかし、コピーバック動作は、コピーバック読取り動作およびコピーバックプログラム動作の両方について、バス３２０に沿ったデータ転送を伴うので、バス３２０は、コピーバック中、システム３０４の他のメモリデバイス３３２−１、．．．、３３２−Ｎ上の他の動作の実行に利用できない。

図４は、本開示の１つまたは複数の実施形態に従って、コピーバック動作を実行できるメモリシステム４０４の一部のブロック図である。一例として、メモリシステム４０４は、ソリッドステートドライブ（ＳＳＤ）であり得る。メモリシステム４０４は、バス４２０を経由して、いくつかのメモリデバイス４３０−１、．．．、４３０−Ｎに結合されたメモリシステムコントローラ４１５（例えば、メモリ制御回路、ファームウェア、および／またはソフトウェア）を含む。

バス４２０は、メモリデバイス４３０−１、．．．、４３０−Ｎとシステムコントローラ４１５との間で様々な信号（例えば、データ信号、制御信号、および／またはアドレス信号）を送信／受信できる。図４に示す例は単一のバス４２０を含むが、メモリシステム４０４は、別個のデータバス（ＤＱバス）、制御バス、およびアドレスバスを含むことができる。バス４２０は、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）、コンパクトフラッシュ（登録商標）インタフェース、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）、ＣＥ−ＡＴＡ、業界標準アーキテクチャ（ＩＳＡ）、マイクロチャネルアーキテクチャ（ＭＳＡ）、拡張ＩＳＡ（ＥＩＳＡ）、インテリジェントドライブエレクトロニクス（ＩＤＥ）、ＶＥＳＡローカルバス（ＶＬＢ）、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）、カードバス、ユニバーサルシリアルバス（ＵＳＢ）、アドバンストグラフィックスポート（ＡＧＰ）、ＰＣメモリカード国際協会バス（ＰＣＭＣＩＡ：Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ）、ファイアーワイヤ（ＩＥＥＥ １３９４）、および小規模コンピュータシステムインタフェース（ＳＣＳＩ）に関連したバス構造を含むが、それらに限定されず、様々なタイプのバス構造を有することができる。

図４に示すように、メモリデバイス４３０−１、．．．、４３０−Ｎは、メモリシステム４０４に対して記憶ボリュームを提供するいくつかのメモリユニット４１２−１、４１２−２、４１２−３、および４１２−４を含むことができる。メモリユニット４１２−１〜４１２−４は、ダイまたはチップであり得、それは、論理ユニット（ＬＵＮ）と呼ばれ得る。そのため、メモリデバイス４３０−１、．．．、４３０−Ｎは、各々がいくつかのダイ４１２−１〜４１２−４（例えば、この例ではＮＡＮＤダイ）を含むマルチチップパッケージ（ＭＣＰ）であり得る。本開示の実施形態は、図４に示す例に限定されない。例えば、本開示の実施形態に従ったメモリシステムは、メモリデバイス（例えば、ＭＣＰ）ごとに、ほぼ４つのメモリユニット（例えば、ダイ）を含むことができ、また、特定のメモリアレイアーキテクチャ（例えば、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、ＤＲＡＭ）に制限されない。

図２および図３でそれぞれ説明したシステム２０４および３０４とは対照的に、システム４０４のメモリデバイス４３０−１、．．．、４３０−Ｎの各々は、コピーバック動作および他の動作（例えば、読取り、プログラム、消去など）に関連した誤り訂正のために使用できる誤り訂正コンポーネント４３５−１、．．．、４３５−Ｎ（例えば、ＥＣＣ機能性を採用するコンポーネント）などの、信号処理コンポーネントを含む。図４には示していないが、誤り訂正コンポーネント４３５−１、．．．、４３５−Ｎは、それぞれのメモリデバイス４３０−１、．．．、４３０−Ｎにローカルなコントローラ内に配置でき、それらは本明細書では、「デバイスコントローラ」と呼ばれる。メモリデバイス４３５−１、．．．、４３５−Ｎのデバイスコントローラは、バス４２０を経由してシステムコントローラ４２５に結合でき、メモリユニット４１２−１〜４１２−４上で実行される動作を制御できる。ローカルなメモリデバイスコントローラおよび／または誤り訂正コンポーネント４３５−１、．．．、４３５−Ｎは、システム４０４に関連したコピーバック動作および他のメモリ動作に関連したデータを格納できる１つまたは複数のデータバッファ（例えば、ページバッファ）を含むことができる。

図４に示す実施形態では、矢印４５７は、システム４０４によって実行されるコピーバック動作を表す。コピーバック動作（例えば、４５７）は、システムコントローラ４１５から、バス４２０を経由して、メモリデバイス４３０−１、．．．、４３０−Ｎのうちの１つまたは複数に送信されたコピーバックコマンドを介して開始できる。システム４０４によって実行されるコピーバック動作４５７は、特定のメモリユニット（例えば、４１２−１〜４１２−４）内のソースページのデータをメモリユニット４１２−１〜４１２−４のうちの１つ内のターゲットページに移動することを含む。

システム４０４内で実行されるコピーバック動作は、図２で示したシステム２０４などの以前のシステムと比較して、制限を取り除くため、コピーバック動作に対するソースおよびターゲット（例えば、目的）は、同じメモリユニット４１２−１〜４１２−４（例えば、ダイ）に制限されない。すなわち、コピーバック読取り動作に対応するソースデータページは、ターゲットページが、対応するコピーバックプログラム動作の一部としてプログラムされる、同じメモリユニット４１２−１〜４１２−４からである必要がない。

誤り訂正コンポーネント４３５−１、．．．、４３５−Ｎが、（例えば、システムコントローラ４１５内とは対照的に）それぞれのメモリデバイス４３０−１、．．．、４３０−Ｎにローカルである（例えば、その中に配置されている）ため、コピーバック動作に関連した誤り訂正は、メモリデバイス４３０−１、．．．、４３０−Ｎ内でローカルに実行できる。誤り訂正機能をメモリデバイス４３０−１、．．．、４３０−Ｎ内でローカルに実行すると、他の利益の中で特に、従来のシステムおよび方法と比較して、コピーバック動作中にバス４２０上へのロードを削減すること、コピーバック中に誤り訂正動作（例えば、ＥＣＣ動作）のために使用する時間を削減すること、および、コピーバック動作に関連した誤差伝播を削減または阻止することなどの利益を提供できる。

図５は、従来技術に従ったメモリシステムの一部のブロック図である。図５に示すメモリシステムは、システムコントローラ５２５を含む。システムコントローラ５２５は、いくつかのメモリチャネルにわたるアクセスを制御できる。この例では、コントローラ５２５は、各々がそれぞれのメモリチャネルへのアクセスを制御する、いくつかのチャネルコントローラ５２７−０、５２７−１、．．．、５２７−Ｎを含む。

図５に示す例では、チャネルコントローラ５２７−Ｎが、バス５２２（例えば、データおよび制御バス）を経由して、第１のメモリデバイス５３２−１および第２のメモリデバイス５３２−２に結合される。メモリデバイス５３２−１および５３２−２の各々は、８つのメモリユニット５１２−０〜５１２−７を含む。メモリユニット５１２−０〜５１２−７は、メモリダイであり得、メモリデバイス５３２−１および５３２−２は、一例として、マルチチップパッケージであり得る。この例では、メモリデバイス５３２−１および５３２−２の各々は、チップイネーブル（ＣＥ）信号をチャネルコントローラ５２７−Ｎから受信する４つのチップイネーブル（ＣＥ）ピン５３８−１（ＣＥ１）、５３８−２（ＣＥ２）、５３８−３（ＣＥ３）、および５３８−４（ＣＥ４）を含む。そのため、システムコントローラ５２５は、ＣＥ信号のメモリデバイス５３２−１および５３２−２への提供専用の８つのＣＥピンを含む。図５には示されていないが、チャネルコントローラ５２７−０〜５２７−Ｎの各々がいくつかのメモリデバイス（例えば、この例では２つ）に結合できる。そのため、システムコントローラ５２５が、各チャネルが２つのメモリデバイスに対応する３２のチャネルを含む場合、ＣＥピンの総数は２５６になるであろう。

図６は、本開示の１つまたは複数の実施形態に従ったメモリシステムの一部のブロック図である。図６に示す実施形態は、図５に関連して前述したような以前のメモリシステムに比較して、削減されたピンカウントを提供できる。図６に示すメモリシステムは、システムコントローラ６２５を含む。システムコントローラ６２５は、いくつかのメモリチャネルにわたるアクセスを制御できる。この例では、コントローラ６２５は、各々がそれぞれのメモリチャネルへのアクセスを制御する、いくつかのチャネルコントローラ６２７−０、６２７−１、．．．、６２７−Ｎを含む。

図６に示す例では、チャネルコントローラ６２７−Ｎが、バス６２２（例えば、データおよび制御バス）を経由して、いくつかのメモリデバイス６３０−１、．．．，６３０−Ｍに結合される。この実施形態では、メモリデバイス６３０−１、．．．、６３０−Ｍの各々は、８つのメモリユニット（例えば、ダイ）６１２−０〜６１２−７を含む。メモリデバイス６３０−１、．．．、６３０−Ｍは、一例として、マルチチップパッケージであり得る。図６に示すシステムでは、メモリデバイス６３０−１、．．．、６３０−Ｍの各々は、デバイスコントローラ６１４を含む。デバイスコントローラ６１４は、システムコントローラ６２５からの信号に応答して、メモリデバイス６３０−１、．．．、６３０−Ｍのメモリユニット６１２−０〜６１２−７上で様々な動作を実行できる。

この例では、メモリデバイス６３０−１、．．．、６３０−Ｍの各々は、チップイネーブル（ＣＥ）信号をチャネルコントローラ６２７−Ｎから受信する４つのチップイネーブル（ＣＥ）ピン６３８−１（ＣＥ１）、６３８−２（ＣＥ２）、６３８−３（ＣＥ３）、および６３８−４（ＣＥ４）を含む。しかし、図５に示す例とは違って、システムコントローラ６２５からの単一のＣＥ信号（例えば、６２８−０）が、特定のメモリチャネル（例えば、チャネルＮ）に対応するいくつかのメモリデバイス６３０−１、．．．、６３０−Ｍによって共有される。そのため、チャネルコントローラ６２７−Ｎに関連した残りのＣＥピン（例えば、６２８−１〜６２８−７）が、他の目的のために使用できるか、またはシステムコントローラ６２５に関連した総ピンカウントを削減するために除外できる。例えば、図５に示す例と比較すると、システムコントローラ６２５は、２５６（例えば、３２のチャネルの各々に対して８つ）のＣＥピンの代わりに、３２のＣＥピン（例えば、３２のチャネルの各々に対して１つのＣＥピン）を含むであろう。

図７は、本開示の１つまたは複数の実施形態に従ったメモリシステムの一部のブロック図である。図７に示す実施形態は、いくつかのメモリデバイス７３０−０、７３０−１、７３０−２、および７３０−３を含み、本開示の１つまたは複数の実施形態に従ったピン削減のためのトポロジ例を示す。メモリデバイス７３０−０、７３０−１、７３０−２、および７３０−３は、図７に示すデバイス７３０−１〜７３０−Ｍなどのメモリデバイスであり得る。一例として、メモリデバイス７３０−０、７３０−１、７３０−２、および７３０−３は、ＮＡＮＤメモリデバイスであり得る。

図７に示す例では、デバイス７３０−０、７３０−１、７３０−２、および７３０−３の各々は、イネーブル入力ピン７３９およびイネーブル出力ピン７４１を含む。例えば、デバイス７３０−０は、イネーブル入力ピン７３９−０（ＥＮｉ＿０）およびイネーブル出力ピン７４１−０（ＥＮｏ＿０）を含み、デバイス７３０−１は、イネーブル入力ピン７３９−１（ＥＮｉ＿１）およびイネーブル出力ピン７４１−１（ＥＮｏ＿１）を含み、デバイス７３０−２は、イネーブル入力ピン７３９−２（ＥＮｉ＿２）およびイネーブル出力ピン７４１−２（ＥＮｏ＿２）を含み、また、デバイス７３０−３は、イネーブル入力ピン７３９−３（ＥＮｉ＿３）およびイネーブル出力ピン７４１−３（ＥＮｏ＿３）を含む。

図示するように、メモリデバイス７３０−０、７３０−１、７３０−２、および７３０−３の間にデイジーチェーン構成が作成できる。この例では、デバイス７３０−０のイネーブル入力ピン７３９−０およびデバイス７３０−３のイネーブル出力ピン７４１−３が接続されていない（ＮＣ）。図７に示すようなデイジーチェーン構成では、他のデバイスのイネーブル入力ピン７３９が前のデバイスのイネーブル出力ピン７４１に接続される。

図７に示すように、また、図６に関連して前述したように、メモリデバイス７３０−０、７３０−１、７３０−２、および７３０−３の各々は、システムコントローラ（例えば、図６に示すシステムコントローラ６２５）からの共通のＣＥピンを共有する。例えば、チップイネーブルピン７４４（ＣＥ０＿ｎ）は、メモリデバイス７３０−０、７３０−１、７３０−２、および７３０−３の各々のチップイネーブルピン７３８−１（ＣＥ１）によって共有される。メモリデバイス７３０−０、７３０−１、７３０−２、および７３０−３の各々のＣＥ１ピンは、特定の対象ボリューム７１３−０、７１３−１、７１３−２、７１３−３に関連付けられる（対応する）。対象ボリュームは、メモリデバイス内で特定のＣＥ信号を共有するいくつかのメモリユニット（例えば、ダイまたはＬＵＮ）を指し得る。対象ボリュームの各々には、ボリュームアドレスを割り当てることができる。この例では、対象ボリューム７１３−０はボリュームアドレスＨ０Ｎ０を割り当てられ、対象ボリューム７１３−１はボリュームアドレスＨ０Ｎ１を割り当てられ、対象ボリューム７１３−２はボリュームアドレスＨ０Ｎ２を割り当てられ、また、対象ボリューム７１３−３はボリュームアドレスＨ０Ｎ３を割り当てられている。１つまたは複数の実施形態では、ボリュームアドレスは、メモリシステムの初期化時に特定の対象ボリュームに割り当てることができる。

動作時に、イネーブル入力ピン７３９−０、７３９−１、７３９−２、および７３９−３の状態が、それぞれのメモリデバイス７３０−０、７３０−１、７３０−２、および７３０−３がコマンドを受け付けることができるかどうかを判断する。例えば、特定のデバイスのイネーブル入力ピンがＨｉｇｈで、そのデバイスのＣＥピン７３８−１がＬｏｗであれば、その特定のデバイスはコマンドを受け付けることができる。特定のデバイスのイネーブル入力がＬｏｗであるか、またはＣＥピン７３８−１がＨｉｇｈであれば、そのデバイスはコマンドを受け付けることができない。ボリューム選択コマンドは、システムコントローラの特定のＣＥピン７４４に結合された特定の対象ボリューム（例えば、７１３−０、７１３−１、７１３−２、７１３−３）を選択するために、システムコントローラによって発行できる。このように、ボリュームアドレス指定は、メモリデバイス７３０−０、７３０−１、７３０−２、および７３０−３の対象ボリュームにアクセスするために使用できる。

本開示の実施形態は、図７に示すトポロジに限定されない。例えば、実施形態は、デイジーチェーントポロジに限定されない。

〔結論〕
本開示は、コピーバック動作を実行するための方法、デバイス、メモリコントローラ、およびシステムを含む。１つまたは複数の方法は、コピーバックコマンドに応答して、メモリデバイスの第１のメモリユニットからデータを読み取ること、メモリデバイスにローカルな信号処理コンポーネントを使用してそのデータについて信号処理を実行すること、およびメモリデバイスの第２のメモリユニットにそのデータをプログラムすることを含む。

要素が別の要素「上」であるか、別の要素と「接続されている」または「結合されている」と言及されている場合、それは、別の要素の直接上であるか、別の要素と直接接続されているかもしくは結合されているか、または介在する要素が存在し得ることが理解されるであろう。対照的に、要素が別の要素の「直接上に」ある、別の要素と「直接接続されている」または「直接結合されている」と言及されている場合、介在する要素または層は存在しない。本明細書では、「および／または」という用語は、関連するリストされた項目の１つまたは複数のあらゆる組合せを含む。本明細書では、「または」という用語は、特に指示のない限り、論理的に包含的ＯＲを意味する。すなわち、「ＡまたはＢ」は、（Ａのみ）、（Ｂのみ）、または（ＡとＢの両方）を含むことができる。言い換えれば、「ＡまたはＢ」は、「Ａおよび／またはＢ」または「ＡおよびＢのうちの１つまたは複数」を意味し得る。

本明細書では特定の実施形態を図示および説明してきたが、当業者は、同じ結果を達成するために計算された配列が、示した特定の実施形態と置き換えられ得ることを理解するであろう。本開示は、本開示の１つまたは複数の実施形態の適合または変形をカバーすることが意図される。前述の説明は、制限的なものではなく、実例として行われていることを理解されたい。前述した実施形態の組合せ、および本明細書で具体的に説明されていない他の実施形態は、前述の説明を検討すれば、当業者には明らかであろう。本開示の１つまたは複数の実施形態の範囲は、前述の構造および方法が使用される他の用途を含む。従って、本開示の１つまたは複数の実施形態の範囲は、添付の請求項に関連し、かかる請求項が認められる均等物の完全な範囲とともに、判断されるべきである。

前述の「発明を実施するための形態」では、いくつかの特徴が、本開示を簡素化する目的で、単一の実施形態にまとめられている。開示のこの方法は、本開示の開示した実施形態が、各請求項で明示的に詳述されているよりも多くの特徴を使用する必要があるという意図の反映として解釈されるものではない。むしろ、次の請求項が反映するように、発明の主題は、単一の開示された実施形態の全ての特徴にはない。従って、次の請求項は、本明細書により「発明を実施するための形態」に組み込まれ、各請求項は、別個の実施形態として権利を主張する。

Claims (33)

1. コピーバック動作を実行するための方法であって、
   コピーバックコマンドに応答して、メモリデバイスの第１のメモリユニットからデータを読み取ることと、
   前記メモリデバイスにローカルな信号処理コンポーネントを使用して、前記データについて信号処理を実行することと、
   前記データを前記メモリデバイスの第２のメモリユニットにプログラムすることと
   を含む方法。
2. 前記第１のメモリユニットから読み取った前記データを、前記メモリデバイスにローカルなページバッファ内に格納することを含む、請求項１に記載の方法。
3. 前記メモリデバイスとシステムコントローラとの間を結合したバスを経由して、前記コピーバックコマンドを前記メモリデバイスに提供することを含む、請求項１に記載の方法。
4. 前記コピーバック動作が実行されている間に、前記システムコントローラに結合された少なくとも１つの異なるメモリデバイス上でいくつかのメモリ動作を実行することを含む、請求項３に記載の方法。
5. 信号処理コンポーネントを使用して前記データについて信号処理を実行することが、前記メモリデバイスにローカルなコントローラ内に配置された誤り訂正コンポーネントを使用して誤り訂正動作を実行することを含む、請求項１に記載の方法。
6. 前記メモリデバイスとシステムコントローラとの間を結合したバスを経由して、前記コピーバックコマンドを前記メモリデバイスにローカルな前記コントローラに提供することを含む、請求項５に記載の方法。
7. 前記データを第２のメモリユニットにプログラムすることが、前記データを、前記第１のメモリユニット以外のメモリユニットにプログラムすることを含む、請求項１〜請求項６のいずれか１つに記載の方法。
8. コピーバック動作を実行するための方法であって、
   メモリデバイスのメモリユニットのソースページのデータを、前記メモリデバイスの異なるメモリユニットのターゲットページに移動することと、
   前記データを前記ターゲットページに移動する前に、前記メモリデバイスにローカルな信号処理コンポーネントを使用して、前記データについて信号処理を実行することと
   を含む方法。
9. 前記データを前記メモリユニットからシステムコントローラに移動することなく、前記コピーバック動作を実行することを含む、請求項８に記載の方法。
10. 前記メモリデバイスとシステムコントローラとの間を結合したバスを経由して、前記メモリデバイスに提供されたコピーバックコマンドに応答して、前記ソースページの前記データを前記ターゲットページに移動することを含む、請求項８〜請求項９のいずれか１つに記載の方法。
11. 前記メモリデバイスが、前記バスを経由して前記システムコントローラに結合された、いくつかのメモリデバイスのうちの１つであり、かつ、前記方法が、前記コピーバック動作が実行された間に、前記いくつかのメモリデバイスのメモリユニット上で１つまたは複数のメモリ動作を実行することを含む、請求項１０に記載の方法。
12. １つまたは複数のメモリ動作を実行することが、プログラム動作および読取り動作のうちの少なくとも１つを実行することを含む、請求項１１に記載の方法。
13. いくつかのメモリユニットと、
    前記いくつかのメモリユニットに結合されていて、
    コピーバック読取り動作に関連して、前記メモリデバイスの第１のメモリユニットから読み取ったデータを格納し、
    前記メモリデバイスの信号処理コンポーネントを使用して、前記データについて信号処理を実行し、かつ
    コピーバックプログラム動作に関連して、前記メモリデバイスの第２のメモリユニットに前記データを移動するように構成されたコントローラと
    を備えたメモリデバイス。
14. ページバッファを含み、かつ、データを格納するように構成されている前記コントローラが、前記第１のメモリユニットから読み取った前記データを前記ページバッファ内に格納するように構成されている前記コントローラを含む、請求項１３に記載のメモリデバイス。
15. 前記第１のメモリユニットが前記第２のメモリユニットとは異なる、請求項１３に記載のメモリデバイス。
16. 前記第１のメモリユニットおよび前記第２のメモリユニットがＮＡＮＤダイである、請求項１５に記載のメモリデバイス。
17. 前記メモリデバイスがマルチチップパッケージである、請求項１６に記載のメモリデバイス。
18. 前記コントローラが、前記第１のメモリユニットのソースページから前記ページのデータを読み取り、前記ページのデータを前記第２のメモリユニットのターゲットページに移動するように構成されている、請求項１３〜請求項１７のいずれか１つに記載のメモリデバイス。
19. 各々がいくつかのメモリユニットおよび、それぞれのコピーバック動作に関連してそれぞれのページのデータについて信号処理を実行するように構成されたコンポーネントを有する、いくつかのメモリデバイスと、
    前記いくつかのメモリデバイスに結合されたシステムコントローラと
    を備えるメモリシステム。
20. 前記メモリデバイスが各々、前記それぞれのコピーバックコマンドに応答して、それぞれのページのデータを前記それぞれのメモリデバイスの第１のメモリユニットから読み取るように構成されたデバイスコントローラを含む、請求項１９に記載のメモリシステム。
21. 前記デバイスコントローラの各々が、前記信号処理の後で、前記それぞれのページのデータを、前記それぞれのメモリデバイスの第２のメモリユニットにプログラムするように構成されている、請求項２０に記載のメモリシステム。
22. 前記デバイスコントローラの各々が、前記それぞれのページのデータを前記それぞれの第２のメモリユニットにプログラムする前に、前記それぞれのページのデータを前記それぞれのメモリデバイスにローカルなページバッファ内に格納するように構成されている、請求項２１に記載のメモリシステム。
23. 前記システムコントローラが、前記コピーバック動作が実行されている間に、前記いくつかのメモリデバイス上で、コピーバック動作以外の動作を開始するように構成されている、請求項１９〜請求項２２のいずれか１つに記載のメモリシステム。
24. 前記信号処理コンポーネントの各々が、誤り訂正コンポーネントを含む、請求項１９〜請求項２２のいずれか１つに記載のメモリシステム。
25. 前記いくつかのメモリデバイスがマルチチップパッケージであり、かつ、前記いくつかのメモリユニットがＮＡＮＤフラッシュメモリユニットである、請求項１９〜請求項２２のいずれか１つに記載のメモリシステム。
26. メモリデバイスにローカルなメモリコントローラであって、
    前記メモリコントローラをシステムコントローラに結合するためのインタフェースと、
    信号処理コンポーネントとを備え、
    前記メモリデバイスの第１のメモリユニットのソースページのデータを、前記メモリデバイスの第２のメモリユニットのターゲットページに移動し、かつ、
    前記データを前記ターゲットページに移動する前に、前記信号処理コンポーネントを使用して、前記データについて信号処理動作を実行するように構成されている、
    メモリコントローラ。
27. 前記メモリコントローラが、前記データを前記ターゲットページに移動する前に、前記データを、前記メモリデバイスにローカルなページバッファに格納するように構成されている、請求項２６に記載のメモリコントローラ。
28. 前記メモリコントローラが、前記システムコントローラから受信したコピーバックコマンドに応答して、前記データを移動するように構成されている、請求項２６に記載のメモリコントローラ。
29. 前記信号処理コンポーネントが、ＥＣＣコンポーネントを含む、請求項２８に記載のメモリコントローラ。
30. 前記メモリコントローラが、前記メモリデバイスの前記第１のメモリユニットの前記ソースページの前記データを、前記データを前記メモリユニットから前記システムコントローラに移動することなく、前記メモリデバイスの前記第２のメモリユニットの前記ターゲットページに移動するように構成されている、請求項２８に記載のメモリコントローラ。
31. メモリデバイスにローカルなメモリコントローラであって、
    前記メモリコントローラをシステムコントローラに結合するためのインタフェースと、
    信号処理コンポーネントとを備え、
    コピーバックコマンドに応答して、１ページのデータを前記メモリデバイスの第１のメモリユニットから読み取り、
    前記信号処理コンポーネントを使用して、前記ページのデータについて信号処理を実行し、かつ、
    前記ページのデータを前記メモリデバイスの第２のメモリユニットにプログラムするように構成されている、
    メモリコントローラ。
32. 前記メモリコントローラが、前記ページのデータを前記第１のメモリユニットから読み取り、前記ページのデータについて前記信号処理を実行し、かつ、前記データを前記システムコントローラに移動することなく、前記ページのデータを前記第２のメモリユニットにプログラムするように構成されている、請求項３１に記載のメモリコントローラ。
33. 前記信号処理コンポーネントが、誤り訂正コンポーネントを含み、かつ、前記メモリコントローラが、前記誤り訂正コンポーネントを使用して、前記ページのデータについて誤り訂正動作を実行するように構成されている、請求項３１〜請求項３２のいずれか１つに記載のメモリコントローラ。

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