JP2020512652A - 自動動的ワード線開始電圧のための装置及び方法 - Google Patents

Abstract

本開示は、自動動的ワード線開始電圧（ＡＤＷＬＳＶ）のための装置及び方法に関する。例示的な装置は、コントローラ及びメモリデバイスを含む。メモリデバイスは、メモリデバイスの内部で、メモリデバイスのいくつかのオープンブロックのステータスを維持するように構成される。ステータスは、それぞれの数のオープンブロックで開始されているプログラミング動作を含むことができる。コントローラからの、プログラミング動作の開始をワード線に指示する要求の受信に応答して、ワード線に関連する他のグループのメモリセルに対して最初にプログラムするワード線に関連するグループのメモリセルを決定し、オープンブロックのステータスに含まれる、メモリセルのグループがプログラムする第１のグループである電圧を維持する。【選択図】図１

Description

本開示は、一般に半導体メモリ及び方法に関し、より詳細には、自動動的ワード線開始電圧のための装置及び方法に関する。

メモリデバイスは通常、コンピュータ内の、または他の電子デバイス内の内部回路、半導体回路、集積回路として提供される。揮発性メモリ及び不揮発性メモリを含む多くの異なる種類のメモリが存在する。揮発性メモリは、そのデータを維持するために電力を必要とする可能性があり、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む。不揮発性メモリは、電力が供給されていないときに格納されたデータを維持することによって永続的データを提供することができ、とりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、リードオンリメモリ（ＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、ならびに相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、及び磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）などの可変抵抗メモリを含むことができる。

メモリデバイスは、ソリッドステートドライブ（ＳＳＤ）などのメモリシステムの記憶域ボリュームを形成するために互いに組み合わせることができる。ソリッドステートドライブは、様々な種類の不揮発性及び揮発性メモリの中でも、不揮発性メモリ（例えば、ＮＡＮＤフラッシュメモリ及びＮＯＲフラッシュメモリ）を含むことができ、及び／または揮発性メモリ（例えば、ＤＲＡＭ及びＳＲＡＭ）を含むことができる。

ＳＳＤは、パフォーマンス、サイズ、重量、堅牢性、動作温度範囲、及び消費電力の点でハードドライブよりも優れ得るため、ＳＳＤはコンピュータの主記憶域ボリュームとしてハードディスクドライブの代わりに使用することができる。例えば、ＳＳＤは、可動部品がないため、磁気ディスクドライブと比較して優れた性能を発揮することができ、磁気ディスクドライブに関連するシーク時間、待ち時間、及び他の電気機械的遅延を回避し得る。

ＳＳＤなどのメモリデバイスのメモリセルに適用される累積プログラム及び消去（Ｐ／Ｅ）サイクルにより、Ｐ／Ｅサイクルの数が増えるにつれて、メモリセルのプログラミング時間が速くなり得る。第１のＰ／Ｅサイクルの近くで使用されるプログラム電圧と比べて、徐々に減少したプログラム電圧でプログラムされるようになるメモリセルは、プログラミング時間が速くなることに寄与し得る。したがって、メモリセルの寿命を通して、ワード線開始電圧をプログラミング速度に動的に一致させる試みは有用であり得る。

本開示のいくつかの実施形態による、自動動的ワード線開始電圧（ＡＤＷＬＳＶ）動作を実行するためのコンピューティングシステムの形の装置のブロック図である。 本開示のいくつかの実施形態による、ＡＤＷＬＳＶ動作を実行するように構成されるメモリデバイスの形の装置のブロック図である。 本開示のいくつかの実施形態による、ＡＤＷＬＳＶ動作を実行するように構成されるマルチプレーンメモリデバイスの形の装置のブロック図である。 本開示のいくつかの実施形態による、スーパーブロックに組み合わされたマルチプレーンメモリデバイスのメモリセルの特定のブロックの例を示す表を示す図である。 本開示のいくつかの実施形態による、マルチプレーンメモリデバイスの内部に維持されているＡＤＷＬＳＶオープンブロックリストの例を示す表を示す図である。 本開示のいくつかの実施形態による、ホストの内部に維持されている機能設定インターフェイスの一例を示す表を示す図である。

本開示は、自動動的ワード線開始電圧（ＡＤＷＬＳＶ）のための装置及び方法に関する。ワード線開始電圧は、本明細書で説明されるように、ワード線に関連する（例えば、ワード線に結合する）メモリセルをプログラムする（例えば、メモリセルへの書き込み動作を実行する）ために、本明細書で「アクセス線」とも呼ばれる、ワード線に印加される（例えば、パルス電圧のシーケンスから選択される）開始電圧を意味することを意図している。

例示的な装置は、コントローラ及びメモリデバイスを含む。メモリデバイスは、メモリデバイスの内部で、メモリデバイスのいくつかのオープンブロックのステータスを維持するように構成される。ステータスは、それぞれの数のオープンブロックで開始されているプログラミング動作を含むことができる。コントローラからの、プログラミング動作の開始をワード線に指示する要求の受信に応答して、ワード線に関連する他のグループのメモリセルに対して最初にプログラムするワード線に関連するグループのメモリセルを決定し、オープンブロックのステータスに含まれる、メモリセルのグループがプログラムする第１のグループである電圧を維持する。

いくつかの実施形態では、第１のグループのメモリセルがプログラムする電圧は、第１のグループのメモリセルが、最初にプログラミング閾値を超える電圧を含むことができる。プログラミング閾値は、例えば、閾値数に遷移（例えば、０から１に、またはその逆に）するか、または閾値数を超えるメモリセルのグループ（例えば、ページ）の単一レベルセル（ＳＬＣ）の数であり得る。閾値数は、いくつかの実施形態では、可能な閾値の中でも、メモリセルの総数のうちの特定の数のメモリセル及び／またはメモリセルの割合であり得る。

本開示の以下の詳細な説明では、本明細書の一部を形成する添付の図面を参照し、本開示のいくつかの実施形態を実施し得る方法を例として示す。これらの実施形態は、当業者が本開示の実施形態を実施することを可能にするために十分に詳細に説明されており、他の実施形態を利用し得ること、及び本開示の範囲から逸脱することなく、プロセス、電気的、及び／または構造的な変更を加え得ることを理解されたい。

本明細書で使用される場合、「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」特定のものは、そのようなもののうちの１つまたは複数を指すことができる（例えば、いくつかのメモリデバイスは、１つまたは複数のメモリアレイを指すことができる）。「複数（ｐｌｕｒａｌｉｔｙ ｏｆ）」とは、そのようなもののうちの２つ以上を指すことを意図している。さらに、「することができる（ｃａｎ）」及び「し得る（ｍａｙ）」という用語は、本出願を通して、強制的な意味（すなわち、しなければならない（ｍｕｓｔ））ではなく、寛容な意味（すなわち、可能性がある、可能である）で使用される。「含む（ｉｎｃｌｕｄｅ）」という用語、及びその派生語は、「含むが、限定されない」ことを意味する。「結合（ｃｏｕｐｌｅｄ）」及び「結合（ｃｏｕｐｌｉｎｇ）」という用語は、文脈に応じて、直接的または間接的に、物理的に接続されている、またはコマンド及び／またはデータへのアクセス及び移動（伝送）を意味する。

本明細書の図は、最初の１つまたは複数の数字が図の番号に対応し、残りの数字が図面内の要素または構成要素を識別する番号付け規則に従う。異なる図間の類似の要素または構成要素は、類似の数字の使用によって識別され得る。例えば、図１の１０４は要素「０４」を参照し得て、同様の要素を図２の２０４として参照し得る。理解されるように、本明細書の様々な実施形態に示される要素は、本開示のいくつかの追加の実施形態を提供するために追加、交換、及び／または排除することができる。さらに、理解されるように、図中に提供される要素の割合及び相対的な縮尺は、本開示の実施形態を例示することを意図しており、限定的な意味で解釈されるべきではない。

図１は、本開示のいくつかの実施形態による、ＡＤＷＬＳＶのコンピューティングシステム１００の形の装置のブロック図である。本明細書で使用される場合、ホスト（例えば、１０２）、メモリデバイスシステム（例えば、１０４）、ホストコントローラ（例えば、システムコントローラ１１８）、メモリデバイスコントローラ（例えば、デバイスコントローラ１２０）、またはＡＤＷＬＳＶオープンブロックリスト（例えば、１２２）も、それぞれが別々に「装置」と見なされる可能性がある。

コンピューティングシステム１００は、デバイスインターフェイス１０８を通じてホスト１０２に結合されたメモリデバイスシステム１０４（例えば、ＳＳＤ）を含む。本明細書で使用される場合、「結合される（ｃｏｕｐｌｅｄ ｔｏ）」は、電気的、光学的、磁気的などの接続を含む、有線または無線を問わず、（例えば、構成要素を介さない）間接通信接続または直接通信接続であり得る、構成要素間の接続を指すことを意図する。メモリデバイスシステム１０４は、例えば、いくつかのＳＳＤを使用して実装されたソリッドステートストレージアプライアンスであり得る。コンピューティングシステム１００は、ホストの内部のコントローラ（例えば、システムコントローラ１１８）に加えて、メモリデバイスシステム１０４の内部のコントローラ（例えば、デバイスコントローラ１２０）を含むことができる。デバイスコントローラ１２０は、いくつかの適切なメモリインターフェイス（図示せず）を介して、メモリデバイスシステム１０４のいくつかのメモリリソースに結合し得る。メモリリソースは、いくつかの実施形態では、揮発性メモリデバイス１２４及び／または不揮発性メモリデバイス１２６などのいくつかのＳＳＤメモリリソースを含み得る。

ＳＳＤなどのメモリデバイスのメモリセルに適用されるＰ／Ｅサイクルが多いほど、メモリセルの（例えば、経過時間、速度、及び／またはプログラミング速度によって測定される）プログラミング時間は、メモリデバイスの寿命の第１のＰ／Ｅサイクルに近いプログラミング時間と比較して速くなり得る。第１のＰ／Ｅサイクルの近くで使用されるプログラム電圧と比べて、徐々に減少したプログラム電圧でプログラムされるようになるメモリセルは、プログラミング時間が速くなることに寄与し得る。プログラミング時間は、メモリセルの閾値電圧（Ｖｔ）に達するために選択されたワード線に印加される、いくつかのプログラミングパルスによって、さらに影響を受け得る（例えば、Ｖｔも減少し得る）。

いくつかの従来の実施態様では、固定ワード線開始電圧は、メモリセルの投影された最後のＰ／Ｅサイクルの近くで使用されるように投影された電圧に設定され得る。いくつかの従来の実施態様では、メモリセルのための一定のプログラミング時間を維持するために、メモリデバイスの寿命を通して同じ数のプログラミングパルスを使用し得る。しかし、様々な考慮事項の中でも、異なるグループのメモリセルに関連する及び／またはワード線の異なる位置にあるメモリセル（例えば、本明細書で説明されるように、ページ、ブロック、スーパーブロック）のＶｔは、メモリデバイスの寿命内の同時点で変化し得る。それによって、異なるグループのメモリセル及び／またはワード線の異なる位置の適切なワード線開始電圧に影響を及ぼす。

本明細書に記載されるＡＤＷＬＳＶは、メモリデバイスの寿命を通して、ワード線開始電圧を、ワード線に関連するメモリセルに動的に一致させる。一致は、例えば、グループのメモリセル（例えば、１ページのメモリセル）のＶｔ移動を、（例えば、パルス電圧のシーケンスの印加によって）動的にサンプリングすることを含み得る。これは、（例えば、ホストではなく）メモリデバイスがワード線に関連するメモリセルのＶｔｓを追跡し、それに応じてワード線開始電圧を動的に調整（例えば、増加）することによってプログラミング時間を改善（例えば、短縮）し得る。

例えば、プログラミング時間は、ワード線に関連して及び／またはページのブロックでプログラムするメモリセルの第１の（例えば、最速の）グループ（例えば、ページ）の電圧とより厳密に一致させるために、ワード線開始電圧を増加させ、他のページに対して同じ増加されたワード線開始電圧を使用することによって短縮させ得る。プログラムする第１のページの適切なワード線開始電圧を決定することにより、パルス電圧のシーケンスのより低いワード線開始電圧をバイパス（例えば、スキップ）することが可能になり、それによって、ワード線開始電圧を、プログラムする第１のページの電圧に近くなるように増加させ得る。プログラムする第１のページに対して決定された増加させたワード線開始電圧を利用することは、本明細書で説明されるように、同じワード線及び／または同じブロックに関連する他のページに対する適切なワード線開始電圧を決定するために、パルス電圧のシーケンスを利用しないことを可能にし得る。さらに、プログラムする第１のページを利用することは、第１のページをプログラムするために有効なパルス電圧のシーケンスのうちの低い（例えば、最も低い）パルス電圧が、すべてのページに対するワード線開始電圧として選択されることを示す。それにより、他のページのメモリセルのＶｔのオーバーシュートの可能性が減少する。

ＡＤＷＬＳＶオープンブロックリスト（例えば、１２２）は、メモリデバイスシステム１０４の内部のデバイスコントローラ１２０と関連付けられ得る（例えば、その一部として形成され得る）。いくつかの実施形態では、エントリは、削除される（例えば、消去される）まで、（例えば、図５に関連して５２２で示され、説明されるような）ＡＤＷＬＳＶオープンブロックリストに格納され得る。

本開示のいくつかの実施形態は、従来の手法と比較して、ページ、ブロック、及び／またはスーパーブロックなどのメモリセルのグループでの（例えば、メモリセルで実行される可能なプログラミング動作の中でも、書き込み、読み出し、消去、リフレッシュ動作の）プログラミング性能を改善するなどの利点を提供することができる。本明細書で説明されるように、ブロックは、複数のページ（例えば、論理ページ）のデータを格納するように構成されるメモリセルの物理ブロックを指し得る。

「オープン」ブロックは、ブロックに結合されたワード線へのプログラミング動作の開始を指示する要求（例えば、書き込み動作を開始するためのコマンド）の受信に応答して、開始されたプログラミング動作のインジケータ（例えば、エントリ）が、ブロックが開いていることを文書化するために格納される、メモリセルの物理ブロックを指し得る。いくつかの実施形態では、ブロック及び／またはスーパーブロックは、ブロック及び／またはスーパーブロックの最後のページがプログラムされるまで開いたままであり得て、プログラミング動作の開始を、既にプログラムされているブロック及び／またはスーパーブロックの第１のページに指示するための要求（例えば、書き込みコマンド）が受信され、及び／またはブロック及び／またはスーパーブロックの特定のエントリを削除（例えば、クリア、消去、上書き）するためのコマンドが受信される。

いくつかの実施形態では、スーパーブロックは、マルチプレーンメモリデバイスのワー
ド線に関連する第１のページグループとしての第１のプレーンの第１のブロック及び、ワード線に関連する第２のページグループとしての第２のプレーンの第２のブロックを指し得る。本明細書で使用される場合、第１、第２などのような用語は、１つの要素を類似の要素（例えば、マルチプレーンメモリデバイスのプレーン）から区別するために利用され得て、文脈に応じて、そのような要素の順序シーケンス及び／またはそのような要素のシーケンスのそのような要素の位置を示し得ない（例えば、「第１のブロック」の記載は、そのブロックが、ブロックのシーケンスの最初または最後の第１のブロックであることを意味し得ない）。さらに、マルチプレーンメモリデバイスは、３個以上のプレーン（例えば、図３に関連して３４３で示され、説明されるような４個のプレーン）を含み得る。例えば、いくつかの実施形態では、マルチプレーンメモリデバイスは、可能な数のプレーンの中でも、２、４、８、１６個などのプレーンを含み得る。

プログラミング動作の開始を指示する要求は、いくつかの実施形態では、ホスト１０２からホストコントローラ（例えば、システムコントローラ１１８）を介して、メモリデバイスコントローラ（例えば、デバイスコントローラ１２０）に発行し得る。機能設定インターフェイス（例えば、１１９）は、システムコントローラ１１８と関連付けられ得る（例えば、その一部として形成され得る）。機能設定インターフェイス１１９の一実施形態が、図６に関連して６１９で示され、説明される。

例示的なホスト１０２は、とりわけ、ホストシステムの中でも、ラップトップコンピュータ、パーソナルコンピュータ、デジタルカメラ、デジタル記録及び再生デバイス、携帯電話、ＰＤＡ（パーソナルデジタルアシスタント）、メモリカードリーダ、及びインターフェイスハブを含むことができる。ホストインターフェイス１０６は、ホストコンポーネントと相互作用するためのコネクタ及びインターフェイスの中でも、ｓｅｒｉａｌ ａｄｖａｎｃｅｄ ｔｅｃｈｎｏｌｏｇｙ ａｔｔａｃｈｍｅｎｔ（ＳＡＴＡ）、ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ（ＰＣＩｅ）、またはユニバーサルシリアルバス（ＵＳＢ）を含み得る。概して、デバイスインターフェイス１０８と組み合わせたホストインターフェイス１０６は、メモリデバイスシステム１０４とホスト１０２との間で制御、アドレス、データ、及び他の信号を渡すためのインターフェイスを提供することができる。

ホスト１０２は、メモリ及びバス制御１０７に結合された、いくつかのプロセッサ１０５（例えば、並列プロセッサ、コプロセッサ、中央処理装置（ＣＰＵ）など）を含むことができる。プロセッサ１０５は、いくつかのマイクロプロセッサ、または、例えば、いくつかの特定用途向け集積回路（ＡＳＩＣ）などの他のタイプの制御回路であり得る。コンピューティングシステム１００の他の構成要素もプロセッサを有し得る。メモリ及びバス制御１０７は、メモリ１１６及び／またはそれに結合された他の構成要素を有することができる。この例では、メモリ及びバス制御１０７は、ホストメモリ１１６に結合され、いくつかの実施形態では、ホストメモリ１１６は、メモリの種類の中でも、揮発性メモリ（例えば、ＤＲＡＭ）及び／または不揮発性メモリ（例えば、ＮＡＮＤ）を含み得る。この例では、周辺機器及びバス制御部１０９は、（例えば、ホストインターフェイス１０６を介して）ホストメモリ１１６に、（例えば、ユニバーサルシリアルバス（ＵＳＢ）インターフェイスを介して）フラッシュドライブ（図示せず）に、不揮発性メモリホスト制御インターフェイス（ＮＶＭＨＣＩ）フラッシュメモリ（図示せず）に、及び／または（例えば、システムコントローラ１１８を介し、デバイスインターフェイス１０８を通じて）メモリデバイスシステム１０４に結合され得る。メモリデバイスシステム１０４は、いくつかの異なるコンピューティングシステムのハードディスクドライブ（ＨＤＤ）に加えて、またはその代わりに使用することができる。図１に示すコンピューティングシステム１００は、そのようなシステムの一例であるが、本開示の実施形態は、図１に示される構成に限定されない。

一例として、メモリデバイスシステム１０４はＳＳＤとすることができる。メモリデバイスシステム１０４は、バスを介していくつかのメモリリソース（例えば、揮発性メモリデバイス１２４及び／または不揮発性メモリデバイス１２６）に結合されるデバイスコントローラ１２０（例えば、メモリ制御回路、ファームウェア、及び／またはソフトウェア）を含むことができる。ＳＳＤメモリリソースの例は、図２及び図３に関連してさらに説明される。デバイスコントローラ１２０を単一ユニットメモリデバイス２３０に結合するためのバス（例えば、ピン）の例は、図２に関連して２３２で示され、説明される（例えば、入力／出力（Ｉ／Ｏ）線のＩ／Ｏ０、Ｉ／Ｏ１、…、Ｉ／Ｏ７のように示されるが、そのようなＩ／Ｏ線の数は、８本のＩ／Ｏ線に限定されない）。デバイスコントローラ１２０を、複数のプレーン３４３を含むマルチプレーンメモリデバイス３４０に結合するためのバス（例えば、ピン）の例が、図３に関連して３４２で示され、説明される（例えば、データ（ＤＱ）バスＤＱ０、ＤＱ１、…、ＤＱ７のように示されるが、そのようなＤＱバスの数は、８本のＩ／Ｏ線に限定されない）。図２に示されるＩ／Ｏ線２３２を有する単一ユニットメモリデバイス２３０及び図３に示されるＤＱバス３４２を有するマルチプレーンメモリデバイス３４０が、例として提示されているが、本開示の実施形態は、これらのバスの例に限定されない。

システムコントローラ１１８は、実現可能な中でも、ホスト１０２と通信するためのホストインターフェイス１０６及び、バス２３２及び／または３４２を介して、揮発性メモリリソース１２４及び／または不揮発性メモリリソース１２６の今説明されたメモリデバイス２３０及び／または３４０と通信するためのデバイスインターフェイス１０８を含む。様々なバスはまた、メモリデバイス１４０及び／またはそのデバイスコントローラ１２０とシステムコントローラ１１８との間で様々な信号（例えば、とりわけ、データ信号、制御信号、及び／またはアドレス信号）を送信及び／または受信することができる。

図１に示す例は、バスとして機能する単一のデバイスインターフェイス１０８を含むが、メモリデバイスシステム１０４は、別個のデータバス（ＤＱバス）、制御バス、及び／またはアドレスバスを含むことができる。そのようなバスは、限定されないが、Ｏｐｅｎ
ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ （ＯＮＦＩ）、コンパクトフラッシュインターフェイス、マルチメディアカード（ＭＭＣ）、セキュアデジタル（ＳＤ）、ＣＥ−ＡＴＡ、Ｉｎｄｕｓｔｒｉａｌ Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ （ＩＳＡ）、マイクロチャネルアーキテクチャ（ＭＳＡ）、Ｅｘｔｅｎｄｅｄ ＩＳＡ （ＥＩＳＡ）、Ｉｎｔｅｌｌｉｇｅｎｔ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ （ＩＤＥ）、ＶＥＳＡローカルバス（ＶＬＢ）、Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ （ＰＣＩ）、カードバス、ユニバーサルシリアルバス（ＵＳＢ）、Ａｄｖａｎｃｅｄ Ｇｒａｐｈｉｃｓ Ｐｏｒｔ （ＡＧＰ）、Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ Ｍｅｍｏｒｙ Ｃａｒｄ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ａｓｓｏｃｉａｔｉｏｎ ｂｕｓ （ＰＣＭＣＩＡ）、Ｆｉｒｅｗｉｒｅ （ＩＥＥＥ １３９４）、及びＳｍａｌｌ Ｃｏｍｐｕｔｅｒ Ｓｙｓｔｅｍｓ Ｉｎｔｅｒｆａｃｅ （ＳＣＳＩ）に関連するバス構造を含む様々な種類のバス構造を有することができる。システムコントローラ１１８は、メモリデバイスシステム１４０に関連する様々なデータインターフェイスの種類（例えば、ＮＶ−ＤＤＲ、ＮＶ−ＤＤＲ２、ＮＶ−ＤＤＲ３など）をサポートするように構成することができる。

システムコントローラ１１８は、いくつかの実施形態では、変換コンポーネント（図示せず）を含み得て、変換コンポーネントは、例えば、ホスト１０２とメモリデバイスシステム１０４との間の論理アドレスから物理アドレスへの変換に関連する、フラッシュ変換レイヤ（ＦＴＬ）とすることができる。例えば、変換コンポーネントは、論理ブロックアドレス（ＬＢＡ）から物理ブロックアドレス（ＰＢＡ）へのマッピングテーブルを含み得
る。本明細書に記載されるページ、ブロック、プレーン、スーパーブロック、及び／または関連するワード線も、（例えば、デバイスコントローラ１２０によって）論理アドレスから物理アドレスにマッピングし得る。例えば、図４及び図５に関連して表に記載され、説明されるようなスーパーブロック４４６及び５５１、ブロック５５２、及びプレーン４４３は、それぞれ、それらが関連付けられている（例えば、結合されている）各ワード線へのアドレスと組み合わせて、その物理アドレスへのリンクを含み得る。図１には示されていないが、デバイスコントローラ１２０は、ハードウェア、ファームウェア、及び／またはソフトウェアに実装され、メモリデバイスシステム１０４の管理に関連する様々な他の構成要素も含み得る。

図２は、本開示のいくつかの実施形態による、ＡＤＷＬＳＶ動作を実行するように構成されるメモリデバイス２３０の形の装置のブロック図である。図２に示すメモリデバイス２３０は、本明細書で説明されるように、いくつかの実施形態では、ＡＤＷＬＳＶ動作の実行に利用し得る単一ユニットメモリデバイスの一例を示す。メモリデバイス２３０は、揮発性メモリリソース（例えば、揮発性メモリデバイス構成の中でも、ＤＲＡＭ）として、または不揮発性メモリリソース（例えば、不揮発性メモリデバイス構成の中でも、ＮＡＮＤ）として構成され得る。

図１に関連して説明されるように、図２に示すメモリデバイス２３０は、（例えば、デバイスインターフェイス１０６を介して、ホスト１０２の内部のシステムコントローラ１１８によって指示されるようなプログラミング動作の入力及び／または出力のために）メモリデバイス２３０を含むメモリデバイスシステム１０４の内部のデバイスコントローラ１２０に結合するためのいくつかのバス２３２（例えば、Ｉ／Ｏ０、Ｉ／Ｏ１、…、Ｉ／Ｏ７）を含むことができる。メモリデバイス２３０は、いくつかの実施形態では、本明細書で説明されるように、複数のブロックを含み得る。一例として、単一のブロック（例えば、２３１）は、いくつかのワード線（図示せず）に関連付けられた６４ページを含み得る。この例では、各ワード線が単一のバスに結合されている（例えば、図２の８個のバス２３２）、単一のワード線にそれぞれ関連付けられた８ページは、単一ブロック２３１に対して６４ページを生成する。いくつかの実施形態では、各ページは、２０４８（２Ｋ）バイトのデータ記憶容量を有し得て、メモリデバイス２３０は、１０２４（１Ｋ）ブロックを有し得るが、本開示の実施形態は、図２に示される構成に限定されない。

図２に関連して説明される各ワード線は、バス２３２に結合され得る。いくつかの実施形態では、各バスは１つまたは複数のワード線に結合され得る。例えば、バス２３２ごとの複数のワード線は、ブロック２３１ごとのワード線の数として、バス２３２ごとの複数のワード線の数を掛けたバスの数の倍数（例えば、図２の８個）を形成するようにブロック２３１で垂直に配向（例えば、積層）され得る。

図３は、本開示のいくつかの実施形態による、ＡＤＷＬＳＶ動作を実行するように構成されるマルチプレーンメモリデバイス３４０の形の装置のブロック図である。図３に示すマルチプレーンメモリデバイス３４０は、いくつかの実施形態では、ＡＤＷＬＳＶ動作の実行に利用し得る４個のプレーンメモリデバイスの一例を示す。（例えば、３４３ではプレーン０、プレーン１、プレーン２、及びプレーン３で示しているが、実施形態は、２、４、８、１６個などのプレーンを含み得る）。マルチプレーンメモリデバイス３４０の複数のプレーンの組み合わせは、論理ユニット（ＬＵＮ）と呼ばれ得る。マルチプレーンメモリデバイス３４０は、揮発性メモリリソース（例えば、揮発性メモリデバイス構成の中でも、ＤＲＡＭ）として、または不揮発性メモリリソース（例えば、不揮発性メモリデバイス構成の中でも、ＮＡＮＤ）として構成され得る。明確にするために、図３に示されるマルチプレーンメモリデバイス３４０は、不揮発性ＮＡＮＤ構成で以下に説明される。

いくつかの実施形態では、ＬＵＮ３４０は、図１に関連して示され説明されるメモリデバイスシステム１０４のための記憶ボリュームを提供し得る。プレーン３４３はダイまたはチップとすることができ、これらを組み合わせるとＬＵＮ３４０と呼ぶことができる。例えば、プレーン３４３は、それぞれがいくつかのダイを含むマルチチップパッケージ（ＭＣＰ）とすることができる。ダイは、例えば、いくつかのＮＡＮＤフラッシュメモリセルアレイ及び関連する周辺回路（例えば、書き込み回路、読み取り回路、Ｉ／Ｏ回路、バッファなど）を含むＮＡＮＤダイとすることができる。

図１に関連して説明されるように、図３に示すＬＵＮ３４０は、（例えば、デバイスインターフェイス１０６を介して、ホスト１０２の内部のシステムコントローラ１１８によって指示されるようなプログラミング動作の入力及び／または出力のために）メモリデバイスシステム１０４の内部のデバイスコントローラ１２０に結合するためのいくつかのバス３４２（例えば、データバスＤＱ０、ＤＱ１、…、ＤＱ７）を含むことができる。メモリプレーン３４３のそれぞれは、いくつかの実施形態では、本明細書で説明されるように、複数のブロックを含み得る。一例として、各プレーンの単一のブロック（例えば、３４１）は、いくつかのワード線（図示せず）に関連付けられた１２８ページを含み得る。この例では、各ワード線が単一のバスに結合されている（例えば、図３の８個のバス３４２）、単一のワード線にそれぞれ関連付けられた１６ページは、各プレーン３４３の単一ブロック３４１に対して１２８ページを生成する。いくつかの実施形態では、各ページは、８１９２（８Ｋ）バイトのデータ記憶容量を有し得て、ＬＵＮ３４０の各プレーン３４３は、２０４８（２Ｋ）ブロックを有し得る。図３に示すように、ＬＵＮのプレーンの組み合わせは、８１９２（８Ｋ）ブロック（４プレーン×プレーン当たり２０４８ブロック＝８１９２ブロック）を含み得るが、本開示の実施形態は、図３に示される構成に限定されない。

システムコントローラ１１８及び／またはデバイスコントローラ１２０は、単一のユニットとして、ＬＵＮ３４０の（その中のページと共に）ブロック（例えば、図４に関連して４４６で示され、説明されるようなスーパーブロック）の組み合わせをアドレス指定し得る。例えば、図３に示す４個のプレーンＬＵＮ３４０が、８１９２個のブロックを含む場合、プレーン０はブロック０、４、…、８１８８を含み得て、プレーン１はブロック１、５、…、８１８９を含み得て、プレーン２はブロック２、６、…、８１９０を含み得て、プレーン３はブロック３、７、…、８１９１を含み得る。したがって、一例として、スーパーブロックは、ＡＤＷＬＳＶ動作の実行を含むプログラミング動作の実行のために、対応するプレーン０、１、２、及び３のブロック０、ブロック１、ブロック２、及びブロック３でアドレス指定され得る。

図３に関連して説明される各ワード線は、バス３４２に結合され得る。いくつかの実施形態では、各バスは１つまたは複数のワード線に結合され得る。例えば、バス３４２ごとの複数のワード線は、ブロック３４１ごとのワード線の数として、バス３４２ごとの複数のワード線の数を掛けたバスの数の倍数（例えば、図３の８個）を形成するように各プレーン３４３の各ブロック３４１で垂直に配向（例えば、積層）され得る。

図３の例では、クロック０、１、２、及び３のそれぞれからのブロックから形成された各ブロック０、１、…、８１９１及び／またはスーパーブロックは、単位として共に消去することができるメモリセルを含む（例えば、各物理ブロックのセルは、消去単位として実質的に同時に消去することができる）。各ブロックは、それぞれのワード線（例えばアクセス線）にそれぞれが結合することができるメモリセルのいくつかの物理行を含み得る。各ブロックの行数は、３２、６４、または１２８とすることができるが、実施形態は、特定の行数に限定されず、ブロックごとの行として集合的に呼ぶことができる。

当業者には理解されるように、ワード線に結合された各行はセルのいくつかの物理ページを含むことができる。セルの物理ページは、共にまたは機能グループとしてプログラム及び／または書き込み得るいくつかのメモリセルを指すことができる。例えば、各行は、セルの複数の物理ページ（例えば、偶数のビット線に結合されたセルに関連付けられた偶数ページ、及び奇数のビット線に結合されたセルに関連付けられた奇数ページ）を含むことができる。さらに、マルチレベルセルを含む実施形態の場合、物理ページは、論理的な下位ページへのビット、論理的な上位ページへのビット、及びそれぞれの数の論理中間ページへの１つまたは複数のビットに寄与する物理ページ内の各セルと共にデータの複数論理ページを格納することができる。

図２に示されるメモリデバイス２３０及び／または図３に示されるＬＵＮ３４０のための例示的なメモリリソースとして説明されるＮＡＮＤメモリデバイスは、いくつかの実施形態では、単一のデータユニット（例えば、１ビット）を格納するように構成される単一レベルセル（ＳＬＣ）、及び／または複数のデータユニットを格納するように構成されるマルチレベルセル（ＭＬＣ）を有するＮＡＮＤダイ（例えば、ＮＡＮＤフラッシュアレイ）を含み得る。さらに、セルは、セルごとに格納されているデータユニットの量に依存する可能性がある、様々な異なるプログラミングプロセスを介してプログラム可能であり得るが、セルごとに特定の量のデータユニット（例えば、２ビット、３ビット、４ビットなど）を格納するように構成されるセルは、異なるプログラミングプロセスを介してプログラム可能であり得る。例えば、３ビットＭＬＣは、２パスプログラミングプロセス（例えば、第１のプログラミングパスが、セルの閾値電圧を消去状態から、下位ページ及び中間ページデータ状態に基づいて４個の分布のうちの１個に配置する、及び第２のプログラミングパスが、上位ページデータ状態に基づいて、４個の分布のうちの１個から８個の分布のうちの１個にセルの閾値電圧を配置する４−８プロセス）、または３パスプログラミングプロセス（例えば、２−４−８プロセス）を介してプログラム可能であり得る。

本開示の実施形態は、図３に示される例に限定されない。例えば、本開示の実施形態によるメモリシステムは、ＬＵＮ３４０ごとに４個より多いまたは少ないプレーン３４３を含むことができ、特定のメモリアレイアーキテクチャ（例えば、ＮＡＮＤ、ＮＯＲ、ＤＲＡＭ、ＰＣＭなど）に限定されない。さらに、図１ではメモリデバイスシステムごとに１個のデバイスコントローラ１２０が示されているが、実施形態は、図２のメモリデバイス２３０ごとにデバイスコントローラ１２０、及び／または図３のＬＵＮ３４０またはそのプレーン３４３ごとにデバイスコントローラ１２０を含み得る（例えば、ＮＡＮＤダイごとに１個のコントローラ）。

メモリデバイスシステム１０４のメモリデバイス２３０及び／または３４０は、デバイスコントローラ１２０と共に、プログラミング動作（例えば、書き込み動作）を追跡及び／または制御するように構成される。いくつかの実施形態では、デバイスコントローラ１２０は、（例えば、図５に関連して５２２で示され、説明される関連するＡＤＷＬＳＶオープンブロックリストと組み合わせて）メモリデバイスシステム１０４の内部で、メモリデバイスのいくつかのオープンブロック（例えば、ＡＤＷＬＳＶオープンブロックリスト５２２）のステータスを維持することができる。ステータスは、（例えば、ＡＤＷＬＳＶオープンブロックリスト５２２に表示されるブロックによって）それぞれの数のオープンブロックで開始されているプログラミング動作を含むことができる。ステータスは、プログラミング動作の開始をワード線に指示する要求の（例えば、システムコントローラ１１８からの）受信に応答して、ＡＤＷＬＳＶオープンブロックリスト５２２に文書化することができる。さらに要求に応答して、ワード線に関連するメモリセルの第１のグループ（例えば、本明細書で説明されるように、メモリセルのページ、ブロック、及び／またはスーパーブロック）は、ワード線に関連するメモリセルの他のグループに対して最初にプログラムするように決定され得る。

オープンブロックのステータスに含まれる、第１のグループのメモリセルがプログラムする電圧が維持され得る。本明細書で説明されるように、第１のグループのメモリセルがプログラムする電圧は、いくつかの実施形態では、第１のグループのメモリセルが最初にプログラミング閾値を超える電圧であり得る。ステータスは、ＡＤＷＬＳＶオープンブロックリスト５２２のオープンブロックのページ、ブロック、プレーン、スーパーブロック、及び／または関連ワード線の線を示すいくつかの論理アドレス及び／または物理アドレスの記憶（例えば、リンク先）を含むオープンブロックリストをさらに含むことができる。

メモリデバイスシステム１０４のデバイスコントローラ１２０は、ワード線に関連する第１のグループのメモリセルが、（例えば、動的にサンプリングするＶｔの動きを介して）最初にプログラムするシーケンスの特定の電圧を決定するために、ワード線にパルス電圧のシーケンスを印加するようにさらに構成することができる。第１のグループのメモリセルがプログラムする電圧は、第２のグループのメモリセルで実行されるプログラミング動作のために、ワード線に関連する第２のグループのメモリセルに印加される電圧として利用することができる。例えば、ＡＤＷＬＳＶオープンブロックリスト５２２の５５５で示すように、スーパーブロック１は、（例えば、スーパーブロック１を形成するために組み合わされるブロック４、９、１０、及び１１の中で）最初にプログラムするブロックであると決定された（例えば、５２２で文書化されている）ブロック１１を有し得る。ブロック１１が第１の最上位プログラムであると決定される電圧は、ＡＤＷＬＳＶオープンブロックリスト５２２のステータスに含まれる情報（例えば、５５３で文書化される）の中に含まれ得る。第１のグループのメモリセルがプログラムする電圧は、ワード線に関連する第２のグループのメモリセル（例えば、ブロック４、９、及び１０）で実行されるプログラミング動作のためのＡＤＷＬＳＶとして利用することができる。

メモリデバイスシステム１０４のデバイスコントローラ１２０は、パルス電圧のシーケンスをワード線に印加し、第１のグループのメモリセルがプログラムする電圧として、プログラミング動作のために、（例えば、ＡＤＷＬＳＶオープンブロックリスト５２２の）オープンブロックのステータスで、ＡＤＷＬＳＶを自動的に（例えば、動的に）更新するようにさらに構成することができる。ＡＤＷＬＳＶは、いくつかの実施形態では、ワード線に関連するブロックの削除（例えば、消去）に対応して、オープンブロックのワード線に対して動的に更新され得る。例えば、ブロックが削除され得るのは、そのブロックが最初にプログラムするブロックではないと決定されたからである。ブロックは、パルス電圧のシーケンスの印加により、最初にプログラムすることが決定された別のブロックと自動的に置き換えられ得る。

メモリデバイスシステム１０４のデバイスコントローラ１２０は、本明細書で説明されるように、第１のグループのメモリセルが、第２のグループのメモリセルで実行されるプログラミング動作のワード線に関連する第２のグループのメモリセルに印加されるパルス電圧のシーケンスのいくつかの開始電圧をバイパス（例えば、スキップ）するようにプログラムする電圧を利用するようにさらに構成することができる。第１のページ及び／またはブロックをプログラムするためのワード線開始電圧を利用することにより、パルス電圧のシーケンスのより低いワード線開始電圧をバイパスして、ワード線開始電圧を第１のプログラムの開始電圧に近づけるように調整する（例えば、増やす）ことが可能になり得る。調整されたワード線開始電圧を利用することにより、他のページ及び／または同じワード線に関連するブロックのための適切なワード線開始電圧を決定するために、パルス電圧のシーケンスを利用しないことが可能になり得る。

システムコントローラ１１８は、いくつかの実施形態では、ホストインターフェイス１
０６を介してホスト１０２（例えば、本明細書で説明されるようなホストの構成要素）に結合することができ、さらにデバイスインターフェイス１０８を介して（例えば、メモリデバイスシステム１０４の内部の）いくつかのメモリデバイスに結合することができる。システムコントローラ１１８は、書き込み動作の開始をワード線に関連するブロックのページに指示するように構成することができる。（例えば、２３０及び／または３４０に示すように）例示的なメモリデバイスは、データのページを記憶するように構成される複数のブロックを含むことができる。メモリデバイスは、ブロックを開き、システムコントローラ１１８からの書き込み動作の開始を指示する書き込み要求の受信に応答して、最初にプログラムするオープンブロックの特定のページを決定するように構成することができる。メモリデバイスは、メモリデバイスの内部で、メモリデバイスのいくつかのオープンブロックのステータスを維持するようにさらに構成することができる。ステータスは、いくつかの実施形態では、それぞれの数のオープンブロックで開始されている書き込み動作及び、特定のページ（例えば、特定のブロックの一部であるページ）が、それぞれの数のオープンブロックでプログラムする第１のページである電圧を含むことができる。

デバイスコントローラ１２０とは対照的に、システムコントローラ１１８は、いくつかの実施形態では、メモリデバイスのページに対応するオープンブロックを追跡するようには構成されていない。システムコントローラ１１８はまた、第１のページがプログラムする電圧として、書き込み動作のためのＤＷＬＳＶを含むように、オープンブロックのステータスを更新するようには構成されていない。さらにデバイスコントローラ１２０とは対照的に、システムコントローラは、メモリデバイスの内部に維持されているＡＤＷＬＳＶオープンブロックリスト５２２のエントリ５５４の削除を指示するように構成される（例えば、図１の１１９及び図６の６１９で示すような）機能設定インターフェイスを含むことができる。エントリは、オープンブロックを開く第１のページのＡＤＷＬＳＶ５５３を含めることができる。

システムコントローラ１１８とは対照的に、内部デバイスコントローラ１２０は、メモリデバイスのページに対応するオープンブロックを追跡するように構成することができる。さらに、システムコントローラ１１８とは対照的に、デバイスコントローラ１２０は、追跡されたオープンブロックに対して、特定のページがプログラムする第１のページである電圧を含む、ＡＤＷＬＳＶ情報５５３を動的に更新するように構成することができる。

（例えば、システムコントローラ１１８からの）書き込み要求は、いくつかの実施形態では、ブロック識別子及び／またはページ識別子（例えば、書き込み動作の指示のためのブロック及び／またはページの物理アドレス）を含むことができる。しかし、システムコントローラ１１８は、書き込み要求を送信するときに、ブロック識別子がオープンブロックに対応するかどうかを認識していない可能性がある。対照的に、開いている特定のブロックのステータスは、デバイスコントローラ１２０に関連するＡＤＷＬＳＶオープンブロックリスト５２２のブロック及び／またはスーパーブロック５５１のエントリ５５４であることによって文書化することができる。

ホスト１０２に結合されたシステムコントローラ１１８は、いくつかの実施形態では、バス（例えば、デバイスインターフェイス１０８）を介して、（例えば、デバイスコントローラ１２０として動作する）メモリデバイスの内部ＳＳＤデバイスコントローラにさらに結合することができるシステムＳＳＤコントローラとすることができる。内部ＳＳＤデバイスコントローラに結合されたメモリデバイスシステム１０４内のメモリデバイスは、いくつかの実施形態では、（例えば、図１及び本明細書の他の箇所に関連して１２４で示され、説明されるような）揮発性メモリリソースとして及び／または（例えば、図１及び本明細書の他の箇所に関連して１２６で示され、説明されるような）不揮発性メモリリソースとして構成される、いくつかのＳＳＤとすることができる。

不揮発性メモリリソースの一例は、不揮発性マルチプレーンメモリリソース（例えば、図３に関連して説明されるＬＵＮ３４０）として構成することができる。マルチプレーンメモリリソースは、それぞれが複数のプレーン４４３を含むことができるスーパーブロック（例えば、図４に関連して説明されるスーパーブロック４４６）を形成するように構成することができる。スーパーブロックの例には、ワード線に関連する第１のページグループとしての第１のプレーン（例えば、プレーン１）の第１のブロック及び、ワード線に関連する第２のページグループとしての第２のプレーン（例えば、プレーン２）の第２のブロックを含むことができる。第１のプレーンの第１のブロック及び第２のプレーンの第２のブロックは、メモリデバイスシステムの内部のＳＳＤコントローラによって指示されるように、同時に書き込み動作を実行するように構成することができる。本明細書で説明されるように、メモリデバイス（例えば、メモリデバイスシステムの内部のＳＳＤコントローラ）は、第１のプレーンの第１のページまたは第２のプレーンの第２のページが、ワード線に関連する他のプレーンの別のグループのメモリセルへの書き込み動作で印加される電圧として最初にプログラムされる電圧を利用するようにさらに構成することができる。

図４は、本開示のいくつかの実施形態による、スーパーブロック４４６に組み合わされたマルチプレーンメモリデバイス３４３のメモリセルの特定のブロックの例を示す表を示す図である。メモリセルのグループは、本開示のいくつかの実施形態に従って、いくつかの物理ブロックとして編成することができる。図３に示す一例として、物理ブロックの数は、マルチプレーンメモリデバイス３４０のプレーン０のブロック０、４、…、８１８８、プレーン１のブロック１、５、・・・、８１８９、プレーンのブロック２、６、・・・、８１９０、プレーン３のブロック３、７、…、８１９１として編成することができる。

図４に示された表は、プログラミング動作（例えば、書き込み動作）のオープンスーパーブロックを形成するために、利用された、または利用される可能性があるプレーン０、１、２、及び３のそれぞれからの１つのブロックを組み合わせる、いくつかのスーパーブロック４４６の例を示す。スーパーブロック（例えば、スーパーブロック０、１、…、８）は、（例えば、図５に関連して５２２で示され、説明されるように）各スーパーブロックについて適切なワード線開始電圧を決定するために、本明細書で説明されるように、ＡＤＷＬＳＶ動作の実行の対象になり得る。

いくつかの例では、スーパーブロックを形成するために、ブロックの様々な組み合わせを組み合わせ得る。図４は、これらの例のいくつかを示しているが、本開示の実施形態は、図４に示されるスーパーブロックの構成に限定されない。例えば、スーパーブロック０は、対応するプレーン０、１、２、及び３に、ブロック０、ブロック５、ブロック６、及びブロック７を含むように示される。スーパーブロック１は、対応するプレーン０、１、２、及び３に、ブロック４、ブロック９、ブロック１０、及びブロック１１を含むように示される。その他のスーパーブロックでは、対応するプレーン０、１、２、及び３に、ブロック８１６、ブロック８１７、ブロック８１８、及びブロック８１９を含むようにスーパーブロック８も表に示される。

スーパーブロック４４６を形成するブロックの組み合わせの数は、図４では９個で示されているが、実施形態は、表に列挙されている特定の数のスーパーブロックに限定されない。例えば、表中の省略記号によって示されるように、適切なプレーン０、１、２、及び３からのブロック０、１、…、８１９１の任意の組み合わせが表に列挙され得る。さらに、明確にするために、スーパーブロックはスーパーブロック番号０、１、…、８として列挙されている。しかし、スーパーブロック３と４との間及びスーパーブロック５と６との間の省略記号によって示されるように、これらの連続して列挙されたスーパーブロックの間、及びスーパーブロック８の後には、任意の数のスーパーブロックが存在する可能性が
あり、それは番号付けシーケンス及び／またはスーパーブロックの総数に影響を及ぼし得る。

図５は、本開示のいくつかの実施形態による、マルチプレーンメモリデバイスの内部に維持されているＡＤＷＬＳＶオープンブロックリスト５２２の例を示す表を示す図である。

本明細書で説明されるように、オープンブロックは、ブロックに結合されたワード線へのプログラミング動作の開始を指示する要求の受信に応答して、開始されたプログラミング動作のインジケータ（例えば、エントリ）が、ブロックが開いていることを文書化するために格納される、メモリセルの物理ブロックを指し得る。いくつかの実施形態では、ブロック及び／またはスーパーブロックは、ブロック及び／またはスーパーブロックの最後のページがプログラムされるまで開いたままであり得て、プログラミング動作の開始を、既にプログラムされているブロック及び／またはスーパーブロックの第１のページに指示するための要求（例えば、デバイスコントローラ１２０を介したシステムコントローラ１１８からの書き込みコマンド）が受信され、及び／またはブロック及び／またはスーパーブロックの特定のエントリを削除（例えば、消去）するためのコマンドが受信される。いくつかの実施形態では、いくつかのエントリを削除するコマンドは、（例えば、１１９及び６１９で示され、図６に関連してさらに説明されるように）機能設定インターフェイスを利用して、デバイスコントローラ１２０を介してシステムコントローラ１１８から受信され得る。

メモリデバイスシステム１０４は、メモリデバイスシステム１０４の内部のＡＤＷＬＳＶオープンブロックリスト５２２で、メモリデバイスシステム１０４内のいくつかのオープンブロックのステータスを維持するように構成され得る。ステータスには、ＡＤＷＬＳＶオープンブロックリストに列挙されている特定のブロックによって（例えば、プログラミング動作の開始をワード線に指示する要求の受信に応答して）、オープンブロック数でプログラミング動作が開始されたことが含まれることがある。

本明細書で説明されるように、オープンブロックリストは、いくつかの実施形態では、削除されるまでそこに格納されるいくつかのエントリ５５４を含み得る。一例として、図５に示されるＡＤＷＬＳＶオープンブロックリスト５２２は、８個のエントリ（例えば、８個のエントリに限定すること）が可能であり得る（例えば、エントリ０、エントリ１、…、エントリ７。ただし、ＡＤＷＬＳＶオープンブロックリストの実施形態は、図５に示されるエントリの数に限定されない）。例えば、ＡＤＷＬＳＶオープンブロックリストは、可能な数のエントリの中でも、４、８、１６、３２個などのオープンブロックエントリを可能にするように構成され得る。ＡＤＷＬＳＶオープンブロックリスト５２２のエントリ数は、考慮事項の中でも、メモリデバイス及び／またはそのコントローラの利用可能な領域、複雑さ、及び／またはそのコストによって決定され得る。

図５に示される例示的なＡＤＷＬＳＶオープンブロックリスト５２２は、いくつかの実施形態では、マルチプレーンメモリデバイス（例えば、図３に関連して示され、説明されるＬＵＮ３４０）を含むメモリデバイスシステム１０４の内部及び／またはマルチプレーンメモリデバイスに関連する（例えば、結合する）デバイスコントローラ（例えば、図１に関連してメモリデバイスシステム１０４に示され、説明されるデバイスコントローラ１２０）の内部に維持され得る。ＡＤＷＬＳＶオープンブロックリスト５２２は、プログラミングアクティビティＬＵＮ３０４に応じて、任意の時点で、オープンスーパーブロックを含み得ない、１個のオープンスーパーブロック、または複数のオープンスーパーブロック（例えば、図５に示すようなスーパーブロック０、…、７）を含み得る、いくつかのオープンスーパーブロック５５１を列挙し得る。

各オープンスーパーブロック５５１の場合、メモリデバイスシステム１０４は、（例えば、動的にＶｔ移動をサンプリングすることにより）ワード線に関連し、スーパーブロックに含まれる他のブロックに対して最初にプログラムするメモリセルのグループ（例えば、ブロック５５２）を決定し得る。最初にプログラムするブロック５５２は、プログラミング動作（例えば、書き込み動作）が指示される特定のワード線と関連付けられ得る。ブロック５５２（例えば、図４のプレーン０、１、２、及び３に関連して示され説明されるようないくつかのブロック）のインジケータは、各エントリ５４４及び／または各オープンスーパーブロック５５１のステータスの一部として、ＡＤＷＬＳＶオープンブロックリスト５２２に維持（例えば、文書化）され得る。別のＡＤＷＬＳＶ情報（ｉｎｆｏ）は、いくつかの実施形態では、各エントリ５４４及び／または各オープンスーパーブロック５５１のステータスの一部として、ＡＤＷＬＳＶオープンブロックリスト５２２に記録され得る。一例として、別のＡＤＷＬＳＶ ｉｎｆｏ５５３は、特定のブロック５５２がプログラムする最初のブロックである特定の電圧を含み得る。

例えば、第１の時点（例えば、下位のＡＤＷＬＳＶオープンブロックリスト５２２が文書化される前）で、文書化された上位ＡＤＷＬＳＶオープンブロックリスト５２２の（５５５で太字で示されるような）エントリ１は、（例えば、図４に示すような）スーパーブロック１を開いているものとして文書化するためのエントリ１を示す。図４に示すように、ブロック１１はプレーン３にあり、プレーン０のブロック４、プレーン１のブロック９、及びプレーン２のブロック１０と組み合わされた、スーパーブロック１の一部である。図５の５５５のエントリ１は、スーパーブロック１の他のブロック４、９、及び１０に対して、ブロック１１の５２２を最初にプログラムするものとして示している。ブロック１１のＡＤＷＬＳＶ ｉｎｆｏ５５３は、ブロック１１がプログラムする最初のブロックであると決定される特定の電圧を含む。したがって、ブロック１１の特定の電圧は、ワード線に関連する（例えば、結合される）及び／またはブロック１１と組み合わされてスーパーブロック１を形成する他のブロックのメモリセルをプログラム（例えば、メモリセルへの書き込み動作を実行）するためのワード線開始電圧として利用され得る。

第２の時点（例えば、上位のＡＤＷＬＳＶオープンブロックリスト５２２が文書化された後）で、文書化された上位のリストに示されているのと同じオープンブロックリストであり得る、下位のＡＤＷＬＳＶオープンブロックリスト５２２の（５５６で太字で示されるような）エントリ１は、（例えば、図４に示すような）スーパーブロック８を開いているものとして文書化するためのエントリ１を示す。図４に示すように、ブロック８１７はプレーン１にあり、プレーン０のブロック８１６、プレーン２のブロック８１８、及びプレーン３のブロック８１９と組み合わされた、スーパーブロック８の一部である。図５の５５６のエントリ１は、スーパーブロック８の他のブロック８１６、８１８、及び８１９に対して、ブロック８１７の５２２を最初にプログラムするものとして示している。ブロック８１７のＡＤＷＬＳＶ ｉｎｆｏ５５３は、ブロック８１７がプログラムする最初のブロックであると決定される特定の電圧を含む。したがって、ブロック８１７の特定の電圧は、ワード線に関連する及び／またはブロック８１７と組み合わされてスーパーブロック８を形成する他のブロックのメモリセルをプログラムするためのワード線開始電圧として利用され得る。

他のオープンブロック及び／またはスーパーブロックに関する同様のステータス情報（例えば、エントリ０、１、．．．、７のそれぞれについて）は、（例えば、ＬＵＮ３０４のプログラミングアクティビティを動的に文書化するために）様々な時点で動的に文書化（例えば、更新）され得る。例えば、もはや開かれておらず（例えば、スーパーブロック１）、それにより、ＡＤＷＬＳＶオープンブロックリスト５２２から自動的に削除（例えば、消去）されているスーパーブロックに関するエントリ（例えば、エントリ１）の情報
は、現在開かれているスーパーブロック（例えば、スーパーブロック８）に関するエントリ（例えば、同じエントリ１）によって自動的に置き換えられ得る。少なくともいくつかの実施形態では、エントリは、以前に文書化されたステータス情報を、現在開いているスーパーブロックに関する情報に上書きすることによって置き換えられ得る。

ＡＤＷＬＳＶオープンブロックリスト５２２の許可されたエントリ（例えば、８個のエントリ）がすべて利用されるとき、追加のオープンスーパーブロックエントリ（例えば、スーパーブロック８）に関する情報（例えば、ステータス）は、ＡＤＷＬＳＶオープンブロックリスト５２２に既に文書化されているエントリ（例えば、スーパーブロック１）の少なくとも１つに関する情報が、（例えば、開かれていないために）削除されるまで許可され得ない。いくつかの実施形態では、追加のオープンスーパーブロックに関する情報は、ＡＤＷＬＳＶオープンブロックリスト５２２に既に格納されているエントリに関する情報が削除されるまで（例えば、バッファに）格納され得る。代替的にまたは追加的に、デバイスコントローラ１２０及び／またはシステムコントローラ１１８（例えば、図６に関連して６１９で示され、説明される機能設定インターフェイス）は、いくつかの実施形態では、メモリデバイスシステム１０４の内部に維持されているＡＤＷＬＳＶオープンブロックリスト５２２に許可されたエントリの数を直接調整するように構成され得る。

いくつかの実施形態では、ＡＤＷＬＳＶオープンブロックリスト５２２に既に文書化されているエントリに関する情報（例えば、スーパーブロックに関するステータス）は、例えば、スーパーブロックの複数のブロックへの書き込み動作が、（例えば、プログラムされているスーパーブロックの最後のブロックの最後のページで）完了しているために削除され得る。いくつかの実施形態では、ＡＤＷＬＳＶオープンブロックリスト５２２のエントリに関する情報は、ブロック及び／またはスーパーブロックの特定のエントリに関する情報を削除（例えば、クリア、消去、上書き）するために受信されたコマンドに応答して削除され得る。特定のエントリに関する情報を削除するためのコマンドは、（例えば、デバイスコントローラ１２０を介して）システムコントローラ１１８から受信され得る。一例では、システムコントローラ１１８は、図６に関連して６１９で示され、説明される機能設定インターフェイスを介して特定のエントリに関する情報の削除を指示し得る。

ＡＤＷＬＳＶオープンブロックリスト５２２のエントリは、プログラミング動作の開始を、既にプログラムされたブロック及び／またはスーパーブロックの第１のページに指示するために受信された要求（例えば、書き込みコマンド）により削除され得る。既にプログラムされているブロック及び／またはスーパーブロックの第１のページをプログラムするように指示することは、ブロック及び／またはスーパーブロックの別のＰ／Ｅサイクルを開始することと見なされ得る。別のＰ／Ｅサイクルを開始することにより、スーパーブロックのページ及び／またはブロックの別のラウンドのＶｔ移動のサンプリングの実行が促され得て、その結果、既に文書化されているステータス情報は削除され、更新されたステータス情報と同じものに置き換えられる。スーパーブロックの更新されたステータス情報は、Ｖｔ移動の動的サンプリングに基づいてプログラムする最初のブロックの修正（例えば、増加）された電圧を含む異なるＡＤＷＬＳＶ ｉｎｆｏ５５３を有する異なるブロック５５２の文書を含み得る。

メモリデバイスシステム１０４の内部のデバイスコントローラ１２０は、外部コントローラ（例えば、システムコントローラ１１８）から、複数のブロック及び／またはスーパーブロックとして形成されたメモリセルのアレイを含むメモリデバイス（例えば、メモリデバイス２３０及び／または３４０）への書き込みコマンドを受信するように構成することができる。

一例として、書き込みコマンドは、ワード線の第１のページに発行することができる。
書き込みコマンドを発行することにより、ワード線に関連する特定のページが、ワード線に関連する他のページに対して、最初にプログラムされる印加されたパルス電圧のシーケンスでの特定の電圧を決定することができる。特定の電圧は、ＡＤＷＬＳＶオープンブロックリスト５２２のエントリ（例えば、５５３に文書化されている）のステータスに追加することができる。ワード線の次のページに書き込みコマンドが発行されることにより、書き込み動作の実行中に、ワード線の次のページへの特定の電圧を自動的にＡＤＷＬＳＶとして印加することができる。

書き込みコマンドの開始により、いくつかのブロックを開き、メモリデバイス（例えば、デバイスコントローラ１２０）の内部で、メモリデバイスのいくつかのオープンブロックのステータスを維持することができる。（例えば、ＡＤＷＬＳＶオープンブロックリスト５２２に文書化されているような）ステータスは、それぞれの数のオープンブロックで開始されている書き込み動作、（例えば、５５３で示すような）それぞれの数のオープンブロックの特定のブロックがプログラムする第１のページを含む電圧、及び（例えば、５５２で示すような）それぞれの数のオープンブロックのどのブロックが、（例えば、ブロック番号を文書化することによって）プログラムする第１のページを含むかの指示を含むことができる。

ブロックを書き込む前に、メモリデバイス（例えば、デバイスコントローラ１２０）は、ステータスから、第１のページがプログラムされる電圧を決定することができる。メモリデバイスは、書き込み動作の実行中に、特定のオープンブロック及び、（例えば、スーパーブロックの）それぞれの数のオープンブロックの残りに、決定された電圧をＡＤＷＬＳＶとして印加することができる。

（例えば、デバイスコントローラ１２０に関連するＡＤＷＬＳＶオープンブロックリスト５２２の）メモリデバイス内部のそれぞれの数のオープンブロックのどのブロックに、プログラムする第１のページが含まれるかの指示を維持することは、書き込み要求に関連して外部コントローラ（例えば、ホスト１０２の内部のシステムコントローラ１１８）からの指示を受信するメモリデバイスの代わりとする（例えば、置き換える）ことができる。例えば、以前の様々な手法は、ホスト及び／またはそのシステムコントローラ１１８が、メモリデバイスのオープンブロックを追跡すること、及び／またはワード線開始電圧に関する情報を管理することを含むことができる。しかし、考慮事項の中でも、ホスト１０２及び／またはシステムコントローラ１１８の利用可能な領域、複雑さ、及び／またはそのコストにより、ホスト内でのこれらの動作の適切な実行は制限され得る。

対照的に、そのような動作は、そのような動作に関連する情報を格納（例えば、文書化）し得る、メモリデバイス及び／またはメモリデバイスシステム１０４の内部のデバイスコントローラによって実行され得る。プログラミング動作を実行するためのシステムコントローラ１１８からのコマンドは、ページ、ブロック、スーパーブロック、及び／またはワード線に関するアドレス情報を含み得る。そのようなアドレス情報は、オープンブロックを追跡する、及び／またはワード線開始電圧に関する情報を管理する性能において、メモリデバイス及び／またはメモリデバイスシステム１０４の内部のデバイスコントローラによって利用され得る。

いくつかの実施形態では、外部コントローラは、システムＳＳＤコントローラであり得て、メモリデバイスは、内部ＳＳＤコントローラ（例えば、メモリデバイスシステム１０４の内部のデバイスコントローラ１２０）を含むマルチプレーンメモリデバイスであり得る。オープンブロックの数のステータスに基づいて、内部ＳＳＤコントローラは、第１のページが複数のオープンブロックにプログラムする、いくつかの異なる電圧の中からどの電圧をＡＤＷＬＳＶとして印加するかを決定することができる。そのような決定は、書き
込みコマンドに含まれるスーパーブロックワード線アドレスを、スーパーブロックアドレスでのそれぞれの数のオープンブロックのどのブロックに、プログラムする第１のページが含まれるかの指示に関連するスーパーブロックアドレスと照合することによって行われ得る。

メモリデバイスへの書き込みコマンドが開始されると、書き込みコマンドに対応するブロックアドレスを含む（例えば、ＡＤＷＬＳＶオープンブロックリスト５２２の５５５で示すような）第１のエントリが、メモリデバイスの内部のＡＤＷＬＳＶオープンブロックリストに自動的に追加（例えば、文書化）され得る。ＡＤＷＬＳＶオープンブロックリスト５２２は、特定の数のエントリ（例えば、図５に示す例に示されるような８個のエントリ）を可能にするように構成され得る。（例えば、第１のエントリと異なり得るか、または同じであり得る）第２のエントリは、エントリに対応するワード線の第１のページに書き込みコマンドが発行されるか、または書き込みコマンドを実行することにより、ブロックの第１のページから最後のページまでの書き込み動作が実行されるとき、ＡＤＷＬＳＶオープンブロックリスト５２２から自動的に削除（例えば、消去または上書き）できる。いくつかの実施形態では、削除された第２のエントリの代わりに、第１のエントリをＡＤＷＬＳＶオープンブロックリスト５２２に自動的に追加することができる。一例として、第２のエントリは、ＡＤＷＬＳＶオープンブロックリスト５２２のエントリの数を許容される特定の数にし得て、追加される第１のエントリの発生は、第２のエントリが削除されることを条件とし得る。

図６は、本開示のいくつかの実施形態による、ホスト１０２の内部に維持されている機能設定インターフェイス６１９の一例を示す表を示す図である。図１に関連して１１９で示され、説明されるように、ホスト１０２の内部の機能設定インターフェイス６１９は、システムコントローラ１１８と関連付けられ（例えば、その一部として形成され）得る。

メモリデバイスシステム１０４の内部のデバイスコントローラ１２０が、例えば、ワード線に関連するメモリセルのＶｔｓの追跡を能動的に直接指示し、それに応じて、ワード線開始電圧を能動的に直接調整（例えば、増加）するように構成されているのとは対照的に、システムコントローラ１１８の機能設定インターフェイス６１９は、そのような動作を監視及び／または制御するように代わりに構成され得る。いくつかの実施形態では、図６に示される機能設定インターフェイス６１９の表は、複数のオプション６６２を有するいくつかの機能６６１を含み得る。機能設定インターフェイス６１９の機能６６１及び／またはオプション６６２は、コマンドの入力を介して選択的に有効に（例えば、適用）し得る。様々な実施形態では、コマンドは、実現可能な中でも、プロセッサ１０５、メモリ及びバス制御１０７、周辺機器及びバス制御１０９、ホストメモリ１１６、システムコントローラ１１８、及び／またはユーザ（図示せず）から入力され得る。

機能設定インターフェイス６１９の機能６６１の例は、（例えば、図５に関連して５２２で示され、説明されるように）ＡＤＷＬＳＶオープンブロックリストからのブロック及び／またはスーパーブロックの削除６６３の指示とすることができる。そのような削除は、いくつかの実施形態では、特定のＩ／Ｏ線２３２及び／またはデータバス３４２（例えば、６４２で示すＤＱ０、ＤＱ１、…、ＤＱ７）ならびに関連するページ、ブロック、スーパーブロック、及び／またはワード線アドレスに対して選択的に可能に（例えば、指示）され得る。

例えば、ブロックの削除６６３は、ＡＤＷＬＳＶオープンブロックリスト５２２からのデータバスＤＱ６及びＤＱ７に関して（例えば、デフォルトオプション６６２として）任意選択で有効化されない（６６４）。オプションの非有効化は、機能設定インターフェイス６１９の特定のデータバスの０のデータ値を入力すること、またはデフォルト値を変更
せずにエントリをそのまま残すことによって実現し得る。ＡＤＷＬＳＶオープンブロックリスト５２２からの選択されたブロック及び／またはスーパーブロックの削除６６５は、有効にし得る別のオプション６６２である。例えば、選択されたブロック及び／またはスーパーブロックの削除は、ＤＱ７に対して（例えば、１のデータ値の入力により）有効にされ得て、ＤＱ６に対して（例えば、０のデータ値の入力により）無効にされ得る。ＡＤＷＬＳＶオープンブロックリスト５２２からのすべてのブロック及び／またはスーパーブロックの削除６６６は、有効にし得る別のオプション６６２である。例えば、すべてのブロック及び／またはスーパーブロックの削除は、ＤＱ６に対して（例えば、１のデータ値の入力により）有効にされ得て、ＤＱ７に対して（例えば、０のデータ値の入力により）無効にされ得る。

機能設定インターフェイス６１９の機能６６１の別の例は、ＡＤＷＬＳＶオープンブロックリスト５２２のステータスの読取６６７のための指示であり得る。そのようなステータスの読み取りは、いくつかの実施形態では、特定のＤＱ（例えば、６４２で示すＤＱ０、ＤＱ１、…、ＤＱ７）及び関連するページ、ブロック、スーパーブロック、及び／またはワード線アドレスに対して選択的に有効に（例えば、指示）され得る。例えば、オプション６６８（例えば、デフォルトオプション）は、（例えば、まだ利用されていない許可されたエントリの数に基づいて）いくつかのエントリがまだ利用可能であるときに、ＡＤＷＬＳＶオープンブロックリスト５２２のステータスを読み取ることであり得る。デフォルトオプションは、機能設定インターフェイス６１９の特定のデータバスに（例えば、デバイスコントローラ１２０によって指示されるように）０のデータ値を入力することによって、またはデフォルト値を変更せずにエントリをそのまま残すことによって実現し得る。例えば、ＤＱ７ではデフォルトのオプションが有効になっている。有効にし得る別のオプション６６９は、すべての許可されたエントリが利用されたときに、ＡＤＷＬＳＶオープンブロックリスト５２２のステータスを読み取ることである。例えば、このオプションは、（例えば、デバイスコントローラ１２０によって指示されるように）ＤＱ７に１のデータ値を入力することによって実現され得る。いくつかの実施形態では、システムコントローラ１１８は、デバイスコントローラ１２０によって有効にされている、今説明したオプションのいずれかに基づいて、ＡＤＷＬＳＶオープンブロックリスト５２２のステータスにアクセス（例えば、読み取り）し得る。

他の機能６６１及び／またはオプション６６２は、（例えば、「予約済み」によって示されるように）機能設定インターフェイス６１９で利用可能であり得る。さらに、コンピューティングシステム１００に対して、２つ以上の機能設定インターフェイス６１９及び／またはＡＤＷＬＳＶオープンブロックリスト５２２を維持し得る。例えば、いくつかの実施形態では、メモリデバイスシステム１０４が、複数の揮発性メモリリソース１２４及び／または不揮発性メモリリソース１２４を含むとき、複数の機能設定インターフェイス６１９及び／またはＡＤＷＬＳＶオープンブロックリスト５２２を維持し得る。

本明細書では特定の実施形態を例示し説明してきたが、同じ結果を達成するために計算された構成を、示された特定の実施形態に置換できることを当業者なら理解するであろう。本開示は、本開示のいくつかの実施形態の適合形態または変形形態を包含することを意図している。上記の説明は例示的な方法で行われたものであり、限定的なものではないことを理解されたい。上記の実施形態と本明細書に具体的に記載されていない他の実施形態との組み合わせは、上記の説明を検討すれば当業者には明らかであろう。本開示のいくつかの実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。したがって、本開示のいくつかの実施形態の範囲は、そのような特許請求の範囲が権利を与えている等価物の全範囲と共に、添付の特許請求の範囲を参照して決定されるべきである。

前述の詳細な説明では、本開示を簡素化するために、いくつかの特徴が単一の実施形態
にまとめられている。本開示方法は、本開示の開示された実施形態が、各特許請求の範囲に明示的に列挙されているよりも多くの特徴を使用しなければならないという意図を反映していると解釈されるべきではない。むしろ、次の特許請求の範囲が反映するように、発明の主題は、単一の開示された実施形態のすべての特徴より少ないことにある。したがって、次の特許請求の範囲は、詳細な説明に組み込まれ、各特許請求の範囲は、分離した実施形態として自立している。

Claims (26)

1. 装置であって、
   コントローラと、
   メモリデバイスであって、
   前記メモリデバイスの内部で、前記メモリデバイスのいくつかのオープンブロックのステータスを維持し、前記ステータスが、それぞれの数のオープンブロックで開始されたプログラミング動作を含み、
   前記コントローラからの、前記プログラミング動作の開始をワード線に指示する要求の受信に応答して、前記ワード線に関連する他のグループのメモリセルに対して最初にプログラムする前記ワード線に関連する第１のグループのメモリセルを決定し、
   オープンブロックの前記ステータスに含まれる、前記第１のグループのメモリセルがプログラムする電圧を維持するように構成される、前記メモリデバイスとを含む、前記装置。
2. 前記第１のグループのメモリセルがプログラムする前記電圧が、前記第１のグループのメモリセルが最初にプログラミング閾値を超える前記電圧を含む、請求項１に記載の装置。
3. 前記ステータスが、前記オープンブロックの前記ワード線を示すアドレスの記憶を含むオープンブロックリストをさらに含む、請求項１に記載の装置。
4. 前記メモリデバイスが、
   前記ワード線に関連付けられた前記第１のグループのメモリセルが、最初にプログラムするシーケンスの特定の電圧を決定するために、前記ワード線にパルス電圧の前記シーケンスを印加するようにさらに構成される、請求項１に記載の装置。
5. 前記メモリデバイスが、
   前記第１のグループのメモリセルがプログラムする前記電圧を、第２のグループのメモリセルで実行されるプログラミング動作のために、前記ワード線に関連する前記第２のグループのメモリセルに印加される前記電圧として利用するようにさらに構成される、請求項１に記載の装置。
6. 前記メモリデバイスが、
   前記第１のグループのメモリセルがプログラムする前記電圧を、前記ワード線に関連する第２のグループのメモリセルで実行されるプログラミング動作のために、自動動的ワード線開始電圧として利用するようにさらに構成される、請求項１に記載の装置。
7. 前記メモリデバイスが、
   前記ワード線にパルス電圧のシーケンスを印加し、
   前記第１のグループのメモリセルがプログラムする前記電圧として、プログラミング動作のために、自動動的ワード線開始電圧（ＡＤＷＬＳＶ）を前記オープンブロックの前記ステータスで自動的に更新し、
   前記ＡＤＷＬＳＶが、前記ワード線に関連するブロックの削除に対応して、前記オープンブロックのワード線に対して動的に更新されるようにさらに構成される、請求項１に記載の装置。
8. 前記メモリデバイスが、
   前記第１のグループのメモリセルがプログラムする前記電圧を、第２のグループのメモリセルで実行されるプログラミング動作で、前記ワード線に関連する前記第２のグループ
   のメモリセルに印加されるパルス電圧のシーケンスの開始電圧をバイパスするために利用するようにさらに構成される、請求項１に記載の装置。
9. 装置であって、
   ホストインターフェイスを介してホストに結合され、デバイスインターフェイスを介してメモリデバイスにさらに結合されるコントローラであって、
   前記コントローラが、書き込み動作の開始をワード線に関連するブロックのページに指示するように構成され、
   前記メモリデバイスが、データのページを記憶するように構成される複数のブロックを含み、
   前記メモリデバイスが、前記ブロックを開き、前記コントローラからの前記書き込み動作の前記開始を指示する書き込み要求の受信に応答して、最初にプログラムする前記オープンブロックの特定のページを決定するように構成され、
   前記メモリデバイスが、前記メモリデバイスの内部で、前記メモリデバイスのいくつかのオープンブロックのステータスを維持するようにさらに構成され、前記ステータスが、
   前記それぞれの数のオープンブロックで開始された書き込み動作と、
   前記特定のページが、前記それぞれの数のオープンブロックをプログラムする第１のページとなる電圧とを含む、前記コントローラを含む、前記装置。
10. 前記ホストに結合された前記コントローラがシステムコントローラであり、バスを介して前記メモリデバイスの内部デバイスコントローラにさらに結合される、請求項９に記載の装置。
11. 前記システムコントローラが、前記メモリデバイスのページに対応するオープンブロックを追跡しない、請求項１０に記載の装置。
12. 前記システムコントローラが、前記第１のページがプログラムする前記電圧として、書き込み動作のための動的ワード線開始電圧（ＤＷＬＳＶ）を含むようにオープンブロックの前記ステータスを更新しない、請求項１０に記載の装置。
13. 前記システムコントローラが、前記メモリデバイスの内部に維持されているオープンブロックリストのエントリの削除を指示するように構成される機能設定インターフェイスを含み、
    前記エントリが、前記オープンブロックを開く前記第１のページの自動動的ワード線開始電圧を含む、請求項１０に記載の装置。
14. 前記メモリデバイスが、内部デバイスコントローラであって、
    前記メモリデバイスのページに対応するオープンブロックを追跡し、
    特定のページがプログラムする前記第１のページである前記電圧を含む、自動動的ワード線開始電圧情報を動的に更新するように構成される前記内部デバイスコントローラを含む、請求項９に記載の装置。
15. 前記書き込み要求が、ブロック識別子及びページ識別子を含み、
    前記コントローラが、前記書き込み要求を送信するときに、前記ブロック識別子がオープンブロックに対応するかどうかを認識していない、請求項９に記載の装置。
16. 前記メモリデバイスが、揮発性メモリリソースとして構成されるソリッドステートドライブ（ＳＳＤ）である、請求項９に記載の装置。
17. 前記メモリデバイスが、不揮発性メモリリソースとして構成されるソリッドステートド
    ライブ（ＳＳＤ）である、請求項９に記載の装置。
18. 前記メモリデバイスが、不揮発性マルチプレーンメモリリソースとして構成されるソリッドステートドライブ（ＳＳＤ）であり、
    前記マルチプレーンメモリリソースが、前記ワード線に関連付けられた第１のページグループとしての第１のプレーンの第１のブロック及び、前記ワード線に関連付けられた第２のページグループとしての第２のプレーンの第２のブロックを含むスーパーブロックを形成するように構成され、
    前記第１のプレーンの前記第１のブロック及び前記第２のプレーンの前記第２のブロックが、前記メモリデバイス内部のＳＳＤコントローラによる指示に従って、書き込み動作を同時に実行するように構成される、請求項９に記載の装置。
19. 前記メモリデバイスが、
    前記第１のプレーンの前記第１のページまたは前記第２のプレーンの前記第２のページが、前記ワード線に関連する他方のプレーンの別のグループのメモリセルへの書き込み動作で印加される前記電圧として最初にプログラムされる前記電圧を利用するようにさらに構成される、請求項１８に記載の装置。
20. 方法であって、
    外部コントローラから、複数のブロックとして形成されたメモリセルのアレイを含むメモリデバイスへの書き込みコマンドを受信することであって、前記書き込みコマンドの開始により、いくつかのブロックが開かれる、前記受信することと、
    前記メモリデバイスの内部で、前記メモリデバイスのいくつかのオープンブロックのステータスを維持することであって、前記ステータスが、
    それぞれの数のオープンブロックで開始された書き込み動作と、
    それぞれの数のオープンブロックの特定のブロックが、プログラムする第１のページを含む電圧と、
    それぞれの数のオープンブロックのどのブロックに、プログラムする前記第１のページが含まれるかの指示とを含む、前記維持することと、
    前記ブロックを書き込む前に、前記メモリデバイスが、前記ステータスから前記第１のページがプログラムされる前記電圧を決定することと、
    特定のオープンブロック及びそれぞれの数のオープンブロックの前記残りに対する前記書き込み動作の実行中に、前記決定された電圧を自動動的ワード線開始電圧（ＡＤＷＬＳＶ）として印加することとを含む、前記方法。
21. 前記メモリデバイス内部のそれぞれの数のオープンブロックのどのブロックに、プログラムする前記第１のページが含まれるかの前記指示を維持することが、前記書き込み要求に関連して前記外部コントローラからの前記指示を受信する前記メモリデバイスを置き換える、請求項２０に記載の方法。
22. 前記外部コントローラが、システムソリッドステートドライブ（ＳＳＤ）コントローラであり、
    前記メモリデバイスが、内部ＳＳＤコントローラを含むマルチプレーンメモリデバイスであり、
    前記方法が、
    前記内部ＳＳＤコントローラを介して、前記オープンブロックの数の前記ステータスに基づいて、前記第１のページが複数のオープンブロックにプログラムする、いくつかの異なる電圧の中からどの電圧を前記ＡＤＷＬＳＶとして印加するかを以下によって決定することと、
    前記書き込みコマンドに含まれるスーパーブロックワード線アドレスを、前記スーパー
    ブロックアドレスでのそれぞれの数のオープンブロックのどのブロックに、プログラムする前記第１のページが含まれるかの前記指示に関連するスーパーブロックアドレスと照合することとを含む、請求項２０に記載の方法。
23. 前記メモリデバイスへの前記書き込みコマンドが開始されると、前記書き込みコマンドに対応するブロックアドレスを含む、第１のエントリを前記メモリデバイス内部のオープンブロックリストに自動的に追加することをさらに含む、請求項２０に記載の方法。
24. 特定の数のエントリを許可する前記オープンブロックリストと、
    以下の両方が発生したとき、すなわち、
    前記書き込みコマンドが、前記エントリに対応するワード線の第１のページに発行され、
    前記書き込みコマンドを実行することにより、前記ブロックの前記第１のページから最後のページまでの前記書き込み動作が実行されるときに、
    前記オープンブロックリストから第２のエントリを自動的に削除することをさらに含む、請求項２３に記載の方法。
25. 前記削除された第２のエントリの代わりに、前記第１のエントリを前記オープンブロックリストに自動的に追加することをさらに含む、請求項２４に記載の方法。
26. ワード線の第１のページに書き込みコマンドを発行することと、
    前記ワード線に関連する特定のページが、前記ワード線に関連する他のページに対して、最初にプログラムされる印加されるパルス電圧のシーケンスでの特定の電圧を決定することと、
    前記メモリデバイスのオープンブロックリストのエントリの前記ステータスに前記特定の電圧を追加することと、
    前記ワード線の後続ページに書き込みコマンドを発行することと、
    前記ワード線の前記後続ページへの前記書き込み動作の実行中に、前記特定の電圧を前記ＡＤＷＬＳＶとして自動的に印加することとをさらに含む、請求項２０に記載の方法。

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