KR20200055281A - 메모리 시스템 및 메모리 시스템의 동작방법 - Google Patents

메모리 시스템 및 메모리 시스템의 동작방법 Download PDF

Info

Publication number
KR20200055281A
KR20200055281A KR1020180138756A KR20180138756A KR20200055281A KR 20200055281 A KR20200055281 A KR 20200055281A KR 1020180138756 A KR1020180138756 A KR 1020180138756A KR 20180138756 A KR20180138756 A KR 20180138756A KR 20200055281 A KR20200055281 A KR 20200055281A
Authority
KR
South Korea
Prior art keywords
superblock
memory
sub
user data
write
Prior art date
Application number
KR1020180138756A
Other languages
English (en)
Inventor
변유준
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020180138756A priority Critical patent/KR20200055281A/ko
Priority to US16/597,327 priority patent/US20200150867A1/en
Priority to CN201911001271.8A priority patent/CN111176554A/zh
Publication of KR20200055281A publication Critical patent/KR20200055281A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G06F3/0607—Improving or facilitating administration, e.g. storage management by facilitating the process of upgrading existing storage systems, e.g. for improving compatibility between host and storage device
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0683—Plurality of storage devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

메모리 시스템은, 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 메모리 장치는 제1 및 제2 서브 슈퍼블록을 포함하는 복수의 슈퍼블록을 포함하고, 상기 컨트롤러는 서로 다른 속성의 데이터를 상기 제1 및 제2 서브 슈퍼블록에 병렬로 라이트하도록 상기 메모리 장치를 제어하는 프로세서를 포함한다.

Description

메모리 시스템 및 메모리 시스템의 동작방법 {MEMORY SYSTEM AND OPERATION METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 메모리 장치를 포함하는 메모리 시스템 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명은 슈퍼블록의 인터리빙 성능을 향상시키는 메모리 시스템 및 그의 동작 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 메모리 시스템은, 메모리 장치; 및 상기 메모리 장치를 제어하는 컨트롤러를 포함하되, 상기 메모리 장치는 제1 및 제2 서브 슈퍼블록을 포함하는 복수의 슈퍼블록을 포함하고, 상기 컨트롤러는 서로 다른 속성의 데이터를 상기 제1 및 제2 서브 슈퍼블록에 병렬로 라이트하도록 상기 메모리 장치를 제어하는 프로세서를 포함한다.
본 발명의 일 실시예에 따르면, 메모리 장치를 포함하는 메모리 시스템의 동작 방법은, 호스트로부터 라이트 요청 및 유저 데이터를 수신하는 단계; 상기 유저 데이터와 관련된 메타 데이터를 생성하는 단계; 및 상기 유저 데이터를 제1 서브 슈퍼블록에, 상기 메타 데이터를 제2 서브 슈퍼블록에 병렬로 라이트하는 단계를 포함한다.
본 발명은 슈퍼블록의 인터리빙 성능을 향상시키는 메모리 시스템 및 그의 동작 방법을 제공할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템의 구조를 개략적으로 도시한 도면이다.
도 2는 메모리 장치에 포함된 복수의 다이의 구성을 개략적으로 도시한 도면이다.
도 3은 슈퍼블록 테이블을 예시하고 있다.
도 4는 커맨드 동작이 인터리브 방식으로 수행되는 경우 메모리 시스템의 성능을 나타낸다.
도 5는 메모리 장치에 포함된 복수의 다이의 구성을 개략적으로 도시한 도면이다.
도 6은 종래기술에 따라 상기 유저 데이터 및 메타 데이터를 라이트하는 경우의 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 서브 슈퍼블록 테이블을 예시한다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타낸 흐름도이다.
도 10은 유저 데이터 서브 슈퍼블록 및 메타 데이터 서브 슈퍼블록을 예시하는 도면이다.
도 11은 본 발명의 일 실시예에 따라 유저 데이터 및 메타 데이터를 라이트하는 경우의 타이밍도이다.
도 12는 본 발명의 일 실시예에 따른 서브 슈퍼블록 테이블을 예시한다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 동작 방법을 나타낸 흐름도이다.
도 15 내지 도 22는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(110)의 구조를 개략적으로 도시한 도면이다.
메모리 시스템(110)은, 호스트의 요청에 응답하여 동작하며, 특히 호스트에 의해서 액세스되는 데이터를 저장한다. 즉, 메모리 시스템(110)은, 호스트의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다.
여기서, 메모리 시스템(110)은 호스트와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
메모리 시스템(110)은 메모리 장치(150), 및 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트로 제공한다. 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
또한, 메모리 장치(150)에 포함된 메모리 블록들 각각은 하나의 메모리 셀에 저장할 수 있는 비트의 수에 따라 단일 레벨 셀(SLC: Single Level Cell) 메모리 블록, 멀티 레벨 셀(MLC: Multi Level Cell) 메모리 블록, 트리플 레벨 셀(TLC: Triple Level Cell) 메모리 블록, 쿼드러플 레벨 셀(QLC: Quadruple Level Cell) 블록 및 하나의 메모리 셀에 5비트 이상의 데이터를 저장할 수 있는 다중 레벨 셀(multiple level cell) 메모리 블록 등을 포함할 수 있다.
이하에서는 설명의 편의를 위해 메모리 장치(150)가 NAND 플래시 메모리 등과 같은 비휘발성 메모리 등으로 구현되는 것을 일 예로 설명한다. 그러나 본 발명은 이에 국한되지 않으며, 메모리 장치(150)는 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구현될 수 있다. 아울러, 본 발명의 실시 예에 따른 메모리 장치(150)는, 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF) 메모리 장치 등으로도 구현될 수 있다. 또한, 메모리 장치(150)는 상변환 메모리(PCRAM: Phase Change Random Access Memory), 저항 메모리(RRAM(ReRAM): Resistive Random Access Memory), 강유전체 메모리(FRAM: Ferroelectrics Random Access Memory), 및 스핀 주입 자기 메모리(STT-RAM(STT-MRAM): Spin Transfer Torque Magnetic Random Access Memory) 등과 같은 메모리들 중 어느 하나의 메모리로 구현될 수도 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트로 제공하고, 호스트로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트로 제공하고, 호스트로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
프로세서(134)는 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
도 2는 메모리 장치(150)에 포함된 복수의 플레인(Plane 1 내지 Plane 4)을 예시하는 도면이다.
메모리 장치(150)는 하나 이상의 메모리 다이를 포함할 수 있다. 각각의 메모리 다이는 하나 이상의 플레인을 포함할 수 있다. 도 2는 각각 하나의 플레인을 포함하는 네 개의 다이(Die 1 내지 Die 4)를 예시하고 있다. 즉, 도 2의 메모리 장치(150)는 네 개의 플레인(Plane 1 내지 Plane 4)을 포함할 수 있다.
본 발명은 메모리 장치(150)에 포함되는 다이의 개수를 한정하지 않는다. 예컨대 본 발명은 두 개의 다이 각각에 두 개씩의 플레인이 포함되어 총 네 개의 플레인을 포함하는 메모리 장치(150)에도 적용될 수 있다. 물론, 본 발명은 메모리 장치(150)에 포함되는 플레인의 개수도 한정하지 않는다.
복수의 플레인(Plane 1 내지 Plane 4)은 각각 복수의 메모리 블록을 포함할 수 있다. 복수의 메모리 블록(Block 11 내지 Block 48)은 각각 복수의 페이지(미도시)를 포함하며, 복수의 페이지들 각각은 워드라인에 접속된 복수의 메모리 셀(미도시)을 포함한다.
여기서, 하나의 메모리 블록은 물리적으로 한 번에 소거될 수 있는 가장 작은 단위이다. 하나의 페이지는 한 번에 라이트(write)되거나 리드(read)될 수 있는 가장 작은 단위이다.
한편, 복수의 플레인(Plane 1 내지 Plane 4)은 서로 독립적으로 동작할 수 있다. 컨트롤러(130)는 메모리 시스템(110)의 병렬처리 성능을 향상시키기 위해 복수의 플레인(Plane 1 내지 Plane 4) 각각에 포함된 메모리 블록을 논리적으로 연결하여 하나의 슈퍼블록으로 구성할 수 있다. 도 2는 복수의 플레인(Plane 1 내지 Plane 4) 각각에 포함된 메모리 블록들 중 제11, 제21, 제31 및 제41 블록(Block 11, 21, 31, 41)으로 구성된 제1 슈퍼블록(Superblock 1)을 예시한다.
컨트롤러(130)는 각 슈퍼블록에 병렬로 액세스할 수 있다.
도 3은 제1 슈퍼블록(Superblock 1)에 포함된 제11, 제21, 제31 및 제41 블록(Block 11, 21, 31, 41)의 각 제1 페이지(Page 1)의 라이트 동작을 예로 들어 메모리 장치(150)의 병렬 동작을 설명하기 위한 타이밍도이다.
도 3에 도시된 tctrl은 메모리 인터페이스(142)가 메모리 장치(150)로 커맨드 및 데이터를 제공하는 데 소요되는 시간이고, tprog는 한 페이지에 라이트 동작을 수행하는 데 소요되는 시간을 나타낸다.
프로세서(134)는 라이트 데이터를 인터리브(interleave)하고, 상기 인터리브된 라이트 데이터에 대한 커맨드를 페어링할 수 있다. 메모리 인터레이스(142)는 상기 페어링된 커맨드를 복수의 다이(Die 1 내지 Die 4) 각각으로 제공할 수 있다. 복수의 다이(Die 1 내지 Die 4) 각각은 상기 페어링된 커맨드를 획득하여 내부의 플레인으로 제공할 수 있다. 복수의 플레인(Plane 1 내지 Plane 4) 각각은 상기 페어링된 커맨드에 응하여 커맨드 동작을 병렬로 수행할 수 있다.
도 3을 참조하면, 복수의 플레인(Plane 1 내지 Plane 4)이 병렬로 총 네 페이지에 라이트 동작을 수행하면 (4tctrl+tprog)의 시간이 소요될 수 있다. 반면에, 하나의 플레인이 네 페이지에 라이트 동작을 수행하면 (4tctrl+4tprog)의 시간이 소요될 수 있다. 즉, 컨트롤러(130)는 슈퍼블록을 구성하여 메모리 장치(150)에 병렬로 액세스함으로써 메모리 시스템(110)의 성능을 향상시킬 수 있다.
도 4는 메모리 장치(150)에 포함된 복수의 플레인(Plane 1 내지 Plane 4)의 구성을 개략적으로 도시한 도면이다.
호스트로부터의 라이트 요청에 응하여 유저 데이터를 라이트할 때, 프로세서(134)는 상기 유저 데이터와 연관된 메타 데이터를 생성할 수 있다. 예컨대, 프로세서(134)는 상기 유저 데이터에 액세스하기 위한 맵 데이터를 생성할 수 있다. 프로세서(134)는 상기 유저 데이터와 메타 데이터를 서로 다른 슈퍼블록에 라이트하도록 메모리 장치(150)를 제어할 수 있다.
도 4는 종래기술로서, 제1 슈퍼블록이 유저 데이터 슈퍼블록(User Data Superblock)으로 사용되고, 제2 슈퍼블록이 메타 데이터 슈퍼블록(Meta Data Superblock)으로 사용되는 경우를 예시하고 있다.
컨트롤러(130)는 상기 유저 데이터 및 메타 데이터를 라이트하도록 메모리 장치(150)를 제어할 수 있다.
한편, 각 슈퍼블록에 포함된 메모리 블록들은 각각 복수의 페이지(Page 1 내지 Page 5)를 포함할 수 있다. 본 명세서에서는 슈퍼블록을 구성하는 복수의 메모리 블록 각각에 포함된 페이지를 논리적으로 연결한 단위를 슈퍼페이지로 정의한다.
프로세서(134)는 각 슈퍼블록에 라이트할 라이트 데이터를 슈퍼페이지 순서로 인터리브할 수 있다. 예컨대, 컨트롤러(130)는 라이트 데이터를, 제1 슈퍼블록을 구성하는 제11 블록부터 제41 블록까지의 제1 페이지에 라이트되고, 제11 블록부터 제41 블록까지의 제2 페이지에 라이트되도록 인터리브할 수 있다.
프로세서(134)는 상기 인터리브된 데이터를 라이트하도록 라이트 커맨드를 페어링하여 메모리 장치(150)의 복수의 다이(Die 1 내지 Die 4) 중 적어도 어느 하나로 제공할 수 있다.
도 4의 음영이 도시된 영역은 호스트로부터의 라이트 요청에 의해, 슈퍼페이지 순서에 따라 유저 데이터 및 메타 데이터가 라이트될 페이지를 예시한다. 도 4의 예시에서, 유저 데이터는 제11 블록(Block 11)의 제2 페이지(Page 2) 및 제21 블록(Block 22)의 제2 페이지(Page 2)에 라이트되고, 메타 데이터는 제22 블록(Block 22)의 제4 페이지(Page 4)에 라이트될 수 있다. 즉, 유저 데이터는 제1 및 제2 플레인에서 라이트되고, 메타 데이터는 제2 플레인에서 라이트될 수 있다.
도 5는 도 4의 예에서 상기 유저 데이터 및 메타 데이터를 라이트하는 동작의 타이밍도이다.
컨트롤러(130)는 유저 데이터를 인터리브하고 제1 및 제2 플레인으로 유저 데이터 라이트 커맨드를 제공할 수 있다. 제1 및 제2 플레인은 상기 유저 데이터 라이트 커맨드에 응하여 병렬로 동작할 수 있다.
한편, 하나의 플레인은 어떤 페이지에 프로그램 동작을 수행하는 동시에 다른 페이지에 프로그램 동작을 수행할 수 없다. 따라서 컨트롤러(130)는 제2 플레인에서 유저 데이터 라이트 동작이 완료된 후에 제2 플레인으로 메타 데이터 라이트 커맨드를 제공할 수 있다. 즉, 하나의 라이트 요청에 응하여 유저 데이터 및 메타 데이터를 라이트하는 경우, 각 슈퍼블록의 라이트 순서에 따라 같은 플레인에 유저 데이터 및 메타 데이터를 라이트할 수 있다. 같은 플레인에 유저 데이터 및 메타 데이터를 라이트하는 경우 메모리 장치(150)는 유저 데이터 및 메타 데이터를 병렬로 라이트할 수 없어서 병렬처리 성능을 최대로 발휘할 수 없다. 도 5를 참조하면, 상기 유저 데이터 및 메타 데이터를 라이트하기 위해 (3tctrl+2tprog)의 시간이 소요될 수 있다.
후술되는 본 발명의 일 실시예에 따르면, 프로세서(134)는 하나의 슈퍼블록을 메모리 다이를 기준으로 복수의 서브 슈퍼블록으로 분할하고, 서로 속성이 다른 데이터를 각각의 서브 슈퍼블록에 라이트하도록 메모리 장치(150)를 제어할 수 있다. 예컨대 프로세서(134)는 유저 데이터를 제1 서브 슈퍼블록, 메타 데이터를 제2 서브 슈퍼블록에 라이트하도록 유저 데이터와 메타 데이터를 인터리브하여 메모리 장치(150)로 라이트 커맨드를 제공할 수 있다. 메모리 장치(150)는 유저 데이터와 메타 데이터를 항상 병렬로 동시에 라이트할 수 있으므로 메모리 장치(150)의 병렬처리 성능이 향상될 수 있다.
다시 도 1을 참조하면, 메모리(144)는 각각의 서브 슈퍼블록을 구성하는 메모리 블록 정보를 저장하기 위해 슈퍼블록 테이블 및 서브 슈퍼블록 테이블을 저장할 수 있다. 슈퍼블록 테이블은 도 6에서 자세히 설명되고, 서브 슈퍼블록 테이블의 다양한 실시예는 도 7 및 도 12에서 자세히 설명된다.
도 6은 본 발명의 일 실시예에 따른 슈퍼블록 테이블(600)을 예시하고 있다.
슈퍼블록 테이블(600)은 각 슈퍼블록을 구성하는 메모리 블록 정보를 플레인별로 저장할 수 있다. 도 6의 슈퍼블록 테이블(600)은 도 1의 슈퍼블록 테이블에 대응한다.
슈퍼블록 테이블(600)은 각 슈퍼블록의 식별자를 인덱스로 포함할 수 있다. 각 인덱스별 엔트리에는 각 플레인의 식별자를 필드로 하여 메모리 블록 정보가 저장될 수 있다. 예컨대 제1 슈퍼블록(Superblock 1)에 대응하는 엔트리에는 제11, 제21, 제31 및 제41 블록(Block 11, 21, 31, 41) 정보가 플레인별로 저장될 수 있다.
도 7은 본 발명의 일 실시예에 따른 서브 슈퍼블록 테이블(700)을 예시한다. 도 7의 서브 슈퍼블록 테이블(700)은 도 1의 서브 슈퍼블록 테이블에 대응한다.
본 발명의 일 실시예에 따르면, 하나의 슈퍼블록은 제1 서브 슈퍼블록 및 제2 서브 슈퍼블록으로 분할될 수 있다.
서브 슈퍼블록 테이블(700)은 각 슈퍼블록의 식별자를 인덱스로 포함할 수 있다. 각 인덱스별 엔트리에는 각 플레인의 식별자를 필드로 하는 비트값이 저장될 수 있다. 각 슈퍼블록에 포함된 제1 서브 슈퍼블록과 제2 서브 슈퍼블록을 구분하기 위해 상기 비트값이 저장될 수 있다. 예컨대, 해당 플레인에 속하는 메모리 블록이 제1 서브 슈퍼블록을 구성하는 경우 대응하는 엔트리에는 비트값 '0'이 저장될 수 있다. 해당 플레인에 속하는 메모리 블록이 제2 서브 슈퍼블록을 구성하는 경우 대응하는 엔트리에는 비트값 '1'이 저장될 수 있다.
제1 및 제2 서브 슈퍼블록을 구성하는 메모리 블록들은 사전에 결정될 수 있다. 도 7의 예에서는, 제1 내지 제3 플레인(Plane 1 내지 Plane 3)에 속하는 메모리 블록들은 제1 서브 슈퍼블록을 구성하고, 제4 플레인(Plane 4)에 속하는 메모리 블록들은 제2 서브 슈퍼블록을 구성할 수 있다.
설명의 편의를 위하여, 제 N 슈퍼블록의 제 M 서브 슈퍼블록을 슈퍼블록 N-M으로 정의한다. 도 7의 예에서, 슈퍼블록 2-1은 제2 슈퍼블록을 구성하는 메모리 블록들 중 제1 내지 제3 플레인에 포함된 메모리 블록들로 구성된 서브 슈퍼블록을 나타낸다. 도 6을 참조하면, 슈퍼블록 2-1은 제12, 제22 및 제32 블록(Block 12, Block 22 및 Block 32)으로 구성된 서브 슈퍼블록을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 방법을 나타낸 흐름도이다.
단계 S802에서, 프로세서(134)는 호스트 인터페이스(132)를 통해, 호스트로부터 라이트 요청 및 라이트하고자 하는 유저 데이터를 수신할 수 있다.
단계 S804에서, 프로세서(134)는 상기 유저 데이터에 관련한 메타 데이터를 생성할 수 있다.
단계 S806에서, 프로세서(134)는 상기 유저 데이터를 제1 서브 슈퍼블록에, 상기 메타 데이터를 제2 서브 슈퍼블록에 라이트하도록 유저 데이터와 메타 데이터를 인터리브하고, 메모리 장치(150)로 라이트 커맨드를 제공할 수 있다. 메모리 장치(150)는 상기 라이트 커맨드에 응하여 유저 데이터와 메타 데이터를 병렬로 라이트할 수 있다.
도 9는 단계 S806의 세부 동작을 나타내는 흐름도이다.
도 10은 유저 데이터 서브 슈퍼블록 및 메타 데이터 서브 슈퍼블록을 예시하는 도면이다.
도 9를 참조하면, 단계 S902에서 프로세서(134)는 유저데이터 및 메타데이터가 라이트될 제1 및 제2 서브 슈퍼블록을 선택할 수 있다.
구체적으로, 현재 제1 및 제2 오픈 서브 슈퍼블록이 있는 경우 프로세서(134)는 해당 제1 및 제2 서브 블록을 선택할 수 있다. 현재 제1 및 제2 오픈 서브 슈퍼블록이 없는 경우 프로세서(134)는 이레이즈 상태의 제1 및 제2 서브 슈퍼블록을 선택할 수 있다. 도 10의 예에서, 상기 선택된 제1 및 제2 오픈 서브 슈퍼블록은 각각 슈퍼블록 1-1 및 슈퍼블록 3-2이다.
단계 S904에서, 프로세서(134)는 슈퍼블록 테이블(600), 서브 슈퍼블록 테이블(700)에 기초하여 상기 선택된 제1 및 제2 서브 슈퍼블록 각각에 포함된 메모리 블록을 확인할 수 있다.
예컨대 슈퍼블록 테이블(600)을 참조하면 제1 슈퍼블록은 제11, 제21, 제31 및 제41 블록(Block 11, 21, 31, 41)을 포함한다. 서브 슈퍼블록 테이블(700)을 참조하면 제1 내지 제3 플레인(Plane 1 내지 Plane 3)에 포함된 메모리 블록들이 제1 서브 슈퍼블록을 구성한다. 따라서 슈퍼블록 1-1은 제1 슈퍼블록에 포함된 메모리 블록들 중 제1 내지 제3 플레인에 포함된 메모리 블록들인 제11, 제21 및 제31 블록(Block 11, 21, 31)을 포함할 수 있다. 마찬가지로, 슈퍼블록 3-2는 제43 블록(Block 43)을 포함할 수 있다.
프로세서(134)는 유저 데이터를 라이트하기 위해 제11, 제21 및 제31 블록(Block 11, 21, 31)에 슈퍼페이지 순서로 액세스할 수 있다. 프로세서(134)는 메타 데이터를 라이트하기 위해 제43 블록(Block 43)에 슈퍼페이지 순서로 액세스할 수 있다. 프로세서(134)는 상기의 슈퍼페이지 순서 및 라이트할 유저 데이터 및 메타 데이터의 크기에 기초하여 어느 메모리 블록에 액세스해야 하는지 확인할 수 있다.
도 10의 음영으로 도시된 영역은 프로세서(134)가 유저 데이터 및 메타 데이터를 라이트하기 위해 액세스해야 하는 페이지를 예시한다.
단계 S906에서, 프로세서(134)는 유저 데이터 및 메타 데이터를 인터리브하고, 메모리 장치(150)로 라이트 커맨드를 제공할 수 있다. 도 10의 예에서 프로세서(134)는 제1, 제2 및 제4 다이(Die 1, Die 2, Die 4)에 각각 라이트 커맨드를 제공할 수 있다.
단계 S908에서, 메모리 장치(150)는 유저 데이터 및 메타 데이터를 제1 및 제2 오픈 서브 슈퍼블록에 병렬로 라이트할 수 있다. 제1 및 제2 서브 슈퍼블록은 서로 다른 플레인의 메모리 블록들로 구성되기 때문에, 유저 데이터와 메타 데이터는 항상 병렬로 라이트될 수 있다. 도 10의 예에서, 유저 데이터는 슈퍼블록 1-1에 포함된 제11 블록(Block 11)의 제2 페이지(Page 2) 및 제21 블록(Block 21)의 제2 페이지(Page 2)에 라이트되고, 메타 데이터는 슈퍼블록 3-2에 포함된 제43 블록(Block 43)의 페이지 4(Page 4)에 라이트될 수 있다. 즉, 제1 및 제2 플레인(Plane 1 및 Plane 2)은 유저 데이터를 라이트하고, 제4 플레인(Plane 4)은 메타 데이터를 라이트할 수 있다.
도 11은 본 발명의 일 실시예에 따라 상기 유저 데이터 및 메타 데이터를 라이트하는 동작의 타이밍도이다.
도 11을 참조하면, 상기 유저 데이터 및 메타 데이터를 라이트하기 위해 (3tctrl+tprog)의 시간이 소요될 수 있다. 일반적으로 제어신호 전송 시간보다 라이트 동작을 수행하는 데 소요되는 시간이 더 많이 걸린다. 따라서 도 5의 종래기술에 따라 라이트 동작이 수행되는 경우의 타이밍도와 비교하면, 본 발명의 일 실시예에 따라 라이트 동작을 수행하는 경우 더 짧은 시간에 유저 데이터 및 메타 데이터를 라이트할 수 있다. 따라서 메모리 시스템(110)의 성능이 향상될 수 있다.
한편, 메타 데이터도 데이터의 속성에 따라 서로 다른 슈퍼블록에 라이트될 수 있다. 예컨대 맵 데이터와 히스토리 데이터는 서로 다른 슈퍼블록에 라이트될 수 있다. 도 5 및 도 6에서 설명된 경우와 마찬가지로, 하나의 라이트 요청에 응하여 서로 다른 속성의 메타 데이터가 생성될 수 있고, 상기 메타 데이터들은 서로 같은 플레인에 라이트될 수 있다. 같은 플레인에 서로 다른 속성의 메타 데이터를 라이트하는 경우 메모리 장치(150)는 상기 메타 데이터들을 병렬로 라이트할 수 없어서 병렬처리 성능을 최대로 발휘할 수 없다.
후술되는 본 발명의 일 실시예에 따르면, 메모리 장치(150)는 서로 다른 속성의 메타 데이터를 항상 병렬로 동시에 라이트할 수 있다. 따라서 메모리 장치(150)의 병렬처리 성능이 향상될 수 있다.
도 12는 본 발명의 일 실시예에 따른 서브 슈퍼블록 테이블(1200)을 예시한다. 도 12의 서브 슈퍼블록 테이블(1200)은 도 1의 서브 슈퍼블록 테이블에 대응한다.
본 발명의 일 실시예에 따르면, 하나의 슈퍼블록을 풀 슈퍼블록으로 취급할 수도 있고, 제1 및 제2 서브 슈퍼블록으로 분할할 수도 있다. 각 슈퍼블록이 풀 슈퍼블록으로 취급되는지 서브 슈퍼블록으로 분할되는지 여부는 사전에 결정되어있을 수 있다. 제1 및 제2 서브 슈퍼블록으로 분할되는 슈퍼블록들에서, 제1 및 제2 서브 슈퍼블록을 구성하는 메모리 블록들은 사전에 결정되어있을 수 있다
서브 슈퍼블록 테이블(1200)은 각 슈퍼블록의 식별자를 인덱스로 포함할 수 있다. 각 인덱스별 엔트리에는 각 슈퍼블록이 서브 슈퍼블록으로 분할되는지 여부를 나타내는 서브(sub) 필드의 비트값이 저장될 수 있다. 도 12의 예에서, 서브 필드의 비트값이 '0'인 제1 및 제2 슈퍼블록은 풀 슈퍼블록으로 취급될 수 있다. 서브 필드의 비트값이 '1'인 제3 슈퍼블록은 제1 및 제2 서브 슈퍼블록으로 분할될 수 있다.
제1 및 제2 서브 슈퍼블록으로 분할되는 슈퍼블록의 각 인덱스별 엔트리에는 제1 및 제2 서브 슈퍼블록을 구분하기 위한 비트값이 저장될 수 있다. 예컨대 해당 메모리 블록이 제1 서브 슈퍼블록을 구성하는 경우 대응하는 엔트리에는 비트값 '0'이 저장될 수 있다. 해당 메모리 블록이 제2 서브 슈퍼블록을 구성하는 경우 대응하는 엔트리에는 비트값 '1'이 저장될 수 있다.
도 12의 예에서는, 제1 및 제2 플레인(Plane 1 및 Plane 2)에 속하는 메모리 블록들은 제1 서브 슈퍼블록을 구성하고, 제3 및 제4 플레인(Plane 3 및 Plane 4)에 속하는 메모리 블록들은 제2 서브 슈퍼블록을 구성할 수 있다. 예컨대, 제13, 및 제23 블록은 슈퍼블록 3-1을 구성하고, 제33 및 제43 블록은 슈퍼블록 3-2를 구성할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템(110)의 동작 방법을 나타낸 흐름도이다.
단계 S1302에서, 프로세서(134)는 호스트 인터페이스(132)를 통해, 호스트로부터 라이트 요청 및 라이트하고자 하는 유저 데이터를 수신할 수 있다.
단계 S1304에서, 프로세서(134)는 상기 유저 데이터에 관련한 제1 및 제2 메타 데이터를 생성할 수 있다.
일 실시예에서, 제1 메타 데이터는 맵 데이터, 제2 메타 데이터는 히스토리 데이터일 수 있다.
단계 S1306에서, 프로세서(134)는 상기 유저 데이터를 풀 슈퍼블록에, 상기 제1 메타 데이터를 제1 서브 슈퍼블록에, 상기 제2 메타 데이터를 제2 서브 슈퍼블록에 라이트하도록 유저 데이터, 제1 및 제2 메타 데이터를 인터리브하고, 메모리 장치(150)로 라이트 커맨드를 제공할 수 있다. 메모리 장치(150)는 라이트 커맨드에 응하여 유저 데이터, 제1 및 제2 메타 데이터를 라이트할 수 있다.
도 14는 단계 S1306의 세부 동작을 나타내는 흐름도이다.
단계 S1402에서, 프로세서(134)는 유저데이터가 라이트될 풀 슈퍼블록과 제1 및 제2 메타데이터가 라이트될 제1 및 제2 서브 슈퍼블록을 선택할 수 있다.
단계 S1404에서, 프로세서(134)는 슈퍼블록 테이블(600), 서브 슈퍼블록 테이블(1200)에 기초하여 상기 선택된 풀 슈퍼블록, 제1 및 제2 서브 슈퍼블록 각각에 포함된 메모리 블록을 확인할 수 있다.
프로세서는 풀 슈퍼블록, 제1 및 제2 서브 슈퍼블록 각각에 슈퍼페이지 순서로 라이트 동작을 수행할 수 있다. 프로세서(134)는 상기의 슈퍼페이지 순서, 라이트할 유저 데이터 및 메타 데이터의 크기에 기초하여 어느 메모리 블록에 액세스해야 하는지 확인할 수 있다.
단계 S1406에서, 프로세서(134)는 유저 데이터, 제1 및 제2 메타 데이터를 라이트하기 위해 메모리 장치(150)로 라이트 커맨드를 제공할 수 있다.
단계 S1408에서, 메모리 장치(150)는 유저 데이터, 제1 및 제2 메타 데이터를 각각 풀 슈퍼블록, 제1 및 제2 오픈 서브 슈퍼블록에 라이트할 수 있다. 제1 및 제2 서브 슈퍼블록은 서로 다른 플레인의 메모리 블록들로 구성되기 때문에, 제1 및 제2 메타 데이터는 항상 병렬로 라이트될 수 있다.
본 발명의 일 실시예에 따르면, 서로 다른 속성의 메타 데이터는 서로 다른 플레인에서 병렬로 라이트될 수 있다. 따라서 메모리 장치(150)의 병렬처리 성능이 향상될 수 있다.
그러면 이하에서는, 도 15 내지 도 23을 참조하여, 본 발명의 실시 예에 따라 도 1 내지 도 14에서 설명한 메모리 장치(150) 및 컨트롤러(130)를 포함하는 메모리 시스템(110)이 적용된 데이터 처리 시스템 및 전자 기기들에 대해서 보다 구체적으로 설명하기로 한다.
도 15는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 15는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 15를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 비휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 이러한 컨트롤러(130)는 복수의 프로세서를 포함할 수 있다. 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부(error correction unit)와 같은 구성 요소들을 포함할 수 있다. 아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치 호스트와 통신할 수 있다. 그리고, 메모리 장치(6130)는 비휘발성 메모리 소자들로 구현될 수 있다. 아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있다.
도 16은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 16을 참조하면, 데이터 처리 시스템(6200)은, 메모리 장치(6230) 및 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 16에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, ECC 유닛(138)과 동일하게 동작할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 17은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 17은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 17을 참조하면, SSD(6300)는, 복수의 비휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1 내지 CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 비휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 도 1에서 설명된 메모리(144)와 대응될 수 있으며, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함한 맵 데이터를 임시 저장한다. 도 16에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 도 1에서 설명된 ECC 유닛(138)과 대응되며, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 비휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 18은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 18은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 18을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ?, UFS 인터페이스가 될 수 있다.
도 19 내지 도 22는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 19 내지 도 22는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 19 내지 도 22를 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 10 내지 도 12에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 9에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 19에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(switching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 20에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 21에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 22에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 23은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 23은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 23을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 메모리 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 17 내지 도 22에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 시스템
130: 컨트롤러
150: 메모리 장치

Claims (18)

  1. 메모리 장치; 및
    상기 메모리 장치를 제어하는 컨트롤러를 포함하되,
    상기 메모리 장치는 제1 및 제2 서브 슈퍼블록을 포함하는 복수의 슈퍼블록을 포함하고,
    상기 컨트롤러는 서로 다른 속성의 데이터를 상기 제1 및 제2 서브 슈퍼블록에 병렬로 라이트하도록 상기 메모리 장치를 제어하는 프로세서를 포함하는
    메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는 호스트로부터 라이트 요청 및 유저 데이터를 수신하는 호스트 인터페이스를 더 포함하고,
    상기 프로세서는 상기 유저 데이터에 관련된 메타 데이터를 생성하고, 상기 유저 데이터를 제1 서브 슈퍼블록에, 상기 메타 데이터를 상기 제2 서브 슈퍼블록에 병렬로 라이트하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  3. 제2항에 있어서,
    상기 컨트롤러는
    각 슈퍼블록을 플레인을 기준으로 제1 및 제2 서브 슈퍼블록으로 구분하는 정보를 포함하는 서브 슈퍼블록 테이블을 저장하는 메모리를 더 포함하는
    메모리 시스템.
  4. 제3항에 있어서,
    상기 메모리는
    슈퍼블록을 구성하는 각 플레인별 메모리 블록들의 정보를 포함하는 슈퍼블록 테이블을 더 저장하는
    메모리 시스템.
  5. 제4항에 있어서,
    상기 프로세서는 상기 슈퍼블록 테이블 및 서브 슈퍼블록 테이블을 참조하여 상기 제1 및 제2 서브 슈퍼블록을 구성하는 메모리 블록들에 대응하는 플레인들에 각각 라이트 커맨드를 제공함으로써 상기 유저 데이터 및 메타 데이터를 병렬로 라이트하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  6. 제1항에 있어서,
    상기 메모리 장치는 복수의 풀 슈퍼블록을 더 포함하는
    메모리 시스템.
  7. 제6항에 있어서,
    상기 컨트롤러는 호스트로부터 라이트 요청 및 유저 데이터를 수신하는 호스트 인터페이스를 더 포함하되,
    상기 프로세서는 상기 유저 데이터에 관련된 제1 및 제2 메타 데이터를 생성하고, 상기 유저 데이터를 상기 풀 슈퍼블록에 라이트하고, 상기 제1 메타 데이터를 상기 제1 서브 슈퍼블록에, 상기 제2 메타 데이터를 상기 제2 서브 슈퍼블록에 병렬로 라이트하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  8. 제7항에 있어서,
    상기 컨트롤러는
    각 슈퍼블록을 슈퍼블록의 식별자 및 플레인을 기준으로 상기 풀 슈퍼블록, 제1 및 제2 서브 슈퍼블록으로 각각 구분하는 정보를 포함하는 서브 슈퍼블록 테이블을 저장하는 메모리를 더 포함하는
    메모리 시스템.
  9. 제8항에 있어서,
    상기 메모리는
    슈퍼블록을 구성하는 각 플레인별 메모리 블록들의 정보를 포함하는 슈퍼블록 테이블을 더 저장하는
    메모리 시스템.
  10. 제9항에 있어서,
    상기 프로세서는 상기 서브 슈퍼블록 테이블 및 슈퍼블록 테이블을 참조하여 상기 풀 슈퍼블록, 제1 및 제2 서브 슈퍼블록을 구성하는 메모리 블록들에 대응하는 플레인들에 각각 라이트 커맨드를 제공함으로써 상기 유저 데이터를 상기 풀 슈퍼블록에 라이트하고, 제1 메타 데이터를 상기 제1 서브 슈퍼블록에, 제2 메타 데이터를 상기 제2 서브 슈퍼블록에 병렬로 라이트하도록 상기 메모리 장치를 제어하는
    메모리 시스템.
  11. 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 있어서,
    호스트로부터 라이트 요청 및 유저 데이터를 수신하는 단계;
    상기 유저 데이터와 관련된 메타 데이터를 생성하는 단계; 및
    상기 유저 데이터를 제1 서브 슈퍼블록에, 상기 메타 데이터를 제2 서브 슈퍼블록에 병렬로 라이트하는 단계
    를 포함하는 동작 방법.
  12. 제11항에 있어서,
    상기 유저 데이터를 제1 서브 슈퍼블록에, 상기 메타 데이터를 제2 서브 슈퍼블록에 인터리브 방식으로 라이트하는 단계는
    제1 및 제2 서브 슈퍼블록을 선택하는 단계;
    슈퍼블록 테이블 및 서브 슈퍼블록 테이블을 참조하여 상기 제1 및 제2 서브 슈퍼블록을 구성하는 메모리 블록들에 대응하는 플레인들에 각각 라이트 커맨드를 제공하는 단계; 및
    상기 유저 데이터 및 메타 데이터를 병렬로 라이트하는 단계
    를 포함하는 동작 방법.
  13. 제12항에 있어서,
    상기 서브 슈퍼블록 테이블은 각 슈퍼블록을 플레인을 기준으로 제1 및 제2 서브 슈퍼블록으로 구분하는 정보를 포함하는
    동작 방법.
  14. 제12항에 있어서,
    상기 슈퍼블록 테이블은 슈퍼블록을 구성하는 각 플레인별 메모리 블록들의 정보를 포함하는
    동작 방법.
  15. 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 있어서,
    호스트로부터 라이트 요청 및 유저 데이터를 수신하는 단계;
    상기 유저 데이터와 관련된 제1 및 제2 메타 데이터를 생성하는 단계; 및
    상기 유저 데이터를 풀 슈퍼블록에 라이트하고, 상기 제1 메타 데이터를 제1 서브 슈퍼블록에, 상기 제2 메타 데이터를 제2 서브 슈퍼블록에 병렬로 라이트하는 단계
    를 포함하는 동작 방법.
  16. 제15항에 있어서,
    상기 유저 데이터를 풀 슈퍼블록에, 상기 제1 메타 데이터를 제1 서브 슈퍼블록에, 상기 제2 메타 데이터를 제2 서브 슈퍼블록에 인터리브 방식으로 라이트하는 단계는
    풀 슈퍼블록, 제1 및 제2 서브 슈퍼블록을 선택하는 단계;
    슈퍼블록 테이블 및 서브 슈퍼블록 테이블을 참조하여 상기 풀 슈퍼블록, 제1 및 제2 서브 슈퍼블록을 구성하는 메모리 블록들에 대응하는 플레인들에 각각 라이트 커맨드를 제공하는 단계; 및
    상기 플레인들이 상기 라이트 커맨드에 응하여 유저 데이터, 제1 및 제2 메타 데이터를 라이트하는 단계
    를 포함하는 동작 방법.
  17. 제16항에 있어서,
    상기 서브 슈퍼블록 테이블은 각 슈퍼블록을 슈퍼블록의 식별자 및 플레인을 기준으로 상기 풀 슈퍼블록, 제1 및 제2 서브 슈퍼블록으로 각각 구분하는 정보를 포함하는
    동작 방법.
  18. 제16항에 있어서,
    상기 슈퍼블록 테이블은 슈퍼블록을 구성하는 각 플레인별 메모리 블록들의 정보를 포함하는
    동작 방법.

KR1020180138756A 2018-11-13 2018-11-13 메모리 시스템 및 메모리 시스템의 동작방법 KR20200055281A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180138756A KR20200055281A (ko) 2018-11-13 2018-11-13 메모리 시스템 및 메모리 시스템의 동작방법
US16/597,327 US20200150867A1 (en) 2018-11-13 2019-10-09 Memory system and operation method thereof
CN201911001271.8A CN111176554A (zh) 2018-11-13 2019-10-21 存储器系统及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180138756A KR20200055281A (ko) 2018-11-13 2018-11-13 메모리 시스템 및 메모리 시스템의 동작방법

Publications (1)

Publication Number Publication Date
KR20200055281A true KR20200055281A (ko) 2020-05-21

Family

ID=70551352

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180138756A KR20200055281A (ko) 2018-11-13 2018-11-13 메모리 시스템 및 메모리 시스템의 동작방법

Country Status (3)

Country Link
US (1) US20200150867A1 (ko)
KR (1) KR20200055281A (ko)
CN (1) CN111176554A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11579787B2 (en) 2021-03-18 2023-02-14 SK Hynix Inc. Extended super memory blocks in memory systems

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11537483B2 (en) * 2019-08-08 2022-12-27 SK Hynix Inc. Controller for managing superblocks and operation method thereof
CN115712386A (zh) * 2021-08-23 2023-02-24 华为技术有限公司 超级块管理方法和装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8209474B1 (en) * 2009-09-30 2012-06-26 Emc Corporation System and method for superblock data writes
WO2015025357A1 (ja) * 2013-08-19 2015-02-26 株式会社 東芝 メモリシステム
KR102681659B1 (ko) * 2017-01-12 2024-07-05 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
WO2018174857A1 (en) * 2017-03-21 2018-09-27 Micron Technology, Inc. Apparatuses and methods for automated dynamic word line start voltage

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11579787B2 (en) 2021-03-18 2023-02-14 SK Hynix Inc. Extended super memory blocks in memory systems
US11922040B2 (en) 2021-03-18 2024-03-05 SK Hynix Inc. Extended super memory blocks in memory systems

Also Published As

Publication number Publication date
CN111176554A (zh) 2020-05-19
US20200150867A1 (en) 2020-05-14

Similar Documents

Publication Publication Date Title
KR102685015B1 (ko) 메모리 시스템 및 메모리 시스템의 동작방법
US10388387B2 (en) Memory system and operating method of memory system
KR102664674B1 (ko) 메모리 시스템 및 메모리 시스템의 동작방법
US20190107961A1 (en) Memory system and operating method of the same
US10671528B2 (en) Memory system and operating method thereof
US10324630B2 (en) Memory system and operating method thereof
US20200042242A1 (en) Controller and operation method thereof
US10901888B2 (en) Memory system and operating method thereof
KR20180110473A (ko) 컨트롤러, 메모리 시스템 및 그것의 동작 방법
CN109656470B (zh) 存储器系统及其操作方法
US20210182148A1 (en) Memory system and operating method thereof
US10776049B2 (en) Memory system and method of operating the same
KR20200059936A (ko) 메모리 시스템 및 메모리 시스템의 동작방법
US20200264948A1 (en) Memory system and operating method thereof
US20200225873A1 (en) Controller, operation method of controller, and memory system
KR20200012494A (ko) 컨트롤러 및 컨트롤러의 동작방법
US20190087114A1 (en) Data processing system and operating method thereof
KR20200068259A (ko) 컨트롤러 및 컨트롤러의 동작방법
US10203908B2 (en) Controller, memory system and operating method thereof
US20200150867A1 (en) Memory system and operation method thereof
US11042317B2 (en) Memory system for reducing fragmentation based on sequential index and operating method thereof
US10725905B2 (en) Memory system and operating method thereof
US10877690B2 (en) Memory system sharing capacity information with host and operating method thereof
KR20190073824A (ko) 메모리 시스템 및 메모리 시스템의 동작 방법
KR20190023247A (ko) 메모리 시스템 및 메모리 시스템의 동작방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal